KR20080061311A - 크랙을 잘 발생시키지 않는 땜납 접합부, 그 땜납 접합부를구비하는 회로 기판 등의 전자 부품, 반도체 장치, 및전자 부품의 제조 방법 - Google Patents

크랙을 잘 발생시키지 않는 땜납 접합부, 그 땜납 접합부를구비하는 회로 기판 등의 전자 부품, 반도체 장치, 및전자 부품의 제조 방법 Download PDF

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마사토 요코바야시
가츠유키 다루이
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샤프 가부시키가이샤
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Abstract

본 발명에 관련된 전자 부품은, 평탄한 기준 표면 (p1) 을 갖고 있는 랜드 (112) 이며, 또한 땜납을 접합하기 위한 땜납 접합부 (p3) 가 형성되어 있는 랜드 (112) 를 구비하고, 땜납 접합부 (p3) 는, 랜드 (112) 의 기준 표면에 대하여 함몰된 오목부 (113) 를 형성하고 있고, 오목부 (113) 의 표면에 니켈 도금층 (114) 이 적층되어 있으며, 니켈 도금층 (114) 이 땜납 접합될 때에 니켈 도금층 (114) 의 땜납 접합부 (p3) 에 형성되는 주석 함유 합금층 (116) 과 니켈 도금층 (114) 이 이루는 계면의 위치가, 기준 표면 (p1) 을 포함하는 평면으로부터 어긋나 있다. 이로써, 크랙을 잘 발생시키지 않는 땜납 접합부를 구비하는 전자 부품을 제공할 수 있다.
땜납 접합부, 크랙, 회로 기판, 반도체 장치

Description

크랙을 잘 발생시키지 않는 땜납 접합부, 그 땜납 접합부를 구비하는 회로 기판 등의 전자 부품, 반도체 장치, 및 전자 부품의 제조 방법 {CRACK-RESISTANT SOLDER JOINT, ELECTRONIC COMPONENT SUCH AS CIRCUIT SUBSTRATE HAVING THE SOLDER JOINT, SEMICONDUCTOR DEVICE, AND MANUFACTURING METHOD OF ELECTRONIC COMPONENT}
본 발명은 크랙을 잘 발생시키지 않는 땜납 접합부, 그 땜납 접합부를 구비하는 회로 기판 등의 전자 부품, 반도체 장치, 및 전자 부품의 제조 방법에 관한 것으로서, 특히 구리로 형성된 랜드 상에 니켈 도금 또는 금 도금 등의 금속 도금층을 개재하여 주석 함유 땜납이 땜납 접합된, 칩 부품, 회로 부품, 기판 부품, 전자 부품, 전기 부품 및 반도체 장치에 관한 것이다.
종래부터, 땜납은 주석 (Sn) 을 함유하는 주석 함유 땜납이 사용되고 있다. 특히 종래에는, Sn-Pb 합금, Sn-Pb-Ag 합금과 같은 납 함유 땜납이 전기 부품 등의 접속에 사용되어 왔다.
그러나, 납의 환경에 대한 부하를 고려하여, Sn-Ag-Cu 계 합금을 대표로 하는 납프리 땜납이 사용되게 되었다. 그런데 도체 패턴으로서 많이 사용되고 있 는 구리 (Cu) 는, 그 표면이 산화되기 쉬운 성질을 갖고 있다. 구리의 표면이 산화되면, 땜납의 젖음성이 저하된다. 특히 상기와 같은 납프리 땜납을 사용하는 경우, 구리의 표면이 산화되면, 납프리 땜납과의 결합력이 약해져 버린다. 그 때문에, 납땜을 실시하는 구리제 랜드 상에는 금 (Au) 도금을 실시하는 경우가 있다.
구리 상에 직접 금을 도금하면, 취약한 합금층을 형성해 버린다. 그 때문에, 도체 패턴으로서 사용되고 있는 구리제 랜드와 금 도금층 사이에 미리 배리어가 되는 니켈 도금을 실시하고, 상기의 취약한 합금층의 형성을 억제하는 방법이 이용되고 있다. 예를 들어 공지 문헌 1 (일본 공개특허공보：일본 공개특허공보 2000-332408호 (공개일：2000년 11월 30일)) 에는, 구리제 랜드와 니켈 도금의 접합성 향상을 위하여, 니켈 도금을 실시하기 전에 구리제 랜드를 에칭하는 사항에 대하여 개시하고 있다.
이들의 도금 처리가 실시된 구리제 랜드를 상기 납프리 땜납으로 접합하면, 땜납 접합시의 열에 의해 녹은 금속이 서로 확산되고, 땜납의 주석 성분이 예를 들어 니켈 도금층 또는 금 도금층에 확산 침입한다. 그리고, 니켈 도금층과 금 도금층 사이, 금 도금층과 주석 함유 땜납 사이 등에, Cu-Sn 합금이나 Ni-Sn 합금을 주성분으로 하는 주석 함유 합금층이 형성된다. 이들 주석 함유 합금층은 취약하여, 땜납 접합부에 응력이 발생한 경우에 파단 (크랙) 이 발생하기 쉽다.
특히 니켈의 횡탄성계수는 약 200kN/㎟ 로 크기 때문에, 니켈 도금층과 주석 함유 합금층의 계면이 응력 집중점으로 되기 쉽다. 이 때문에, 특히 이 니켈 도금층과 주석 함유 합금층의 계면에 있어서 크랙이 발생하기 쉽다.
이들 취약한 합금층을 갖는 구조에 작용하는 응력에 의해 크랙을 발생시키지 않도록 하는 기술에 대해서는, 예를 들어 공지 문헌 2 (일본 공개특허공보：일본 공개특허공보 2003-188313호 (공개일：2003년 7월 4일)) 에 나타내는 바와 같은 방법이 있다. 공지 문헌 2 에서는, 땜납에 의해 접합되는 금속부의 두께를 크게 함으로써, 땜납 접합시에 형성되는 Cu-Sn 합금이 형성되지 않는 영역을 금속 배선 부분에 남기는 기술에 대하여 개시하고 있다. 이 기술에 의해, 금속 배선의 파단을 방지하고 있다.
그러나 종래의 방법에서는, 땜납 접합시에 형성되는 주석 함유 합금층에 의해 발생하기 쉬워지는 크랙을 근본적으로 회피하는 방법에 대해서는 검토가 되지 않았다.
예를 들어 공지 문헌 2 의 방법에서는, 금속 배선부에 Cu-Sn 합금이 형성되지 않는 영역이 남기 때문에, 기판을 형성하는 부재의 열팽창 계수 등의 차이에 따라 발생하는 열응력에 의해 금속 배선이 파단하는 것을 방지할 수 있다. 그러나 Cu-Sn 합금이 형성되는 영역에 작용하는 응력에 대해서는 해결되지 않았고, Cu-Sn 합금을 함유하는 주석 함유 합금층에서는 크랙을 발생시키기 쉬운 사항에 대해서는 해결되지 않았다.
본 발명은, 상기 종래의 문제점을 감안하여 이루어진 것으로서, 그 목적은, 크랙을 잘 발생시키지 않는 땜납 접합부, 그 땜납 접합부를 구비하는 회로 기판 등의 전자 부품, 반도체 장치, 및 전자 부품의 제조 방법을 제공하는 것에 있다.
종래의 방법에서는, 크랙이 발생하기 쉬운 상기 주석 함유 합금층 및 니켈 도금층과 주석 함유 합금층의 계면을 형성하는 위치에 대한 검토는 이루어지지 않았고, 이들 크랙이 발생하기 쉬운 주석 함유 합금층 등의 위치는, 에칭을 실시하기 전의 구리제 랜드의 표면부와 거의 동일한 위치에 형성되어 있었다.
본원 발명자들은, 예의 검토한 결과, 상기 크랙이 발생하기 쉬운 주석 함유 합금층 등의 위치가 크랙을 발생시키는 응력이 집중하는 위치로부터 떨어져 있으면 크랙이 잘 발생하지 않게 된다는 것을 알아내었다. 그리고, 상기 주석 함유 합금층 및 니켈 도금층과 주석 함유 합금층의 계면을 형성하는 위치를 검토함으로써, 상기의 크랙이 발생하기 쉬운 부위를 응력이 집중하는 위치로부터 떨어뜨리는 것에 성공하고, 직접적인 땜납 접합부의 파단을 감소시키는 것에 성공하였다.
본 발명의 전자 부품은, 상기 목적을 달성하기 위하여, 평탄한 기준 표면을 갖고 있는 전극이며, 또한 땜납을 접합하기 위한 땜납 접합부가 형성되어 있는 전극을 구비하는 전자 부품으로서, 상기 땜납 접합부는, 상기 기준 표면에 대하여 함몰된 오목부를 형성하고 있고, 상기 오목부의 표면에 1 층 이상의 금속층이 적층되 어 있으며, 상기 금속층이 땜납 접합될 때에 상기 금속층의 표면부에 형성되는 주석 합금층과 상기 금속층이 이루는 계면의 위치가, 상기 기준 표면을 포함하는 평면으로부터 어긋나 있다.
상기의 구성에 의하면, 본 발명의 전자 부품에서는, 땜납 접합에 의해 상기 금속층에 발생하는 주석 합금층과 상기 금속층이 이루는 계면의 위치가, 상기 기준 표면을 포함하는 평면으로부터 어긋나 있다. 예를 들어 상기 오목부의 깊이보다 두껍고, 높게 금속층이 형성되어 있으면, 상기 주석 합금층과 상기 금속층의 계면은 상기 오목부의 외부에 형성되게 되고, 상기 오목부의 깊이보다 얇고, 낮게 금속층이 형성되어 있으면, 상기 주석 합금층과 상기 금속층의 계면은 상기 오목부의 내부에 형성되게 된다.
땜납 접합에 의해 금속층에 발생하는 주석 합금층은, 기계적 응력에 대하여 취약하여, 파단 (크랙) 이 발생하기 쉽다. 그런데 상기와 같이 구성하면, 주석 합금층 및 주석 합금층과 금속층의 계면에 작용하는 기계적 응력의 일부를 완화시킬 수 있기 때문에, 구조적으로 취약한 주석 합금층 및 주석 합금층과 금속층의 계면에서의 땜납의 파단을 방지할 수 있다.
또한 본 발명의 전자 부품은, 상기 목적을 달성하기 위하여, 평탄한 기준 표면을 갖고 있는 전극이며, 또한 땜납을 접합하기 위한 땜납 접합부가 형성되어 있는 전극을 구비하는 전자 부품으로서, 상기 땜납 접합부는, 상기 기준 표면에 대하여 함몰된 오목부를 형성하고 있고, 상기 오목부의 표면부터 순서대로 제 1 금속층, 제 2 금속층이 적층되어 있는 금속층이 적층되어 있으며, 상기 금속층이 땜납 접합될 때에 상기 제 1 금속층과 상기 제 2 금속층이 이루는 계면의 위치가, 상기 기준 표면을 포함하는 평면으로부터 어긋나 있다.
상기의 구성에 의하면, 땜납의 주석 성분은 제 2 금속층에 확산 침입한다. 그 때문에, 제 1 금속층에 확산 침입하는 주석 성분은 적어지고, 결과적으로 주석 합금층은 제 1 금속층과 제 2 금속층 사이에 형성되게 된다.
즉, 이 경우에도 땜납 접합에 의해 발생하는 주석 합금층 및 그 계면에 작용하는 기계적 응력의 일부를 완화시킬 수 있기 때문에, 구조적으로 취약한 주석 합금층 및 주석 합금층과 금속층의 계면에서의 땜납의 파단을 방지할 수 있다.
본 발명의 반도체 장치는, 상기 목적을 달성하기 위하여, 상기 전자 부품의 땜납 접합부에 반도체 소자가 땜납 접합되어 있다.
상기의 구성에 의하면, 땜납의 파단을 방지할 수 있기 때문에, 땜납 접합부의 접속 신뢰성이 대폭 상승한다. 그 때문에, 제조되는 반도체 장치의 땜납 접합부의 접속 신뢰성이 대폭 상승하여, 본 반도체 장치를 사용하여 제조되는 회로의 제조 수율이 향상된다. 또한 본 반도체 장치를 사용하여 제조되는 디바이스의 신뢰성과 제조의 수율이 향상된다.
본 발명의 땜납 접합부는, 상기 목적을 달성하기 위하여, 평탄한 기준 표면을 갖고 있는 전극에 형성되는 땜납 접합부로서, 상기 기준 표면에 대하여 함몰된 오목부를 형성하고 있고, 상기 오목부의 표면에 1 층 이상의 금속층이 적층되어 있으며, 상기 금속층이 땜납 접합될 때에 상기 금속층의 표면부에 형성되는 주석 합금층과 상기 금속층이 이루는 계면의 위치가, 상기 기준 표면을 포함하는 평면으로 부터 어긋나 있다.
상기의 구성에 의하면, 땜납 접합에 의해 상기 금속층에 발생하는 주석 합금층과 상기 금속층이 이루는 계면의 위치가, 상기 기준 표면을 포함하는 평면으로부터 어긋나 있다. 예를 들어 상기 오목부의 깊이보다 두껍고, 높게 금속층이 형성되어 있으면, 상기 주석 합금층과 상기 금속층의 계면은 상기 오목부의 외부에 형성되게 되고, 상기 오목부의 깊이보다 얇고, 낮게 금속층이 형성되어 있으면, 상기 주석 합금층과 상기 금속층의 계면은 상기 오목부의 내부에 형성되게 된다.
땜납 접합에 의해 금속층에 발생하는 주석 합금층은, 기계적 응력에 대하여 취약하여, 파단 (크랙) 이 발생하기 쉽다. 그런데 상기와 같이 구성하면, 주석 합금층 및 주석 합금층과 금속층의 계면에 작용하는 기계적 응력의 일부를 완화시킬 수 있기 때문에, 구조적으로 취약한 주석 합금층 및 주석 합금층과 금속층의 계면에서의 땜납의 파단을 방지할 수 있다.
본 발명의 땜납 접합부는, 상기 목적을 달성하기 위하여, 평탄한 기준 표면을 갖고 있는 전극에 형성되는 땜납 접합부로서, 상기 기준 표면에 대하여 함몰된 오목부를 형성하고 있고, 상기 오목부의 표면부터 순서대로 제 1 금속층, 제 2 금속층이 적층되어 이루어지는 금속층이 적층되어 있으며, 상기 금속층이 땜납 접합될 때에 상기 제 1 금속층과 상기 제 2 금속층이 이루는 계면의 위치가, 상기 기준 표면을 포함하는 평면으로부터 어긋나 있다.
상기의 구성에 의하면, 땜납의 주석 성분은 제 2 금속층에 확산 침입한다. 그 때문에, 제 1 금속층에 확산 침입하는 주석 성분은 적어지고, 결과적으로 주 석 합금층은 제 1 금속층과 제 2 금속층 사이에 형성되게 된다.
즉, 이 경우에도 땜납 접합에 의해 발생하는 주석 합금층 및 그 계면에 작용하는 기계적 응력의 일부를 완화시킬 수 있기 때문에, 구조적으로 취약한 주석 합금층 및 주석 합금층과 금속층의 계면에서의 땜납의 파단을 방지할 수 있다.
본 발명의 전자 부품의 제조 방법은, 평탄한 기준 표면을 갖고 있는 전극에 함몰된 오목부를 형성하는 오목부 형성 공정과, 상기 오목부의 표면에 1 층 이상의 금속층을 형성하는 금속층 형성 공정과, 상기 금속층에 땜납 접합을 하는 땜납 접합 공정을 포함하고, 상기 금속층 형성 공정에서는, 상기 기준 표면보다 높게 금속층을 형성하며, 상기 땜납 접합 공정에서는, 상기 금속층에 형성되는 주석 합금층과 상기 금속층이 이루는 계면의 위치가, 상기 기준 표면을 포함하는 평면으로부터 어긋나 있도록 형성한다.
또한 본 발명의 전자 부품의 제조 방법은, 평탄한 기준 표면을 갖고 있는 전극에 함몰된 오목부를 형성하는 오목부 형성 공정과, 상기 오목부의 표면에 1 층 이상의 금속층을 형성하는 금속층 형성 공정과, 상기 금속층에 땜납 접합을 하는 땜납 접합 공정을 포함하고, 상기 금속층 형성 공정에서는, 상기 기준 표면보다 낮게 금속층을 형성하며, 상기 땜납 접합 공정에서는, 상기 금속층에 형성되는 주석 합금층과 상기 금속층이 이루는 계면의 위치가, 상기 기준 표면을 포함하는 평면으로부터 어긋나 있도록 형성한다.
상기의 구성에 의하면, 기계적 응력에 대하여 취약한 주석 합금층 및 상기 주석 합금층과 상기 금속층의 계면의 위치가, 상기 기준 표면을 포함하는 평면으로 부터 어긋난 위치에 형성될 수 있다. 이와 같이 형성함으로써, 주석 합금층 및 주석 합금층과 금속층의 계면에 작용하는 기계적 응력의 일부를 완화시키는 구조를 형성할 수 있다. 즉, 구조적으로 취약한 주석 합금층 및 주석 합금층과 금속층의 계면에서의 땜납의 파단을 방지할 수 있다.
본 발명의 전자 부품의 제조 방법은, 평탄한 기준 표면을 갖고 있는 전극에 함몰된 오목부를 형성하는 오목부 형성 공정과, 상기 오목부의 표면에 1 층 이상의 금속층을 형성하는 금속층 형성 공정과, 상기 금속층에 땜납 접합을 하는 땜납 접합 공정을 포함하고, 상기 금속층 형성 공정에서는, 상기 오목부의 표면에 제 1 금속층을 상기 기준 표면보다 높게 형성하며, 추가로 제 2 금속층을 형성하고, 상기 땜납 접합 공정에서는, 상기 제 1 금속층과 제 2 금속층이 이루는 계면의 위치가, 상기 기준 표면을 포함하는 평면으로부터 어긋나 있도록 형성한다.
또한 본 발명의 전자 부품의 제조 방법은, 평탄한 기준 표면을 갖고 있는 전극에 함몰된 오목부를 형성하는 오목부 형성 공정과, 상기 오목부의 표면에 1 층 이상의 금속층을 형성하는 금속층 형성 공정과, 상기 금속층에 땜납 접합을 하는 땜납 접합 공정을 포함하고, 상기 금속층 형성 공정에서는, 상기 오목부의 표면에 제 1 금속층을 상기 기준 표면보다 낮게 형성하며, 추가로 제 2 금속층을 형성하고, 상기 땜납 접합 공정에서는, 상기 제 1 금속층과 제 2 금속층이 이루는 계면의 위치가, 상기 기준 표면을 포함하는 평면으로부터 어긋나 있도록 형성한다.
상기의 구성에 의하면, 기계적 응력에 대하여 취약한 주석 합금층이 제 1 금속층과 제 2 금속층의 계면에 형성되고, 이 계면의 위치가, 상기 기준 표면을 포함 하는 평면으로부터 어긋난 위치에 형성될 수 있다. 이와 같이 형성함으로써, 주석 합금층 및 주석 합금층과 금속층의 계면에 작용하는 기계적 응력의 일부를 완화시키는 구조를 형성할 수 있다. 즉, 구조적으로 취약한 주석 합금층 및 주석 합금층과 금속층의 계면에서의 땜납의 파단을 방지할 수 있다.
본 발명 이외의 목적, 특징, 및 우수한 점은, 이하에 나타내는 기재에 의해 충분히 알 수 있을 것이다. 또한, 본 발명의 이점은, 첨부 도면을 참조한 다음의 설명에서 명백해질 것이다.
본 발명에서는, 땜납 접합을 실시하는 랜드의 부위에 형성하는 오목부의 깊이와, 그 랜드부에 실시하는 니켈 도금 두께를 제어하여, 오목부가 형성되어 있지 않은 랜드 표면의 위치로부터 주석 함유 합금층 또는 니켈 도금층과 주석 함유 합금층의 계면을 떨어뜨린 위치에 형성하기 때문에, 땜납 접속부에 크랙을 잘 발생시키지 않는 구조를 형성할 수 있다. 그 때문에, 땜납 접합을 사용하는 회로 기판, 또는 반도체 장치의 땜납 접속부에 사용할 수 있고, 땜납 접속부에서의 접속 신뢰성을 높일 수 있다.
〔실시형태 1〕
본 발명의 실시형태에 대하여 도 1 ∼ 도 7e 에 기초하여 설명한다.
도 3 은, 본 실시형태의 반도체 장치 (100) 를 나타내는 단면도이다. 본 실시형태의 반도체 장치 (100) 는, 회로 기판 (110), 반도체 칩 (120), 및 외부 접 속 단자 (130) 를 포함하는 구성이다. 상기 회로 기판 (110) 은, 기판 (111) 상에 도시하지 않은 배선층을 갖고 있고, 반도체 칩 (120) 이 탑재되어 있다. 상기 기판 (111) 은 주지의 것을 사용할 수 있다. 예를 들어 유리 기판이어도 되고, 에폭시 기판이어도 된다. 또한, 배선층은 주지의 방법으로 형성할 수 있다. 예를 들어 구리박 또는 알루미늄박 등을 에칭하여 형성할 수 있다. 또한, 필요에 따라 상기 배선층을 다층으로 형성해도 된다.
또한, 상기 반도체 칩 (120) 은, 주지의 방법으로 상기 배선층에 접속시킬 수 있다. 예를 들어 땜납 접합에 의해 접속시켜도 되고, 주지의 플립 접합의 방법 등으로 접속시켜도 된다. 또한, 상기 회로 기판 (110) 의 상기 반도체 칩 (120) 이 탑재되는 측에서는, 상기 반도체 칩 (120) 등을 보호하는 수지 (140) 가 형성되어 있어도 된다.
또한, 본 실시형태의 회로 기판 (110) 은, 기판 (111) 의 상기 반도체 칩 (120) 이 탑재되는 면과는 상이한 표면에, 본 실시형태의 반도체 장치 (100) 를 전기적으로 접속시키기 위한 외부 접속 단자 (130) 를 구비하고 있어, 상기 반도체 칩 (120) 과 전기적으로 접속되어 있다. 본 실시형태의 회로 기판 (110) 에서는, 상기 기판 (111) 의 외부 접속 단자 (130) 가 형성되는 측의 표면에 배선 (도시 생략) 을 구비하고 있어도 되고, 상기 반도체 칩 (120) 이 탑재되는 측의 배선층부터 비아홀 등에 의해 상기 외부 접속 단자 (130) 가 형성되는 기판 (111) 의 표면까지 배선이 연장되는 구조이어도 된다. 이들 배선은, 주지의 방법, 예를 들어 구리박 또는 알루미늄박 등을 에칭하여 형성할 수 있다. 상기 배선이 상 기 외부 접속 단자 (130) 또는 그 밖의 전자 부품과 접속되는 부위에는 땜납 접속부 (150) 가 형성되어 있다.
땜납 접속부 (150) 는, 상기의 도시하지 않은 배선이 외부 접속 단자 (130) 또는 그 밖의 전자 부품과 접속하기 위하여 형성된 전극이고, 랜드 (112) 가 형성되어 있다. 랜드 (112) 는, 후술하는 바와 같이 땜납의 젖음성 등을 향상시키기 위한 처리가 실시되어도 된다.
본 실시형태에서는, 배선을 형성하는 랜드 (112) 는 구리 (Cu) 로 형성되어 있는 경우에 대하여 기재하지만, 구리를 함유하는 합금, 알루미늄 (Al), 또는 그 밖의 금속으로 형성되어 있어도 된다.
랜드 (112) 를 땜납 접합하는 부위에서는, 오목부 (113) 가 형성되어 있다. 오목부 (113) 는 랜드 (112) 의 표면을 평탄한 기준 표면으로 하면, 기판 (111) 의 표면 방향으로 오목하도록 형성되어 있다. 오목부 (113) 는 주지의 방법으로 형성할 수 있는데, 예를 들어 에칭에 의해 형성해도 된다.
또한, 그 오목부 (113) 는 금속에 의해 도금되어 있어, 땜납 접합을 형성하는 경우에 땜납의 젖음성을 향상시키고 있다. 도금 방법은 전기적 또는 화학적 등의 방법으로 실시하는 습식 도금이어도 되고, 증착 등을 이용하는 건식 도금이어도 된다.
오목부 (113) 에 형성하는 도금층은 상기 목적을 달성하는 금속이면 특별히 한정되지 않지만, 니켈 (Ni) 또는 금 (Au) 을 함유하는 금속에 의해 도금되어 있어도 된다. 복수의 금속 또는 합금에 의해 도금되어 있어도 되지만, 특히 금 도 금을 실시하는 경우에는 랜드 상에 한 번 니켈 도금을 실시하고, 그 위에 금 도금을 실시해도 된다. 본 실시형태의 반도체 장치 (100) 에서는, 니켈에 의해 도금되어 니켈 도금층 (114) 을 형성하고 있다. 상기 니켈 도금층 (114) 은 주지의 방법으로 형성할 수 있고, 예를 들어 무전해 도금 방법 등으로 형성해도 된다.
본 실시형태의 반도체 장치 (100) 에서는, 상기 회로 기판 (110) 에 형성되는 랜드 (112) 의 오목부 (113) 의 깊이와, 니켈 도금층 (114) 의 두께의 구성이 중요하다. 상세한 것에 대해서는 후술한다.
또한, 기판 (111) 의 표면에서 랜드 (112) 를 땜납 접합하는 부위와는 상이한 부분은 솔더 레지스트 (115) 에 의해 덮여 있다. 솔더 레지스트 (115) 는 기판 (111) 상의 배선을 보호하기 위하여 형성되는 부재이며, 절연성을 구비하고 있는 부재이면 주지의 재료를 사용할 수 있다.
본 실시형태의 반도체 장치 (100) 에서는, 상기 외부 접속 단자 (130) 는 주석 (Sn) 함유 땜납 (131) 에 의해 형성되어 있다. 주석 함유 땜납 (131) 은, 일반적으로 납프리 땜납이라 불리는 땜납이 바람직하고, 예를 들어 Sn-Ag-Cu 계 합금으로 형성되어 있는 주석 함유 땜납이 알려져 있다. 본 실시형태의 주석 함유 땜납 (131) 은, 상기 Sn-Ag-Cu 계 합금 등의 주석 함유의 납프리 땜납인 것이 바람직하지만, 종래의 납을 함유하는 땜납, 예를 들어 Sn-Pb 합금, 또는 Sn-Pb-Ag 합금 등을 사용해도 된다.
본 실시형태의 반도체 장치 (100) 는, 이와 같이 형성된 랜드 (112) 와 외부 접속 단자 (130) 인 주석 함유 땜납 (131) 이, 땜납 접합에 의해 접속되어 있다.
예를 들어, 본 실시형태의 반도체 장치 (100) 는, 주석 함유 땜납 (131) 에 의해 별도의 반도체 장치에 접속된다.
도 4 는, 본 실시형태에서의 반도체 장치 (100) 의 회로 기판 (110) 이 주석 함유 땜납 (131) 에 의해 접속되는 모습을 나타내는 단면도이다. 도 4 에서는, 명세서에 설명된 기재를 번잡하게 하지 않기 위하여 반도체 칩 (120) 등에 대해서는 기재하고 있지 않다.
도 4 에서는, 2 개의 회로 기판 (110·110) 이 주석 함유 땜납 (131) 에 의해 접속되는 모습을 나타내고 있다. 2 개의 회로 기판 (110·110) 을 상기와 같이 접속시키는 경우, 일방의 회로 기판 (110) 에 형성되어 있는 주석 함유 땜납 (131) 을 사용하여 접속시키면 되기 때문에, 다른 일방의 회로 기판 (110) 에는 주석 함유 땜납 (131) 을 형성할 필요는 없다.
또한, 도 4 에서는, 본 실시형태의 회로 기판 (110) 끼리를 접속시키고 있지만, 상기 회로 기판 (110) 과 주지의 반도체 장치를 주석 함유 땜납 (131) 에 의해 접속시켜도 된다.
본 실시형태의 반도체 장치 (100) 에서는, 상기 회로 기판 (110) 에 형성되는 랜드 (112) 의 오목부 (113) 의 깊이와, 니켈 도금층 (114) 의 두께의 구성에 의해 상기와 같은 반도체 장치의 땜납 접합에 있어서도 파단 (크랙) 을 잘 발생시키지 않는 구조를 갖고 있다.
본 실시형태의 반도체 장치 (100) 가 구비하는 랜드 (112) 의 오목부 (113) 의 깊이와, 니켈 도금층 (114) 의 두께의 구성을 설명하기 전에, 니켈 도금층과 주 석 함유 땜납이 땜납 접합되어 있는 영역에 형성되는 구조에 대하여 도 5 를 이용하여 설명한다.
도 5 는, 도 4 에 나타낸 영역 I 의 확대도이다. 영역 I 은, 도 4 의 땜납 접합되어 있는 영역의 일부를 나타내는 단면도로서, 랜드 (112) 상에 니켈 도금층 (114) 이 형성되어 있고, 추가로 니켈 도금층 (114) 상에 주석 함유 땜납 (131) 이 땜납 접합되어 있는 모습을 나타내는 단면도이다. 랜드 (112) 의 표면에서, 땜납 접합에 사용되지 않는 영역에는 솔더 레지스트 (115) 가 형성되어 있다. 랜드 (112) 와 솔더 레지스트 (115) 의 경계를 형성하는 계면, 즉 오목부 (113) 형성 전의 랜드 (112) 의 표면 위치 (오목부가 형성되어 있지 않은 표면의 위치) 를 p1 로 한다. 랜드 (112) 의 표면이 평탄하게 형성되어 있다면, 상기 p1 은 랜드 (112) 의 평탄한 표면 (기준 표면) 과 동일하다고 생각할 수 있다.
니켈 도금층 (114) 와 주석 함유 땜납 (131) 사이에는, 땜납 접합시의 열에 의해 녹은 니켈 도금층 (114) 과 주석 함유 땜납 (131) 이 서로 확산되고, 땜납의 주석 성분이 니켈 도금층에 확산 침입하여, 주석 함유 합금층 (116) 이 형성되어 있다. 니켈 도금층 (114) 과 주석 함유 합금층 (116) 의 경계를 형성하는 계면을 p2 로 한다. 또한, 주석 함유 합금층 (116) 과 주석 함유 땜납 (131) 의 경계를 형성하는 계면을 p3 으로 한다.
형성되는 주석 함유 합금층 (116) 은, 주석 함유 땜납 (131) 에 함유되는 성분, 및 니켈 도금층 (114) 에 함유되는 성분에 의해 형성되는 합금층이지만, 니켈 도금층 (114) 의 두께에 따라서는 랜드 (112) 에 함유되는 성분이 함유되는 경우도 있다.
또한, 본 실시형태에서는, 니켈 도금층 (114) 상을 주석 함유 땜납 (131) 으로 땜납 접합하는 경우에 대하여 설명하지만, 상기 니켈 도금층 (114) 상에 예를 들어 금 등의 도금층이 추가로 형성되는 경우에는, 주석 함유 합금층 (116) 은 이들 금속에 의한 합금층으로서 형성되게 된다.
어쨌든, 주석 함유 합금층 (116) 이 취약하여, 땜납 접합부에 응력이 발생한 경우에 파단 (크랙) 이 발생하기 쉽기 때문에, 본 실시형태에서는 니켈 도금층 (114) 과 주석 함유 땜납 (131) 사이에 발생하는 주석 함유 합금층 (116) 에 대하여 기재한다.
땜납 접합의 조건 등에 따라 주석 함유 합금층 (116) 이 형성되는 두께는 변화되지만, 본 실시형태에서는, 주석 함유 합금층 (116) 이 약 2 ∼ 4㎛ 의 두께로 형성되어 있는 경우에 대하여 기재한다.
본원 발명자들은, 예의 검토한 결과, 상기 크랙이 발생하기 쉬운 주석 함유 합금층 등의 위치가 크랙을 발생시키는 응력이 집중하는 위치로부터 떨어져 있으면 크랙이 잘 발생하지 않게 된다는 것을 알아내었다. 그리고, 상기 계면 (p2) 및 주석 함유 합금층 (116) 이 형성되는 위치와 계면 (p1) 을 떨어뜨림으로써 파단 (크랙) 이 잘 발생하기 않게 되는 것을 알아내었다.
즉, 본 실시형태의 반도체 장치 (100) 에서는, 이하에 나타내는 구조에 의해 땜납 접합부에 형성되는 계면 (p2) 및 주석 함유 합금층 (116) 에서의 파단 (크랙) 을 잘 발생시키지 않도록 되어 있다.
도 1 은, 본 실시형태의 반도체 장치 (100) 가 구비하는 땜납 접합부의 구조를 나타내는 단면도로서, 상기 회로 기판 (110) 에 형성되는 랜드 (112) 의 오목부 (113) 의 깊이와, 니켈 도금층 (114) 의 두께의 구성에 대하여 나타내고 있다.
랜드 (112) 의 오목부 (113) 의 크기를 오목부의 깊이 (L1), 니켈 도금층 (114) 의 층 두께를 니켈 도금 두께 (L2), 오목부의 깊이 (L1) 와 니켈 도금 두께 (L2) 의 크기의 차이를 층두께차 (L3) 로 하면, 본 실시형태의 반도체 장치 (100) 가 구비하는 땜납 접합 구조는 도 1(a) ~ 도1(c) 에 나타내는 3 종류로 분류할 수 있다.
또한, 도 1 에서는, 상기 부재의 위치 관계의 이해를 번잡하게 하지 않기 위하여 주석 함유 땜납 (131) 을 기재하고 있지 않지만, 주석 함유 합금층 (116) 상에 형성된 계면 (p3) 에 접하여 주석 함유 땜납 (131) 이 형성되어 있다.
도 1(a) 에서는, 랜드 (112) 에 오목부 (113) 가 형성되고, 니켈 도금층 (114) 이 오목부 (113) 의 깊이와 비교하여 두껍게 형성되는 회로 기판 (110a) 의 구조를 나타내고 있다. 즉, 상대적으로 오목부의 깊이 (L1) 는 작게, 니켈 도금 두께 (L2) 는 크게 형성되어 있다. 이러한 구성은, 오목부 (113) 의 깊이 또는 니켈 도금층 (114) 의 두께의 적어도 일방을 설정하여 구성하면 된다.
본 실시형태에서는, 랜드 (112) 가 구리로 형성되어 있기 때문에, 계면 (p2) 이 구리로 형성된 랜드 (112) 의 오목부 (113) 밖에 형성되어 있다. 본 실시형태에서는, 층두께차 (L3) 가 1㎛ 이상인 경우, 즉 계면 (p1) 과 계면 (p2) 이 1㎛ 이상 떨어져 있는 경우를 단면 상태 A 라고 정의한다.
또한, 도 1(a) 에서는, 니켈 도금층 (114) 의 표면에 주석 함유 합금층 (116) 이 형성되어 있고, 도 1(a) 에서는 주석 함유 합금층 (116) 과 주석 함유 땜납 (131) 의 계면 (p3) 이 솔더 레지스트 (115) 의 층 중에 형성되어 있지만, 계면 (p3) 은 솔더 레지스트 (115) 의 외측에 형성되어 있어도 된다.
다음으로, 도 1(b) 에서는, 랜드 (112) 에 오목부 (113) 가 형성되고, 니켈 도금층 (114) 이 오목부 (113) 의 깊이와 비교하여 얇게 형성되는 회로 기판 (110b) 의 구조를 나타내고 있다. 즉, 상대적으로 오목부의 깊이 (L1) 는 크게, 니켈 도금 두께 (L2) 는 작게 형성되어 있다. 이러한 구성은, 오목부 (113) 의 깊이 또는 니켈 도금층 (114) 의 두께의 적어도 일방을 설정하여 구성하면 된다.
본 실시형태에서는, 랜드 (112) 가 구리로 형성되어 있기 때문에, 계면 (p2) 이 구리로 형성된 랜드 (112) 의 오목부 (113) 안에 형성되어 있다. 층두께차 (L3) 가 1㎛ 이상인 경우, 즉 계면 (p1) 과 계면 (p2) 이 1㎛ 이상 떨어져 있는 경우를 단면 상태 B 라고 정의한다.
또한, 도 1(b) 에서는, 니켈 도금층 (114) 의 표면에 주석 함유 합금층 (116) 이 형성되어 있고, 도 1(b) 에서는 주석 함유 합금층 (116) 과 주석 함유 땜납 (131) 의 계면 (p3) 도 오목부 (113) 안에 형성되어 있다. 본 실시형태의 주석 함유 합금층 (116) 의 두께는 약 2 ∼ 4(㎛) 이기 때문에, 계면 (p3) 은 도 1(b) 의 경우 이외에도, 오목부 (113) 밖에 형성되어 있는 경우가 있다.
다음으로, 도 1(c) 에서는, 랜드 (112) 에 오목부 (113) 가 형성되고, 니켈 도금층 (114) 이 오목부 (113) 의 깊이와 거의 동일한 두께로 형성되는 회로 기판 (110c) 의 구조를 나타내고 있다. 즉, 오목부의 깊이 (L1) 와 니켈 도금 두께 (L2) 가 거의 동일한 크기인 경우를 나타내고 있다. 즉 계면 (p2) 이 랜드 (112) 와 솔더 레지스트 (115) 의 계면 (p1) 근처에 형성되어 있는 경우로서, 본 실시형태에서는, 층두께차 (L3) 가 1㎛ 보다 작은 경우를 단면 상태 C 라고 정의한다.
상기에 나타낸 단면 형상과, 계면 (p2) 의 위치는 도 2 와 같이 정리할 수 있다.
또한, 도 6a, 도 6b 에 나타내는 바와 같이, 오목부 (113) 에 형성하는 금속 도금층으로서, 니켈 도금층 (114) 을 형성한 후에 추가로 금 도금층 (114a) 을 형성해도 된다. 도 6a, 도 6b 는, 도 1(a), 도 1(b) 의 땜납 접합 구조에 있어서, 금속 도금층의 변형예를 나타내는 단면도이다.
이와 같이 금 도금층 (114a) 을 형성하면, 구리로 형성되어 있는 랜드 (112) 에 직접 금 도금층 (114a) 을 형성하는 경우에 발생하는 취약한 합금층의 영향을 받지 않고, 납프리 땜납 등의 주석 함유 땜납 (131) 에 대한 상기 금속 도금층의 젖음성을 향상시킬 수 있다.
또한, 도 6a 및 도 6b 와 같이 금속 도금층을 형성하면, 금 도금층 (114a) 상에 주석 함유 땜납 (131) 을 땜납 접합하게 된다. 이 경우, 주석 함유 땜납 (131) 의 주석 성분은 금 도금층 (114a) 에 확산 침입한다. 그 때문에, 니켈 도금층 (114) 에 확산 침입하는 주석 성분은 적어진다. 즉, 주석 함유 합금층 (116a) 은 금 도금층 (114a) 및 금 도금층 (114a) 과 니켈 도금층 (114) 사이에까지 형성되기 쉽다.
또한 금 도금층 (114a) 의 두께나 땜납 접합시의 조건 등에 따라, 금 도금층 (114a) 이 땜납 접합 후에 땜납 접합면에 남지 않는 경우도 있는데, 이 경우에는 도 1(a), 도 1(b) 에 준하면 된다. 물론 땜납 접합 후에 금 도금층 (114a) 이 남아 있는 경우이어도, 도 1(a), 도 1(b) 에 준하여 주석 함유 합금층 (116a) 의 위치를 생각해도 된다.
본 실시형태에서는, 주로 도 1 의 땜납 접합 구조에 대하여 기재하지만, 어느 실시형태에서도 도 6a, 도 6b 와 같이 금 도금층을 형성하고 있어도 된다.
본 실시형태에서는, 주로 상기 단면 형상 A 의 경우에 대하여 기재한다.
다음으로, 단면 형상 A 와 같이 땜납 접합을 실시하는 방법을, 도 7a ~ 도 7e 를 이용하여 설명한다.
도 7a ~ 도 7e 는, 회로 기판 (110a) 이 단면 형상 A 와 같은 형상으로 형성되고, 땜납 접합되는 순서를 나타내는 공정의 단면도이다.
먼저, 도 7a 와 같이, 예를 들어 유리 기판 또는 에폭시 기판 등의 주지의 부재로 형성되는 기판 (111) 상에, 배선의 선로와 땜납 접합을 실시하는 부위 (랜드 (112)) 를 형성한다. 배선을 형성하는 재료는 주지의 도전성 재료이면 상관없는데, 예를 들어 구리 또는 알루미늄 등을 사용해도 된다. 또한, 주지의 방법으로 배선을 형성하면 되고, 예를 들어 기판 (111) 상에 형성한 구리박 등의 도체의 박막을 에칭하여 배선을 형성하거나, 프린트된 배선을 기판 (111) 상에 전사 하여 형성해도 된다. 그 밖에 주지의 방법을 사용하여 형성할 수 있다.
다음으로, 도 7b 와 같이, 기판 (111) 및 랜드 (112) 의 표면이며, 또한 땜납 접합을 실시하지 않는 부위에 솔더 레지스트 (115) 를 주지의 방법으로 형성한다. 솔더 레지스트 (115) 는 기판 상의 배선을 보호하기 위하여 형성되는 부재이며, 절연성을 구비하고 있는 부재이면 주지의 재료를 사용할 수 있다.
그리고, 도 7c 와 같이, 랜드 (112) 에 오목부 (113) 를 형성한다. 상기 오목부 (113) 는 주지의 방법으로 형성할 수 있는데, 예를 들어 에칭에 의해 형성해도 된다.
다음으로, 도 7d 와 같이, 니켈 도금층 (114) 을 오목부 (113) 에 형성한다. 이 때, 오목부 (113) 에 형성한 오목부의 깊이 (L1) 보다 두껍게 니켈 도금층 (114) 을 형성한다. 니켈 도금 두께 (L2) 는, 오목부의 깊이 (L1) 보다 1㎛ 이상 두껍게 되도록 도금한다. 즉 층두께차 (L3) 가 1㎛ 이상이 되도록 도금한다. 이러한 구성은, 오목부 (113) 의 깊이 또는 니켈 도금층 (114) 의 두께의 적어도 일방을 설정하여 구성하면 된다. 니켈 도금층 (114) 도 주지의 방법으로 형성해도 되고, 예를 들어 무전해 도금 방법 등으로 형성해도 된다.
그리고 도 7e 와 같이, 땜납 접합을 실시하는 부위의 니켈 도금층 (114) 상에 주석 함유 땜납 (131) 을 사용하여 땜납 접합을 실시한다. 땜납 접합 자체는 주지의 방법을 사용하여 실시할 수 있다. 주석 함유 땜납 (131) 은, 일반적으로 납프리 땜납이라 불리는 땜납이 바람직하고, 예를 들어 Sn-Ag-Cu 계 합금 등의 주석 함유 땜납이 알려져 있다. 본 실시형태의 주석 함유 땜납 (131) 은, 상기 Sn-Ag-Cu 계 합금 등의 주석 함유의 납프리 땜납인 것이 바람직하지만, 종래의 납을 함유하는 Sn-Pb 합금, 또는 Sn-Pb-Ag 합금 등의 땜납을 사용해도 된다. 도 7e 에서는 땜납 접합하는 상대 부재에 대해서는 기재하고 있지 않지만, 임의의 부재를 주석 함유 땜납 (131) 을 사용하여 땜납 접합할 수 있다.
이와 같이 구성함으로써 본 실시형태의 반도체 장치 (100) 가 구비하는 땜납 접합부에 있어서, 계면 (p2) 및 주석 함유 합금층 (116) 에서 파단 (크랙) 이 잘 발생되지 않게 되는 효과에 대해서는, 후술하는 실시예 1 및 실시예 3 에서 상세히 기재한다.
〔실시형태 2〕
본 발명의 그 밖의 실시형태에 대하여 도 8a ∼ 도 10 에 기초하여 설명하면 이하와 같다. 또한, 본 실시형태에 있어서 설명하는 것 이외의 구성은, 상기 실시형태 1 과 동일하다. 또한, 설명의 편의상, 상기 실시형태 1 의 도면에 나타낸 부재와 동일한 기능을 갖는 부재에 대해서는, 동일한 부호를 붙여, 그 설명을 생략한다.
본 실시형태에서는, 주로 도 1(b) 및 도 2 에 나타내는 단면 형상 B 의 경우에 대하여 기재한다.
본 실시형태의 반도체 장치 (100) 가 구비하는 땜납 접합부는, 단면 형상 B 와 같이 형성되어 있다. 즉, 랜드 (112) 에 오목부 (113) 가 형성되고, 니켈 도금층 (114) 이 오목부 (113) 의 깊이와 비교하여 얇게 형성되어 있다. 또한, 층두께차 (L3) 가 1㎛ 이상인 경우, 즉 계면 (p1) 과 계면 (p2) 이 1㎛ 이상 떨어 져 있다.
다음으로, 단면 형상 B 와 같이 땜납 접합을 실시하는 방법을, 도 8a ~ 도 8e 를 이용하여 설명한다.
도 8a ~ 도 8e 는, 회로 기판 (110b) 이 단면 형상 B 와 같은 형상으로 형성되고, 땜납 접합되는 순서를 나타내는 공정의 단면도이다.
먼저, 도 8a 와 같이, 예를 들어 유리 기판 또는 에폭시 기판 등의 주지의 부재로 형성되는 기판 (111) 상에, 배선의 선로와 땜납 접합을 실시하는 부위 (랜드 (112)) 를 형성한다. 배선을 형성하는 재료는 주지의 도전성 재료이면 상관없는데, 예를 들어 구리 또는 알루미늄 등을 사용해도 된다. 또한, 주지의 방법으로 배선을 형성하면 되고, 예를 들어 기판 (111) 상에 형성한 구리박 등의 도체의 박막을 에칭하여 배선을 형성하거나, 프린트된 배선을 기판 (111) 상에 전사하여 형성해도 된다. 그 밖에 주지의 방법을 사용하여 형성할 수 있다.
다음으로, 도 8b 와 같이, 기판 (111) 및 랜드 (112) 의 표면이며, 또한 땜납 접합을 실시하지 않는 부위에 솔더 레지스트 (115) 를 주지의 방법으로 형성한다. 솔더 레지스트 (115) 는 기판 상의 배선을 보호하기 위하여 형성되는 부재이고, 절연성을 구비하고 있는 부재이면 주지의 재료를 사용할 수 있다.
그리고, 도 8c 와 같이, 랜드 (112) 에 오목부 (113) 를 형성한다. 상기 오목부 (113) 는 주지의 방법으로 형성할 수 있는데, 예를 들어 에칭에 의해 형성해도 된다.
다음으로, 도 8d 와 같이, 니켈 도금층 (114) 을 오목부 (113) 에 형성한다. 이 때, 오목부 (113) 에 형성한 오목부의 깊이 (L1) 보다 얇게 니켈 도금층 (114) 을 형성한다. 니켈 도금 두께 (L2) 는, 오목부의 깊이 (L1) 보다 1㎛ 이상 얇게 되도록 도금한다. 즉 층두께차 (L3) 가 1㎛ 이상이 되도록 도금한다. 이러한 구성은, 오목부 (113) 의 깊이 또는 니켈 도금층 (114) 의 두께의 적어도 일방을 설정하여 구성하면 된다. 니켈 도금층 (114) 도 주지의 방법으로 형성해도 되고, 예를 들어 무전해 도금 방법 등으로 형성해도 된다.
그리고 도 8e 와 같이, 땜납 접합을 실시하는 부위의 니켈 도금층 (114) 상에 주석 함유 땜납 (131) 을 사용하여 땜납 접합을 실시한다. 땜납 접합 자체는 주지의 방법을 사용하여 실시할 수 있다. 주석 함유 땜납 (131) 은, 일반적으로 납프리 땜납이라 불리는 땜납이 바람직하고, 예를 들어 Sn-Ag-Cu 계 합금 등의 주석 함유 땜납이 알려져 있다. 본 실시형태의 주석 함유 땜납 (131) 은, 상기 Sn-Ag-Cu 계 합금 등의 주석 함유의 납프리 땜납인 것이 바람직하지만, 종래의 납을 함유하는 Sn-Pb 합금, 또는 Sn-Pb-Ag 합금 등의 땜납을 사용해도 된다. 도 8e 에서는 땜납 접합하는 상대 부재에 대해서는 기재하고 있지 않지만, 임의의 부재를 주석 함유 땜납 (131) 을 사용하여 땜납 접합할 수 있다.
이와 같이 구성함으로써 본 실시형태의 반도체 장치 (100) 가 구비하는 땜납 접합부에 있어서, 계면 (p2) 및 주석 함유 합금층 (116) 에서 파단 (크랙) 이 잘 발생하지 않게 되는 효과에 대해서는, 후술하는 실시예 2 및 실시예 4 에서 상세히 기재한다.
또한, 상기의 실시형태에서는 회로 기판 (110) 의 표면에는 반도체 칩 (120) 이 탑재되는 구성에 대하여 나타내고 있지만, 도 9 에 나타내는 회로 기판 (110d) 과 같이, 기판 (111d) 의 양면에 랜드 (112), 오목부 (113), 및 니켈 도금층 (114) 을 형성하고, 추가로 회로 기판 (110d) 의 양면에 솔더 레지스트 (115) 를 형성하거나 하여 니켈 도금층 (114) 상에 외부 접속 단자 (130) 를 형성하는 구성으로 해도 된다. 또한, 회로 기판 (110d) 중에 주지의 방법에 따라 반도체 회로 또는 회로 기판을 형성해도 된다.
이와 같이 구성함으로써, 도 10 에 나타내는 바와 같이, 복수의 반도체 회로를 적층하여 접속하는 반도체 회로 또는 회로 기판에 있어서, 땜납 접합부의 접속 신뢰성을 높일 수 있다.
또한 본 발명은, 이상 설명한 각 구성에 한정되는 것이 아니라, 특허 청구의 범위에 나타낸 범위에서 여러 변경이 가능하고, 상이한 실시형태에 각각 개시된 기술적 수단을 적절하게 조합하여 얻어지는 실시형태에 대해서도 본 발명의 기술적 범위에 포함된다.
〔실시예 1〕
다음으로, 본 실시형태의 땜납 접합의 단면 형상이 단면 형상 A 인 경우에, 그 땜납 접합부에 크랙을 잘 발생시키지 않는 형상임을 나타내기 위하여 이하와 같은 방법으로 시험을 하였다.
도 11 은, 본 실시형태의 방법으로 땜납 접합한 2 개의 회로 기판 (210a·210b) 의 일방을 고정시키고, 다른 일방을 잡아 떼어냄으로써 땜납 접합부의 접속 신뢰성을 평가하는 방법을 나타내는 단면도이다.
도 11 에서는, 동일한 구성의 2 개의 회로 기판 (210) 을 주석 함유 땜납 (231) 으로 땜납 접합하고, 그 중 1 개를 바닥면에 고정시켜, 회로 기판 (210a) 으로 한다. 또한 타방을 회로 기판 (210b) 으로 하고, 회로 기판 (210b) 을 상방으로 끌어올려, 땜납 접합부에 부하를 준다. 본 실시예에서는, 땜납 접합을 실시하고 있는 접합 계면에 충격 시험과 동일한 부하가 주어지고 있다. 도 11 에 나타내는 실시예에서는, 땜납 접합부가 파단되고, 회로 기판 (210a) 과 회로 기판 (210b) 이 완전하게 분리되기까지 회로 기판 (210b) 을 상방으로 끌어올려, 땜납 접합부에 부하를 준다.
주석 함유 합금층 (216) 은 그 밖의 금속층, 구체적으로는 니켈 도금층 (214) 또는 주석 함유 땜납 (231) 보다 취약하여, 땜납 접합부에 응력이 발생한 경우에 파단 (크랙) 이 발생하기 쉽다. 그 때문에, 땜납 접합부를 형성하고 있는 금속층 중, 주석 함유 합금층 (216) 에서 파단이 일어나 있는 비율을 접합 계면 파단율이라 정의하고, 땜납 접합부가 파단되는 경우에 주석 함유 합금층 (216) 에서 파단되어 있는 비율을 평가하였다.
표 1 은, 도 11 에 기재하는 방법으로 평가한 접합 계면 파단율로서, 오목부의 깊이 (L1) 와 니켈 도금 두께 (L2) 에 대하여, 3 종류의 구성으로 시험을 한 예이다.
샘플 단면 상태 L1 [㎛] L2 [㎛] L3 [㎛] 접합 계면 파단율 (%)
1 C 6.26 7.03 0.77 67.9
2 A 4.46 8.28 3.82 2.6
3 A 4.74 16.4 11.66 1.6
샘플 1 에서는, 오목부의 깊이 (L1) 가 6.26㎛, 니켈 도금 두께 (L2) 가 7.03㎛ 이며, 단면 형상이 도 1(c) 에 나타내는 단면 형상 C 이다.
샘플 2 에서는, 오목부의 깊이 (L1) 가 4.46㎛, 니켈 도금 두께 (L2) 가 8.28㎛ 이며, 단면 형상이 도 1(a) 에 나타내는 단면 형상 A 이다.
샘플 3 에서는, 오목부의 깊이 (L1) 가 4.74㎛, 니켈 도금 두께 (L2) 가 16.4㎛ 이며, 단면 형상이 도 1(a) 에 나타내는 단면 형상 A 이다.
본 실시예에서는, 샘플 1 (단면 형상 C) 의 경우, 접합 계면 파단율이 67.9％ 이었지만, 샘플 2 (단면 형상 A) 의 경우, 접합 계면 파단율이 2.6％ 이고, 샘플 3 (단면 형상 A) 의 경우, 접합 계면 파단율이 1.6％ 이었다. 즉, 단면 형상 C 의 구성을 취하는 경우보다, 단면 형상 A 를 취하는 경우가 주석 함유 합금층 (216) 에서 잘 파단되지 않는다는 결과가 얻어졌다.
통상, 주석 함유 합금층 (216) 은 취약하여, 그 밖의 금속층보다 약한 충격 응력에서 파단이 일어난다. 그 때문에, 상기와 같이 단면 형상 A 를 구성하는 경우에는, 주석 함유 합금층 (216) 또는 니켈 도금층 (214) 과 주석 함유 합금층 (216) 의 계면 (p2) 에 작용하는 응력을 완화시키는 기구가 작용하고 있어, 접합 계면 파단율이 낮아졌다고 생각된다. 즉, 단면 형상 A 를 구성함으로써 땜납 접합부의 접속 신뢰성이 높아지는 것이 나타났다.
〔실시예 2〕
다음으로, 본 실시형태의 땜납 접합의 단면 형상이 단면 형상 B 인 경우에, 그 땜납 접합부에 크랙을 잘 발생시키지 않는 형상임을 나타내기 위하여 실시예 1 과 동일한 방법으로 시험을 하였다.
표 2 는, 도 11 에 기재하는 방법으로 평가한 접합 계면 파단율로서, 오목부의 깊이 (L1) 와 니켈 도금 두께 (L2) 에 대하여, 3 종류의 구성으로 시험을 한 예이다.
샘플 단면 상태 L1 [㎛] L2 [㎛] L3 [㎛] 접합 계면 파단율 (%)
4 B 8.73 6.36 2.37 7.9
5 C 9.21 8.86 0.35 69.8
6 A 8.51 15.54 7.03 6.8
샘플 4 에서는, 오목부의 깊이 (L1) 가 8.73㎛, 니켈 도금 두께 (L2) 가 6.36㎛ 이며, 단면 형상이 도 1(b) 에 나타내는 단면 형상 B 이다.
샘플 5 에서는, 오목부의 깊이 (L1) 가 9.21㎛, 니켈 도금 두께 (L2) 가 8.86㎛ 이며, 단면 형상이 도 1(c) 에 나타내는 단면 형상 C 이다.
샘플 6 에서는, 오목부의 깊이 (L1) 가 8.51㎛, 니켈 도금 두께 (L2) 가 15.54㎛ 이며, 단면 형상이 도 1(a) 에 나타내는 단면 형상 A 이다.
본 실시예에서는, 샘플 5 (단면 형상 C) 의 경우, 접합 계면 파단율이 69.8％ 이었지만, 샘플 4 (단면 형상 B) 의 경우, 접합 계면 파단율이 7.9％ 이었다. 또한 샘플 6 (단면 형상 A) 의 경우에는, 접합 계면 파단율이 6.8％ 이었다. 즉, 단면 형상 C 의 구성을 취하는 경우보다, 단면 형상 A 또는 B 를 취하는 경우가 주석 함유 합금층 (216) 에서 잘 파단되지 않는다는 결과가 얻어졌다.
통상, 주석 함유 합금층 (216) 은 취약하여, 그 밖의 금속층보다 약한 충격 응력에서 파단이 일어난다. 그 때문에, 상기와 같이 단면 형상 A 또는 B 를 구성하는 경우에는, 주석 함유 합금층 (216) 또는 니켈 도금층 (214) 과 주석 함유 합금층 (216) 의 계면 (p2) 에 작용하는 응력을 완화시키는 기구가 작용하고 있어, 접합 계면 파단율이 낮아졌다고 생각된다.
특히 상기 샘플 4 의 경우, 주석 함유 합금층 (216) 이 약 2 ∼ 4㎛ 의 두께로 형성되어 있는 점에서, 주석 함유 합금층 (216) 이 랜드 (212) 와 솔더 레지스트 (215) 의 계면 (p1) 근처에 형성되어 있어, 단면 형상 C 의 형상에 가까운 구성으로 되어 있다. 그러나 층두께차 (L3) 는 2.37㎛ 이기 때문에, 계면 (p2) 은 계면 (p1) 으로부터 떨어진 위치에 형성되어 있다. 그 때문에, 계면 (p2) 에 작용하는 응력을 완화시키는 기구에 의해 접합 계면 파단율이 낮아졌다고 생각된다. 즉, 단면 형상 A 또는 B 를 구성함으로써 땜납 접합부의 접속 신뢰성이 높아지는 것이 나타났다.
도 12 는, 실시예 1 및 실시예 2 에서 실시한 시험에서의, 층두께차 (L3) 와 접합 계면 파단율의 관계를 나타내는 그래프이다. 도 12 에 나타내는 바와 같이, 층두께차 (L3) 가 2㎛ 이상이면, 접합 계면 파단율은 10％ 이하로 억제되어 있다. 또한 도 12 에 나타내는 실험값으로부터 추정하는 근사선에 의하면, 층두께차 (L3) 가 0.4㎛ 정도이면 접합 계면 파단율은 60％ 정도의 값을 갖지만, 1㎛ 정도이면 접합 계면 파단율이 20％ 정도이고, 4㎛ 정도이면 접합 계면 파단율이 4％ 까지 낮아지는 것이 나타나 있다.
〔실시예 3〕
다음으로, 본 실시형태의 땜납 접합의 단면 형상이 단면 형상 A 인 경우에, 그 땜납 접합부에 크랙을 잘 발생시키지 않는 형상임을 나타내기 위하여 시뮬레이션에 의한 응력 해석을 실시하였다.
도 11 에 나타내는 형태에 대하여 해석 모델을 제조하였다. 오목부의 깊이 (L1) 와 니켈 도금 두께 (L2) 에 대하여, 3 종류의 구성으로 시뮬레이션한 해석 결과를 표 3 에 나타낸다.
샘플 단면 상태 L1 [㎛] L2 [㎛] L3 [㎛] 계면 (p2) 에 가해지는 응력 [×108N/㎡]
s1 C 2 2 0 3.0
s2 A 2 6 4 2.0
s3 A 2 12 10 1.4
샘플 s1 에서는, 오목부의 깊이 (L1) 가 2㎛, 니켈 도금 두께 (L2) 가 2㎛ 이며, 단면 형상이 도 1(c) 에 나타내는 단면 형상 C 이다.
샘플 s2 에서는, 오목부의 깊이 (L1) 가 2㎛, 니켈 도금 두께 (L2) 가 6㎛ 이며, 단면 형상이 도 1(a) 에 나타내는 단면 형상 A 이다.
샘플 s3 에서는, 오목부의 깊이 (L1) 가 2㎛, 니켈 도금 두께 (L2) 가 12㎛ 이며, 단면 형상이 도 1(a) 에 나타내는 단면 형상 A 이다.
상기의 시뮬레이션을 실시한 결과, 니켈 도금층 (214) 과 주석 함유 합금층 (216) 의 계면 (p2) 에 가해지는 응력은, 단면 형상 C 의 샘플 s1 에서는 3.0×108N/㎡ 이었던 것에 대하여, 단면 형상 A 의 샘플 s2 에서는 2.0×108N/㎡ 이고, 샘플 s3 에서는 1.4×108N/㎡ 이었다.
즉, 층두께차 (L3) 가 작은 단면 형상 C (샘플 s1) 와 비교하여, 단면 형상 A (샘플 s2 또는 샘플 s3) 에서는, 상기 계면 (p2) 에 가해지는 응력이 작아지는 것이 나타났다.
따라서, 실시예 1 에 나타내는 시험 결과 및 본 실시예의 시뮬레이션 결과로부터, 랜드에 형성하는 에칭의 양 (깊이) 에 대하여 니켈 도금층을 두껍게 형성하는 방법은, 땜납 접합부의 파단을 저하시켜, 접속 신뢰성을 향상시키는 것이 나타났다. 즉, 땜납 접합부의 접속 수율을 향상시킨다는 효과가 있다.
〔실시예 4〕
다음으로, 본 실시형태의 땜납 접합의 단면 형상이 단면 형상 B 인 경우에, 그 땜납 접합부에 크랙을 잘 발생시키지 않는 형상임을 나타내기 위하여 시뮬레이션에 의한 응력 해석을 실시하였다.
도 11 에 나타내는 형태에 대하여 해석 모델을 제조하였다. 오목부의 깊이 (L1) 와 니켈 도금 두께 (L2) 에 대하여, 3 종류의 구성으로 시뮬레이션한 해석 결과를 표 4 에 나타낸다.
샘플 단면 상태 L1 [㎛] L2 [㎛] L3 [㎛] 계면 (p2) 에 가해지는 응력 [×108N/㎡]
s4 B 6 2 4 1.3
s5 C 6 6 0 3.0
s6 A 6 12 6 1.8
샘플 s4 에서는, 오목부의 깊이 (L1) 가 6㎛, 니켈 도금 두께 (L2) 가 2㎛ 이며, 단면 형상이 도 1(b) 에 나타내는 단면 형상 B 이다.
샘플 s5 에서는, 오목부의 깊이 (L1) 가 6㎛, 니켈 도금 두께 (L2) 가 6㎛ 이며, 단면 형상이 도 1(c) 에 나타내는 단면 형상 C 이다.
샘플 s6 에서는, 오목부의 깊이 (L1) 가 6㎛, 니켈 도금 두께 (L2) 가 12㎛ 이며, 단면 형상이 도 1(a) 에 나타내는 단면 형상 A 이다.
상기의 시뮬레이션을 실시한 결과, 니켈 도금층 (214) 과 주석 함유 합금층 (216) 의 계면 (p2) 에 가해지는 응력은, 단면 형상 C 의 샘플 s5 에서는 3.0×108N/㎡ 이었던 것에 대하여, 단면 형상 B 의 샘플 s4 에서는 1.3×108N/㎡ 이었다. 또한, 단면 형상 A 의 샘플 s6 에서는 1.8×108N/㎡ 이었다.
즉, 층두께차 (L3) 가 작은 단면 형상 C (샘플 s5) 와 비교하여, 단면 형상 A (샘플 s6) 또는 단면 형상 B (샘플 s4) 에서는, 상기 계면 (p2) 에 가해지는 응력이 작아지는 것이 나타났다.
따라서, 실시예 1 에 나타내는 시험 결과 및 본 실시예의 시뮬레이션 결과로부터, 랜드에 형성하는 에칭의 양 (깊이) 에 대하여 니켈 도금층을 두껍게 하는 방법은, 땜납 접합부의 파단을 저하시켜, 접속 신뢰성을 향상시키는 것이 나타났다. 즉, 땜납 접합부의 접속 수율을 향상시킨다는 효과가 있다.
특히 상기 샘플 s4 의 경우, 주석 함유 합금층 (216) 이 4㎛ 의 두께로 형성되어 있는 경우에 대하여 해석하였다. 이 경우, 주석 함유 합금층 (216) 과 주석 함유 땜납 (231) 의 계면 (p3) 이 랜드 (212) 와 솔더 레지스트 (215) 의 계면 (p1) 과 동일한 높이로 형성되게 되어, 단면 형상 C 의 형상에 가까운 구성으로 되어 있다. 그러나 층두께차 (L3) 는 4㎛ 이기 때문에, 계면 (p2) 은 계면 (p1) 으로부터 떨어진 위치에 형성되어 있다. 그 때문에, 계면 (p2) 에 작용하는 응력을 완화시키는 기구에 의해 접합 계면 파단율이 낮아졌다고 생각된다. 즉, 단면 형상 A 또는 B 를 구성함으로써 땜납 접합부의 접속 신뢰성이 높아지는 것이 나타났다.
따라서, 실시예 2 에 나타내는 시험 결과 및 본 실시예의 시뮬레이션 결과로부터, 랜드에 형성하는 에칭의 양 (깊이) 에 대하여 니켈 도금층을 얇게 형성하는 방법은, 땜납 접합부의 파단을 저하시켜, 접속 신뢰성을 향상시키는 것이 나타났다. 즉, 땜납 접합부의 접속 수율을 향상시킨다는 효과가 있다.
또한, 본 실시예에서 사용한 구성에서의 값은 실시예의 하나에 지나지 않고, 실시의 방법이나 조건에 따라 각각의 수치나 결과에 대해서는 변화되는 것은 충분히 생각할 수 있는 사항이다. 그러나, 상기에 나타낸 실시의 효과에 대해서는 상기의 실시의 방법이나 조건이 특허 청구의 범위에 나타낸 범위에서 실시하는 한, 동일한 효과가 얻어지는 것은 말할 필요도 없는 사항이다.
그 때문에, 본 발명은, 이상 설명한 각 구성에 한정되는 것이 아니라, 특허 청구의 범위에 나타낸 범위에서 여러 변경이 가능하고, 상이한 실시예에 각각 개시된 기술적 수단을 적절하게 조합하여 얻어지는 실시형태에 대해서도 본 발명의 기술적 범위에 포함된다.
이상에서, 땜납 접합을 형성하는 랜드의 부위에 형성하는 오목부의 깊이와, 그 랜드부에 실시하는 니켈 도금 두께를 제어하여, 오목부가 형성되어 있지 않은 랜드 표면의 위치로부터 주석 함유 합금층 또는 니켈 도금층과 주석 함유 합금층의 계면을 떨어뜨린 위치에 형성함으로써, 땜납 접합부에 크랙을 잘 발생시키지 않는 구조를 형성할 수 있다. 그 때문에, 크랙을 잘 발생시키지 않는 땜납 접속부, 그 땜납 접속부를 구비하는 회로 기판, 반도체 장치, 및 땜납 접속부의 형성 방법을 제공할 수 있다.
또한, 외부 접속 단자로서 주석 함유 땜납을 형성하는 반도체 장치 및 반도체 장치 기판을 구성하는 경우에, 상기와 같은 구조의 땜납 접합부를 구성함으로써, 땜납 접합부의 접속 신뢰성이 대폭 상승하여, 땜납 접합부를 형성하는 경우의 제조 수율이 향상된다.
또한, 상기의 땜납 접합부에 있어서, 주석 함유 합금층, 또는 주석 함유 합금층과 주석 함유 땜납의 계면이 오목부 미형성인 랜드의 표면 위치의 근처에 형성되어 있는 경우이어도, 니켈 도금층과 주석 함유 합금층의 계면이 상기 랜드의 표면의 위치로부터 2㎛ 이상 떨어져 있으면, 땜납 접합부의 접속 신뢰성이 대폭 상승하여, 접속 수율이 향상된다.
본 실시형태의 전자 부품은, 이상과 같이, 상기 땜납 접합부는, 상기 기준 표면에 대하여 함몰된 오목부를 형성하고 있고, 상기 오목부의 표면에 1 층 이상의 금속층이 적층되어 있으며, 상기 금속층이 땜납 접합될 때에 상기 금속층의 표면부에 형성되는 주석 합금층과 상기 금속층이 이루는 계면의 위치가, 상기 기준 표면을 포함하는 평면으로부터 어긋나 있다.
즉, 본 실시형태의 땜납 접속부는, 이상과 같이, 상기 기준 표면에 대하여 함몰된 오목부를 형성하고 있고, 상기 오목부의 표면에 1 층 이상의 금속층이 적층되어 있으며, 상기 금속층이 땜납 접합될 때에 상기 금속층의 표면부에 형성되는 주석 합금층과 상기 금속층이 이루는 계면의 위치가, 상기 기준 표면을 포함하는 평면으로부터 어긋나 있다.
이들은, 예를 들어, 상기 금속층이 상기 기준 표면보다 높게 형성되어 있어, 상기 금속층의 표면이 상기 오목부 밖에 형성되어 있는 구성이어도 되고, 상기 금속층이 상기 기준 표면보다 낮게 형성되어 있어, 상기 금속층의 표면이 상기 오목부 안에 형성되어 있는 구성이어도 된다.
즉, 상기 오목부의 깊이 또는 상기 금속층의 적어도 일방을 설정하여, 상기와 같은 구성을 실현하면 된다.
상기와 같이 구성하면, 주석 합금층 및 주석 합금층과 금속층의 계면에 작용하는 기계적 응력의 일부를 완화시킬 수 있기 때문에, 구조적으로 취약한 주석 합금층 및 주석 합금층과 금속층의 계면에서의 땜납의 파단을 방지할 수 있다.
또한, 상기 주석 합금층과 상기 금속층이 이루는 계면의 위치가, 상기 기준 표면을 포함하는 평면으로부터 2㎛ 이상 어긋나 있는 구성이어도 된다.
이로써, 구조적으로 취약한 주석 합금층과 금속층의 계면에 작용하는 응력의 일부를 완화시킬 수 있어, 땜납의 파단을 더욱 방지할 수 있다.
또한, 상기 제 1 금속층과 제 2 금속층이 이루는 계면의 위치가, 상기 기준 표면을 포함하는 평면으로부터 2㎛ 이상 어긋나 있는 구성이어도 된다.
이로써, 구조적으로 취약한 주석 합금층이 형성되는 제 1 금속층과 제 2 금속층이 이루는 계면의 위치를, 상기 기준 표면을 포함하는 평면으로부터 효과적으로 떨어뜨려 어긋나게 할 수 있기 때문에, 상기 계면에 작용하는 응력의 일부를 완화시킬 수 있다. 그 때문에, 땜납의 파단을 더욱 방지할 수 있다.
또한, 상기 금속층이 상기 오목부의 표면부터 순서대로 제 1 금속층, 제 2 금속층이 적층되어 있는 구성이어도 되고, 상기 금속층이 니켈을 함유하는 금속층인 구성이어도 되며, 상기 금속층이 금을 함유하는 금속층인 구성이어도 된다.
또한, 상기 제 1 금속층이 니켈을 함유하는 금속층이고, 상기 제 2 금속층이 금을 함유하는 금속층인 구성이어도 된다.
이로써, 전극에 형성되는 오목부가 니켈을 함유하는 금속 또는 금을 함유하는 금속의 금속층에 의해 덮이기 때문에, 땜납에 대한 상기 금속층의 젖음성을 향상시킬 수 있다. 특히 니켈을 함유하는 금속층 상에 금을 함유하는 금속층을 형성하도록 하면, 전극의 오목부에 직접 금을 함유하는 금속층을 형성하는 경우에 발생하는 취약한 합금층의 영향을 받지 않고, 땜납에 대한 상기 금속층의 젖음성을 향상시킬 수 있다.
또한, 상기 전극이 구리 또는 구리를 함유하는 합금에 의해 형성되어 있는 구성이어도 된다.
또한, 상기 전자 부품이 회로 기판이어도 된다.
상기의 구성에 의하면, 회로 기판에 형성되는 땜납 접합부에 있어서, 땜납의 파단을 방지할 수 있다. 그 때문에, 땜납 접합부의 접속 신뢰성이 대폭 상승하여, 본 회로 기판을 사용하여 제조되는 회로의 제조 수율이 향상된다. 또한 본회로 기판을 사용하여 제조되는 디바이스의 신뢰성과 제조의 수율이 향상된다.
또한, 상기 회로 기판의 표리면에 상기 땜납 접합부를 구비하고 있는 구성이어도 된다.
이로써, 복수의 반도체 회로를 적층하여 접속하는 반도체 회로 또는 회로 기판 등에서도, 땜납 접합부의 접속 신뢰성을 높일 수 있다. 그 때문에, 땜납 접합부의 접속 신뢰성이 대폭 상승하여, 본 회로 기판을 사용하여 제조되는 회로의 제조 수율이 향상된다. 또한 본 회로 기판을 사용하여 제조되는 디바이스의 신뢰성과 제조의 수율이 향상된다.
또한, 상기 회로 기판의 땜납 접속부에, 땜납에 의해 형성되는 외부 접속 단자를 구비하고 있는 구성이어도 된다.
이로써, 회로 기판에 형성되는 외부 접속 단자가 본 실시형태의 접속 신뢰성이 높은 땜납 접합부에 의해 형성될 수 있다. 그 때문에, 땜납 접합부의 접속 신뢰성이 대폭 상승하여, 본 회로 기판을 사용하여 제조되는 회로의 제조 수율이 향상된다. 또한 본 회로 기판을 사용하여 제조되는 디바이스의 신뢰성과 제조의 수율이 향상된다.
또한, 본 실시형태의 반도체 장치는, 이상과 같이, 상기 전자 부품의 땜납 접합부에 반도체 소자가 땜납 접합되어 있다.
상기의 구성에 의하면, 회로 기판 또는 땜납의 파단을 방지할 수 있기 때문에, 땜납 접합부의 접속 신뢰성이 대폭 상승한다. 그 때문에, 제조되는 반도체 장치의 땜납 접합부의 접속 신뢰성이 대폭 상승하여, 본 반도체 장치를 사용하여 제조되는 회로의 제조 수율이 향상된다. 또한 본 반도체 장치를 사용하여 제조되는 디바이스의 신뢰성과 제조의 수율이 향상된다.
또한, 본 실시형태의 땜납 접합부는, 이상과 같이, 평탄한 기준 표면을 갖고 있는 전극에 형성되는 땜납 접합부로서, 상기 기준 표면에 대하여 함몰된 오목부를 형성하고 있고, 상기 오목부의 표면에 1 층 이상의 금속층이 적층되어 있으며, 상기 금속층이 땜납 접합될 때에 상기 금속층의 표면부에 형성되는 주석 합금층과 상기 금속층이 이루는 계면의 위치가, 상기 기준 표면을 포함하는 평면으로부터 어긋나 있다.
또한, 본 실시형태의 땜납 접합부는, 이상과 같이, 평탄한 기준 표면을 갖고 있는 전극에 형성되는 땜납 접합부로서, 상기 기준 표면에 대하여 함몰된 오목부를 형성하고 있고, 상기 오목부의 표면부터 순서대로 제 1 금속층, 제 2 금속층이 적층되어 이루어지는 금속층이 적층되어 있으며, 상기 금속층이 땜납 접합될 때에 상기 제 1 금속층과 상기 제 2 금속층이 이루는 계면의 위치가, 상기 기준 표면을 포함하는 평면으로부터 어긋나 있다.
또한, 상기 금속층이 니켈을 함유하는 금속층인 구성이어도 되고, 상기 제 1 금속층이 니켈을 함유하는 금속층이며, 상기 제 2 금속층이 금을 함유하는 금속층인 구성이어도 된다.
이로써, 전극에 형성되는 오목부가 니켈을 함유하는 금속 등에 의해 덮이기 때문에, 땜납에 대한 상기 금속층의 젖음성을 향상시킬 수 있다. 특히 니켈을 함유하는 금속층 상에 금을 함유하는 금속층을 형성하도록 하면, 전극의 오목부에 직접 금을 함유하는 금속층을 형성하는 경우에 발생하는 취약한 합금층의 영향을 받지 않고, 땜납에 대한 상기 금속층의 젖음성을 향상시킬 수 있다.
또한, 본 실시형태의 전자 부품의 제조 방법 (「제 1 제조 방법」이라고 한다) 은, 이상과 같이, 평탄한 기준 표면을 갖고 있는 전극에 함몰된 오목부를 형성하는 오목부 형성 공정과, 상기 오목부의 표면에 1 층 이상의 금속층을 형성하는 금속층 형성 공정과, 상기 금속층에 땜납 접합을 하는 땜납 접합 공정을 포함하고, 상기 금속층 형성 공정에서는, (1) 상기 기준 표면보다 높게 금속층을 형성하거나, (2) 상기 기준 표면보다 낮게 금속층을 형성하고, 상기 땜납 접합 공정에서는, 상기 금속층에 형성되는 주석 합금층과 상기 금속층이 이루는 계면의 위치가, 상기 기준 표면을 포함하는 평면으로부터 어긋나 있도록 형성하는 구성이다.
또한, 본 실시형태의 전자 부품의 제조 방법 (「제 2 제조 방법」이라고 한다) 은, 이상과 같이, 평탄한 기준 표면을 갖고 있는 전극에 함몰된 오목부를 형성하는 오목부 형성 공정과, 상기 오목부의 표면에 1 층 이상의 금속층을 형성하는 금속층 형성 공정과, 상기 금속층에 땜납 접합을 하는 땜납 접합 공정을 포함하고, 상기 금속층 형성 공정에서는, (3) 상기 오목부의 표면에 제 1 금속층을 상기 기준 표면보다 높게 형성하고, 추가로 제 2 금속층을 형성하거나, (4) 상기 오목부의 표면에 제 1 금속층을 상기 기준 표면보다 낮게 형성하고, 추가로 제 2 금속층을 형성하고, 상기 땜납 접합 공정에서는, 상기 제 1 금속층과 제 2 금속층이 이루는 계면의 위치가, 상기 기준 표면을 포함하는 평면으로부터 어긋나 있도록 형성하는 구성이다.
상기 제 1 제조 방법 또는 상기 제 2 제조 방법에 의하면, 기계적 응력에 대하여 취약한 주석 합금층 및 상기 주석 합금층과 상기 금속층의 계면의 위치가, 상기 기준 표면을 포함하는 평면으로부터 어긋난 위치에 형성될 수 있다. 이와 같이 형성함으로써, 주석 합금층 및 주석 합금층과 금속층의 계면에 작용하는 기계적 응력의 일부를 완화시키는 구조를 형성할 수 있다. 즉, 구조적으로 취약한 주석 합금층 및 주석 합금층과 금속층의 계면에서의 땜납의 파단을 방지할 수 있다.
그러므로, 본 실시형태에서는, 크랙을 잘 발생시키지 않는 땜납 접합부, 그 땜납 접속부를 구비하는 회로 기판 등의 전자 부품, 반도체 장치, 및 전자 부품의 제조 방법을 제공할 수 있다.
또한, 상기 제 1 제조 방법에 있어서, 상기 금속층을, 니켈을 함유하는 금속, 금을 함유하는 금속, 또는 니켈을 함유하는 금속 및 금을 함유하는 금속에 의해 형성하는 구성이어도 된다.
또한, 상기 제 2 제조 방법에 있어서, 상기 제 1 금속층이 니켈을 함유하는 금속층이고, 상기 제 2 금속층이 금을 함유하는 금속층인 구성이어도 된다.
이로써, 전극에 형성되는 오목부가 니켈을 함유하는 금속 등에 의해 덮이기 때문에, 땜납에 대한 상기 금속층의 젖음성을 향상시킬 수 있다. 특히 니켈을 함유하는 금속층 상에 금을 함유하는 금속층을 형성하도록 하면, 전극의 오목부에 직접 금을 함유하는 금속층을 형성하는 경우에 발생하는 취약한 합금층의 영향을 받지 않고, 땜납에 대한 상기 금속층의 젖음성을 향상시킬 수 있다.
발명의 상세한 설명의 항에 있어서 이루어진 구체적인 실시형태 또는 실시예는, 어디까지나, 본 발명의 기술 내용을 분명하게 하는 것으로서, 그러한 구체예에만 한정시켜 협의로 해석될 것이 아니고, 본 발명의 정신과 다음에 기재하는 특허 청구 사항의 범위 내에서, 여러 가지로 변경하여 실시할 수 있는 것이다.
도 1(a) 는, 일 실시형태에 있어서의 반도체 장치의 땜납 접합부의 구조를 나타내는 단면도.
도 1(b) 는, 일 실시형태에 있어서의 반도체 장치의 땜납 접합부의 구조를 나타내는 단면도.
도 1(c) 는, 일 실시형태에 있어서의 반도체 장치의 땜납 접합부의 구조를 나타내는 단면도.
도 2 는, 일 실시형태에 있어서의 반도체 장치의 땜납 접합부의 구조에 대한 구분에 대하여 나타내고 있는 단면도.
도 3 은, 도 1 에 나타내는 땜납 접합부를 갖는 반도체 장치의 단면도.
도 4 는, 도 3 에 나타내는 반도체 장치의 회로 기판이 주석 함유 땜납에 의해 접속되는 모습을 나타내는 단면도.
도 5 는, 도 4 에 나타내는 반도체 장치의 회로 기판과 주석 함유 땜납의 접합 부위를 확대한 단면도.
도 6a 는, 도 1 의 금속 도금층의 다른 구조를 나타내는 단면도.
도 6b 는, 도 1 의 금속 도금층의 다른 구조를 나타내는 단면도.
도 7a 는, 도 1(a) 에 나타내는 반도체 장치의 회로 기판의 형성 방법과 땜납 접합하는 방법을 나타내는 단면도.
도 7b 는, 도 1(a) 에 나타내는 반도체 장치의 회로 기판의 형성 방법과 땜납 접합하는 방법을 나타내는 단면도.
도 7c 는, 도 1(a) 에 나타내는 반도체 장치의 회로 기판의 형성 방법과 땜납 접합하는 방법을 나타내는 단면도.
도 7d 는, 도 1(a) 에 나타내는 반도체 장치의 회로 기판의 형성 방법과 땜납 접합하는 방법을 나타내는 단면도.
도 7e 는, 도 1(a) 에 나타내는 반도체 장치의 회로 기판의 형성 방법과 땜납 접합하는 방법을 나타내는 단면도.
도 8a 는, 도 1(b) 에 나타내는 반도체 장치의 회로 기판의 형성 방법과 땜납 접합하는 방법을 나타내는 단면도.
도 8b 는, 도 1(b) 에 나타내는 반도체 장치의 회로 기판의 형성 방법과 땜납 접합하는 방법을 나타내는 단면도.
도 8c 는, 도 1(b) 에 나타내는 반도체 장치의 회로 기판의 형성 방법과 땜납 접합하는 방법을 나타내는 단면도.
도 8d 는, 도 1(b) 에 나타내는 반도체 장치의 회로 기판의 형성 방법과 땜납 접합하는 방법을 나타내는 단면도.
도 8e 는, 도 1(b) 에 나타내는 반도체 장치의 회로 기판의 형성 방법과 땜납 접합하는 방법을 나타내는 단면도.
도 9 는, 그 밖의 실시형태에 있어서의 반도체 장치를 나타내는 단면도로서, 도 3 에 나타내는 반도체 장치의 회로 기판의 양면에 땜납 접합부를 갖는 반도체 장치의 단면도.
도 10 은, 그 밖의 실시형태에 있어서의 반도체 장치를 나타내는 단면도로 서, 도 9 에 나타내는 회로 기판이 그 밖의 반도체 장치에 접속되어 있는 단면도.
도 11 은, 본 실시형태에 있어서의 반도체 장치의 땜납 접합부의 접속 신뢰성을 평가하는 실시예의 방법을 나타내는 단면도로서, 도 1(a) 형상의 반도체 장치의 땜납 접합부에 부하를 주고 있는 상태를 나타내는 단면도.
도 12 는, 본 실시형태에 있어서의 반도체 장치의 땜납 접합부의 접속 신뢰성을 평가하는 실시예의 결과를 나타내는 그래프로서, 층두께차에 대한 접합 계면 파단율을 플롯한 그래프.

Claims (22)

  1. 평탄한 기준 표면을 갖고 있는 전극이며, 또한 땜납을 접합하기 위한 땜납 접합부가 형성되어 있는 전극을 구비하는 전자 부품으로서,
    상기 땜납 접합부는,
    상기 기준 표면에 대하여 함몰된 오목부를 형성하고 있고,
    상기 오목부의 표면에 1 층 이상의 금속층이 적층되어 있으며,
    상기 금속층이 땜납 접합될 때에 상기 금속층의 표면부에 형성되는 주석 합금층과 상기 금속층이 이루는 계면의 위치가, 상기 기준 표면을 포함하는 평면으로부터 어긋나 있는, 전자 부품.
  2. 제 1 항에 있어서,
    상기 땜납 접합부는,
    상기 오목부의 표면부터 순서대로 제 1 금속층, 제 2 금속층이 적층되어 있는 금속층이 적층되어 있고,
    상기 금속층이 땜납 접합될 때에 상기 제 1 금속층과 상기 제 2 금속층이 이루는 계면의 위치가, 상기 기준 표면을 포함하는 평면으로부터 어긋나 있는, 전자 부품.
  3. 제 1 항에 있어서,
    상기 금속층이 상기 기준 표면보다 높게 형성되어 있어, 상기 금속층의 표면이 상기 오목부 밖에 형성되어 있는, 전자 부품.
  4. 제 1 항에 있어서,
    상기 금속층이 상기 기준 표면보다 낮게 형성되어 있어, 상기 금속층의 표면이 상기 오목부 안에 형성되어 있는, 전자 부품.
  5. 제 1 항에 있어서,
    상기 주석 합금층과 상기 금속층이 이루는 계면의 위치가, 상기 기준 표면을 포함하는 평면으로부터 2㎛ 이상 어긋나 있는, 전자 부품.
  6. 제 2 항에 있어서,
    상기 제 1 금속층과 제 2 금속층이 이루는 계면의 위치가, 상기 기준 표면을 포함하는 평면으로부터 2㎛ 이상 어긋나 있는, 전자 부품.
  7. 제 1 항에 있어서,
    상기 금속층이 니켈을 함유하는 금속층인, 전자 부품.
  8. 제 1 항에 있어서,
    상기 금속층이 금을 함유하는 금속층인, 전자 부품.
  9. 제 2 항에 있어서,
    상기 제 1 금속층이 니켈을 함유하는 금속층이고, 상기 제 2 금속층이 금을 함유하는 금속층인, 전자 부품.
  10. 제 1 항에 있어서,
    상기 전극이 구리 또는 구리를 함유하는 합금에 의해 형성되어 있는, 전자 부품.
  11. 제 1 항에 있어서,
    상기 전자 부품이 회로 기판인, 전자 부품.
  12. 제 11 항에 있어서,
    상기 회로 기판의 표리면에 상기 땜납 접합부를 구비하고 있는, 전자 부품.
  13. 제 11 항에 있어서,
    상기 회로 기판의 땜납 접합부에, 땜납에 의해 형성되는 외부 접속 단자를 구비하고 있는, 전자 부품.
  14. 평탄한 기준 표면을 갖고 있는 전극이며, 또한 땜납을 접합하기 위한 땜납 접합부가 형성되어 있는 전극을 구비하는 전자 부품의 땜납 접합부에 반도체 소자가 땜납 접합되어 있는 반도체 장치로서,
    상기 땜납 접합부는,
    상기 기준 표면에 대하여 함몰된 오목부를 형성하고 있고,
    상기 오목부의 표면에 1 층 이상의 금속층이 적층되어 있으며,
    상기 금속층이 땜납 접합될 때에 상기 금속층의 표면부에 형성되는 주석 합금층과 상기 금속층이 이루는 계면의 위치가, 상기 기준 표면을 포함하는 평면으로부터 어긋나 있는, 반도체 장치.
  15. 평탄한 기준 표면을 갖고 있는 전극에 형성되는 땜납 접합부로서,
    상기 기준 표면에 대하여 함몰된 오목부를 형성하고 있고,
    상기 오목부의 표면에 1 층 이상의 금속층이 적층되어 있으며,
    상기 금속층이 땜납 접합될 때에 상기 금속층의 표면부에 형성되는 주석 합금층과 상기 금속층이 이루는 계면의 위치가, 상기 기준 표면을 포함하는 평면으로부터 어긋나 있는, 땜납 접합부.
  16. 제 15 항에 있어서,
    상기 땜납 접합부는,
    상기 오목부의 표면부터 순서대로 제 1 금속층, 제 2 금속층이 적층되어 이루어지는 금속층이 적층되어 있고,
    상기 금속층이 땜납 접합될 때에 상기 제 1 금속층과 상기 제 2 금속층이 이루는 계면의 위치가, 상기 기준 표면을 포함하는 평면으로부터 어긋나 있는, 땜납 접합부.
  17. 제 15 항에 있어서,
    상기 금속층이 니켈을 함유하는 금속층인, 땜납 접합부.
  18. 제 16 항에 있어서,
    상기 제 1 금속층이 니켈을 함유하는 금속층이고, 상기 제 2 금속층이 금을 함유하는 금속층인, 땜납 접합부.
  19. 평탄한 기준 표면을 갖고 있는 전극에 함몰된 오목부를 형성하는 오목부 형성 공정과,
    상기 오목부의 표면에 1 층 이상의 금속층을 형성하는 금속층 형성 공정과,
    상기 금속층에 땜납 접합을 하는 땜납 접합 공정을 포함하고,
    상기 금속층 형성 공정에서는, 상기 기준 표면보다 높게, 혹은 낮게 금속층을 형성하며,
    상기 땜납 접합 공정에서는, 상기 금속층에 형성되는 주석 합금층과 상기 금속층이 이루는 계면의 위치가, 상기 기준 표면을 포함하는 평면으로부터 어긋나 있도록 형성하는, 전자 부품의 제조 방법.
  20. 제 19 항에 있어서,
    상기 금속층을, 니켈을 함유하는 금속, 금을 함유하는 금속, 또는 니켈을 함유하는 금속 및 금을 함유하는 금속에 의해 형성하는, 전자 부품의 제조 방법.
  21. 평탄한 기준 표면을 갖고 있는 전극에 함몰된 오목부를 형성하는 오목부 형성 공정과,
    상기 오목부의 표면에 1 층 이상의 금속층을 형성하는 금속층 형성 공정과,
    상기 금속층에 땜납 접합을 하는 땜납 접합 공정을 포함하고,
    상기 금속층 형성 공정에서는, 상기 오목부의 표면에 제 1 금속층을 상기 기준 표면보다 높게, 혹은 낮게 형성하며, 추가로 제 2 금속층을 형성하고,
    상기 땜납 접합 공정에서는, 상기 제 1 금속층과 제 2 금속층이 이루는 계면의 위치가, 상기 기준 표면을 포함하는 평면으로부터 어긋나 있도록 형성하는, 전자 부품의 제조 방법.
  22. 제 21 항에 있어서,
    상기 제 1 금속층이 니켈을 함유하는 금속층이고, 상기 제 2 금속층이 금을 함유하는 금속층인, 전자 부품의 제조 방법.
KR1020070137896A 2006-12-27 2007-12-26 크랙을 잘 발생시키지 않는 땜납 접합부, 그 땜납 접합부를구비하는 회로 기판 등의 전자 부품, 반도체 장치, 및전자 부품의 제조 방법 KR20080061311A (ko)

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