KR20080059047A - 반도체 장치의 제조 방법 - Google Patents

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chip
terminal
memory
circuit board
terminals
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KR1020070133021A
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히토시 사토
히데토시 이노우에
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신꼬오덴기 고교 가부시키가이샤
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Abstract

본 발명에 따른 반도체 장치의 제조 방법은, a) 1종류의 ASIC칩을 준비하는 단계; b) 서로 상이한 메모리칩을 준비하는 단계; c) 공통의 회로 기판을 준비하는 단계; d) 메모리칩용 단자와 외부 접속용 단자를 갖는 배선 패턴을 포함하는 페데스탈(pedestal) 단자 칩을 준비하는 단계; e) 상기 공통의 회로 기판상에 상기 ASIC칩을 플립 칩 본딩에 의해 탑재하는 단계; f) 상기 ASIC칩 상에 상기 페데스탈 단자 칩을 고정하는 단계; g) 상기 페데스탈 단자 칩 상에 상기 메모리칩 중 하나를 탑재하는 단계; h) 상기 메모리칩용 단자에 제 1 와이어를 사용하여 상기 메모리칩 중 하나의 단자를 전기적으로 접속시키는 단계; 및 i) 상기 공통의 회로 기판상의 단자에 제 2 와이어를 사용하여 상기 외부 접속용 단자를 전기적으로 접속시키는 단계를 포함한다.
ASIC칩, 메모리칩, 회로 기판, 페데스탈 단자 칩, 외부 접속용 단자

Description

반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE MANUFACTURING MEHTOD}
본 발명은 반도체 장치의 제조 방법에 관한 것이다.
ASIC칩과 ASIC칩용 메모리칩이 회로 기판상에 탑재되는 경우에, 회로 기판에 접속되도록 회로 기판상에 ASIC칩을 탑재한 후, 상기 ASIC칩 상에 메모리칩을 적층함으로써 구성되는 반도체 장치가 알려져 있다(예를 들면, 일본국 공개 특허 문헌 제2005-251953호 참조).
그런데, 1종류의 ASIC칩에 복수의 상이한 메모리칩이 설치된다. 이 경우, 메모리칩도 또한 와이어를 통하여 회로 기판상의 소정 단자에 전기적으로 접속되어야 한다. 상이한 메모리칩의 경우, 일반적으로 회로 기판상의 단자들의 위치는 상이하다. 따라서, 종래 기술에서는, 모든 상이한 메모리칩마다 각각 회로 기판이 설계되어야 한다. 그 결과, 이러한 구조의 제조가 곤란하며 생산 비용이 증가한다는 문제점이 있다.
예를 들면, 도 15의 (a), 도 16의 (a), 도 17의 (a)에 나타낸 바와 같이, 메모리칩(1, 2, 3)에서 단자 배열이 약간 상이하다. 이 경우, 도 15의 (b), 도 16의 (b), 도 17의 (b)에 나타낸 바와 같이, 기판(4, 5, 6)으로서, 각 메모리칩(1, 2, 3)의 단자 배열과 정합하는 단자 배열을 갖는 전용 회로 기판(4, 5, 6)이 각각 설계되고 제조되어야 한다. 여기서, 도 15의 (c), 도 16의 (c), 도 17의 (c)는 각 기판상에 탑재된 메모리칩을 나타내는 평면도이고, 도 15의 (d), 도 16의 (d), 도 17의 (d)는 각 기판상에 탑재된 메모리칩을 나타내는 정면도이고, 도면 부호 8은 ASIC칩을 지시한다.
또한, 도 18의 (a) 내지 (d)에서, 동일한 용량을 갖는 메모리칩(10)이 2층으로 적층되어 ASIC칩(8) 상에 탑재된 예를 나타낸다. 복수의 메모리칩(10)이 회로 기판(12) 상에 적층되어 설치되는 경우, 메모리칩(10)의 매 적층 수마다 전용 단자가 특별히 설치된 회로 기판(12)이 각각 설계되어 준비되어야 한다. 여기서, 도면 부호 9는 절연체로 형성된 스페이서(spacer)를 지시한다.
또한, 도 18의 (b)에 나타낸 회로 기판(12)은 1개의 메모리칩이 이 회로 기판상에 탑재되도록 설계될 수 있다. 이 경우, 복수의 메모리칩이 탑재되어야 하는 상황에 대응하기 위해, 최대의 수의 메모리칩에 대응할 수 있는 단자 배열을 갖는 회로 기판이 미리 준비되어야 한다. 그러나, 일반적으로 회로 기판은 다층 및 복잡한 구조를 갖는다. 그 결과, 회로 기판의 설계 및 제조가 용이하지 않고 또한 제조 비용이 증가한다는 문제가 있다.
본 발명은 상기 문제를 해결하기 위한 것으로서, 본 발명의 목적은 공통의 회로 기판을 사용하여 비용의 절감을 달성할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 제 1 측면에 따르면, 본 발명에 의한 반도체 장치의 제조 방법은,
a) 1종류의 ASIC칩을 준비하는 단계;
b) 서로 상이한 메모리칩을 준비하는 단계;
c) 공통의 회로 기판을 준비하는 단계;
d) 메모리칩용 단자와 외부 접속용 단자를 갖는 배선 패턴을 포함하는 페데스탈(pedestal) 단자 칩을 준비하는 단계;
e) 상기 공통의 회로 기판상에 상기 ASIC칩을 플립 칩 본딩에 의해 탑재하는 단계;
f) 상기 ASIC칩 상에 상기 페데스탈 단자 칩을 고정하는 단계;
g) 상기 페데스탈 단자 칩 상에 상기 메모리칩 중 하나를 탑재하는 단계;
h) 상기 메모리칩용 단자에 제 1 와이어를 사용하여 상기 메모리칩 중 하나의 단자를 전기적으로 접속시키는 단계; 및
i) 상기 공통의 회로 기판상의 단자에 제 2 와이어를 사용하여 상기 외부 접속용 단자를 전기적으로 접속시키는 단계를 포함한다.
본 발명의 제 2 측면에 따르면, 본 발명에 의한 반도체 장치의 제조 방법은,
a) 1종류의 ASIC칩을 준비하는 단계;
b) 메모리칩을 준비하는 단계;
c) 공통의 회로 기판을 준비하는 단계;
d) 메모리칩용 단자와 외부 접속용 단자를 갖는 배선 패턴을 포함하는 페데스탈 단자 칩을 준비하는 단계;
e) 상기 공통의 회로 기판상에 상기 ASIC칩을 플립 칩 본딩에 의해 탑재하는 단계;
f) 상기 ASIC칩 상에 상기 페데스탈 단자 칩을 고정하는 단계;
g) 상기 페데스탈 단자 칩 상에 상기 메모리칩을 탑재하는 단계;
h) 상기 메모리칩용 단자에 제 1 와이어를 사용하여 상기 메모리칩 상의 단자를 전기적으로 접속시키는 단계; 및
i) 상기 공통의 회로 기판상의 단자에 제 2 와이어를 사용하여 상기 외부 접속용 단자를 전기적으로 접속시키는 단계를 포함한다.
본 발명의 제 3 측면에 따르면,
상기 g) 단계는,
상기 메모리칩을 스페이서(spacer)를 개재하여 적층하는 단계를 포함할 수 있다.
본 발명의 제 4 측면에 따르면,
상기 g) 단계는,
상기 메모리칩을 조합하여 설치하는 단계를 포함할 수 있다.
본 발명에 따르면, 설계 및 제조에 있어서 많은 비용을 수반하는 회로 기판이 공통의 회로 기판으로서 설치되고, 설계 및 제조가 용이하고 상대적으로 비용을 요하지 않는 페데스탈 단자 측 상에 복수의 메모리칩에 대응하는 공통 또는 개별 배선 패턴이 설치된다. 따라서, 제조 비용을 절감할 수 있는 반도체 장치가 제공될 수 있다.
다음으로, 이하에서는 도면을 참조하여 예시적 실시예를 상세하게 설명한다.
(제 1 실시예)
도 1의 (a) 내지 도 3의 (d)는 제 1 실시예를 나타낸다. 본 실시예는 1종류의 ASIC칩(20) 상에 3종류의 메모리칩(21, 22, 23)이 탑재된 예를 나타낸다. 단자(21a, 22a, 23a)의 위치는 각 메모리칩(21, 22, 23)에서 시프트된다. 즉, 이 예에서, 메모리칩(21)의 단자(21a)는 메모리칩(22)의 단자(22a)에 대하여 상대적으로 좌측으로 시프트되고, 메모리칩(23)의 단자(23a)는 단자(22a)에 대하여 상대적으로 우측으로 시프트된다.
이러한 경우, 종래 기술에서는, 단자 위치가 각각의 메모리칩에 대응하도록 설계된 회로 기판을 개별적으로 준비한다.
그러나, 본 실시예에서는, 단자(25a)의 위치가 공통으로 설정된 공통의 회로 기판(25)이 채용된다(도 4 참조).
또한, 본 실시예에서는, 도 1의 (b), 도 2의 (b), 도 3의 (b)에 나타낸 바와 같이, 상이한 메모리칩(21, 22, 23)이 각각 탑재될 수 있고 배선 패턴(26, 27, 28)이 각각 형성되는 페데스탈 단자 칩(pedestal terminal chip)(29, 30, 31)이 메모리칩마다 준비된다. 배선 패턴(26, 27, 28)은, 메모리칩(21, 22, 23)의 단자(21a, 22a, 23a)가 각각 와이어를 통하여 접속될 수 있는 메모리칩용 단자(26a, 27a, 28a), 및 회로 기판(25)의 단자(25a)가 각각 와이어를 통하여 접속될 수 있는 외부 접속용 단자(26b, 27b, 28b)를 갖는다.
페데스탈 단자 칩(29, 30, 31)의 메모리칩용 단자(26a, 27a, 28a)는, 탑재될 메모리칩(21, 22, 23)의 단자(21a, 22a, 23a)가 각각 와이어를 통하여 용이하게 접속되는 위치, 예를 들면 양 단자가 서로 최근접으로 설정되는 위치에 설치된다. 유사하게, 페데스탈 단자 칩(29, 30, 31)의 외부 접속용 단자(26b, 27b, 28b)는, 회로 기판(25)의 단자(25a)가 각각 와이어를 통하여 용이하게 접속되는 위치, 예를 들면 양 단자가 서로 최근접으로 설정되는 위치에 설치된다.
배선 패턴(26, 27, 28)은, 단자(26a, 26b), 단자(27a, 27b), 및 단자(28a, 28b)가 이들 패턴에 의해 각각 접속되도록, 페데스탈 단자 칩(29, 30, 31) 상에 각각 형성된다.
각각의 단자를 갖는 배선 패턴(26, 27, 28)만이 페데스탈 단자 칩(29, 30, 31) 상에 형성된다. 따라서, 페데스탈 단자 칩(29, 30, 31)의 설계 및 제조가 용이하게 저가의 비용으로 행해질 수 있다. 즉, 페데스탈 단자 칩(29, 30, 31)의 설계 및 제조가, 다층 회로 기판(25)이 각각 형성되는 경우보다, 더욱 용이하고 매우 저렴한 비용으로 행해진다. 페데스탈 단자 칩(29, 30, 31)은 실리콘 웨이퍼를 사용하여 제조할 수 있다.
전술한 바와 같이, 회로 기판(25)은 공통적으로 채용되지만, 메모리칩(21, 22, 23)이 탑재될 수 있는 페데스탈 단자 칩(29, 30, 31)을 각각 준비한다.
그 후, 3개 세트의 ASIC칩(20)과 개별 메모리칩(21, 22, 23)에 공통적으로 사용되는 회로 기판(25)에 ASIC칩(20)이 플립 칩 본딩된다. 그 후, 페데스탈 단자 칩(29, 30, 31)이 ASIC칩(20) 상에 각각 접착제로 고정된다. 그 후, 대응하는 메모리칩(21, 22, 23)이 페데스탈 단자 칩(29, 30, 31)에 각각 접착제로 고정된다.
다음으로, 메모리칩(21, 22, 23)의 단자(21a, 22a, 23a)가 페데스탈 단자 칩(29, 30, 31)의 상기 대응하는 메모리칩용 단자(26a, 27a, 28a)에 각각 전기적으로 접속된다. 그 후, 페데스탈 단자 칩(29, 30, 31)의 외부 접속용 단자(26b, 27b, 28b)가 와이어(35)를 통하여 회로 기판(25)의 단자(25a)에 각각 전기적으로 접속되어, 반도체 장치(37)가 제공된다(도 1의 (c) 및 (d), 도 2의 (c) 및 (d), 도 3의 (c) 및 (d)). 여기서, ASIC칩(20), 메모리칩, 및 와이어(33, 35)는 밀봉 수지(도시 생략)로 밀봉될 수도 있다.
(제 2 실시예)
도 5 내지 도 9는 제 2 실시예를 나타낸다. 본 실시예는 ASIC칩(20)보다 크기가 더 작은 복수의(예를 들면, 4개까지) 메모리칩이 탑재된 예를 나타낸다. 종래 기술에서는, 1개, 2개, 3개 및 4개의 메모리칩이 개별적으로 탑재되는 경우, 각각의 1개용, 2개용, 3개용 및 4개용 회로 기판이 별도로 설계 및 제조된다.
본 실시예에서는, 탑재될 메모리칩의 수를 미리 아는 경우, 최소수로부터 최대수까지의 각각의 메모리칩에 대응할 수 있는 단자(25a)의 배열을 갖는 공통의 회로 기판(25)을 미리 설계 및 제조한다(도 6 참조).
이 예에서, 4개의 메모리칩(40, 41, 42, 43)(도 5)까지 대응할 수 있는 회로 기판(25)을 준비한다. 이 경우, 메모리칩(40, 41, 42, 43)으로서는, 동일한 종류나 상이한 종류 어느 것이나 사용될 수 있다.
또한, 본 실시예에서는, 복수의(예를 들면, 4개까지) 메모리칩(40, 41, 42, 43)이 탑재될 수 있는 공통의 페데스탈 단자 칩(45)을 준비한다(도 7). 또한, 최대 4개까지 탑재될 메모리칩에 전기적으로 접속되는 배선 패턴(46)이 페데스탈 단자 칩(45)에 형성된다.
예를 들면, 도 7에서의 영역(A, B, C, D)은 메모리칩(40, 41, 42, 43)이 각각 탑재되는 영역이다. 메모리칩(40, 41, 42, 43)의 단자(40a, 41a, 42, 43a)가 와이어(33)를 통하여 각각 전기적으로 접속될 수 있는 메모리칩용 단자(46a)가 소정의 배열로 이들 영역 주위에 형성된다.
또한, 각각의 메모리칩용 단자(46a)에 접속된 외부 접속용 단자(46b)가 페데스탈 단자 칩(45)의 주변 영역에 소정의 배열로 형성된다. 양 단자(46a, 46b)는 배선 패턴(46)을 인입하여 소정의 배열로 원하는 위치에 형성될 수 있다.
외부 접속용 단자(46b)는 이들 단자가 와이어(35)를 통하여 회로 기판(25)의 단자(25a)에 접속될 수 있도록 배열된다.
수개의 인접한 메모리칩이 버스 라인 등을 공용할 수 있다. 따라서, 와이 어(33)를 통하여 인접한 메모리칩의 공통 단자가 접속되는 2개의 메모리칩용 단자(46a, 46a)가 페데스탈 단자 칩(45) 상의 공통 배선(예를 들면, 46c)에 형성된 후, 이들 메모리칩용 단자(46a, 46a)가 1개의 외부 접속용 단자(46b)에 접속된다. 이로써, 배선 패턴(46)이 형성된다. 도 7에서의 예에서는, 인접한 메모리칩들 사이에 3개의 공통 배선(46c)이 형성된다. 페데스탈 단자 칩(45)도 또한 반도체 웨이퍼를 사용하여 용이하게 제조될 수 있다.
전술한 바와 같이, 회로 기판(25)과 페데스탈 단자 칩(45)을 준비한다. 먼저, ASIC칩(20)을 플립 칩 본딩하여 회로 기판(25) 상에 탑재한다. 그 후, 페데스탈 단자 칩(45)을 ASIC칩(20)에 접착제로 고정한다. 그 후, 소정 수(도시된 예에서는 4개)의 메모리칩을 페데스탈 단자 칩의 소정 위치에 접착제로 고정한다. 그 후, 메모리칩의 단자와 페데스탈 단자 칩(45)의 메모리칩용 단자(46a)를 와이어(33)에 의해 서로 전기적으로 접속시킨다. 그 후, 페데스탈 단자 칩(45)의 외부 접속용 단자(46b)와 회로 기판(25)의 단자(25a)를 와이어(35)에 의해 서로 전기적으로 접속시킨다. 이로써, 각각의 메모리칩에 대하여 반도체 장치(37)가 완성된다(도 8 및 도 9 참조). 여기서, ASIC칩(20), 메모리칩, 및 와이어(33, 35)를 밀봉 수지(도시 생략)로 밀봉할 수도 있다.
(제 3 실시예)
도 10 내지 도 14는 제 3 실시예를 나타낸다. 본 실시예는 1종류의 ASIC칩(20) 상에 복수의 동일한 메모리칩(50)(도 10)이 탑재된 예를 나타낸다. 동일한 메모리칩(50)이 채용되므로, 그들 단자(50a)의 위치와 기능은 완전히 동일하게 된 다. 이 예에서는, 메모리칩(50)이 2개까지 탑재되는 경우를 이하 설명한다.
본 실시예에서는, 공통의 단자(25a)를 갖는 회로 기판(25)(도 11)을 준비한다. 이 경우, 단자(25a)의 배열로서는, 1개의 메모리칩(50)이 탑재되는 경우와 동일한 배열이 채용될 수도 있다.
또한, 본 실시예에서는, 복수의 메모리칩이 탑재될 수 있는 공통의 페데스탈 단자 칩(52)을 준비한다. 그 후, 스페이서(51)를 개재하여 페데스탈 단자 칩(52) 상에 복수의 메모리칩(50)을 적층하여 탑재한다.
도 12는 2개의 메모리칩(50)이 탑재될 수 있는 공통의 페데스탈 단자 칩(52)을 나타낸다. 페데스탈 단자 칩(52) 상에 배선 패턴(54)을 형성한다. 그 후, 탑재될 메모리칩(50)의 단자(50a)가 와이어(33)를 통하여 접속되는 메모리칩용 단자(54a)를 배선 패턴(54)에 형성한다. 그 후, 메모리칩용 단자(54a)가 접속되고 또한 회로 기판(25)의 단자(25a)가 와이어(35)를 통하여 접속되도록, 외부 접속용 단자(54b)를 형성한다. 회로 기판(25)의 단자(25a)와 동일한 배열을 갖도록, 페데스탈 단자 칩(52)의 주변 영역에 외부 접속용 단자(54b)를 형성한다.
본 실시예에서는, 회로 기판(25) 상에 동일한 메모리 칩(50)을 2개까지 적층하여 탑재한다. 2개의 메모리칩(50)을 적층하는 경우, 동일한 기능의 단자(50a)는 상부 및 하부 메모리칩(50)에서의 동일한 위치에 위치한다. 따라서, 도 12에 나타낸 바와 같이, 상부 및 하부 메모리칩(50)의 공통의 단자(50a)가 와이어(33)를 통하여 접속되는 2개의 메모리칩용 단자(54a)를 페데스탈 단자 칩(52) 상의 공통 배선(예를 들면, 54c)에 형성하고, 이들 메모리칩용 단자를 1개의 외부 접속용 단 자(54b)에 접속시킨다. 이로써, 배선 패턴(54)이 형성된다.
전술한 바와 같이, 회로 기판(25)과 페데스탈 단자 칩(52)을 준비한다. 먼저, 회로 기판(25) 상에 ASIC칩(20)을 플립 칩 본딩하여 탑재한다. 그 후, ASIC칩(20) 상에 페데스탈 단자 칩(52)을 접착제로 고정한다.
그 후, 페데스탈 단자 칩(52)에, 제 1 층에서의 메모리칩(50)을 접착제로 고정한다. 그 후, 메모리칩(50)의 단자(50a)와 페데스탈 단자 칩(52)의 메모리칩용 단자(54a)를 와이어(33)를 통하여 서로 전기적으로 접속시킨다.
그 후, 상기 제 1 층에서의 메모리칩(50)에, 제 2 층에서의 메모리칩(50)을 스페이서(51)를 개재하여 접착제로 고정한다. 그 후, 제 2 층에서의 메모리칩(50)의 단자(50a)와 페데스탈 단자 칩(52)의 메모리칩용 단자(54a)를 와이어(33)를 통하여 서로 전기적으로 접속시킨다.
그 후, 페데스탈 단자 칩(52)의 외부 접속용 단자(54b)와 회로 기판(25)의 단자(25a)를 와이어(35)를 통하여 서로 전기적으로 접속시킨다. 이로써, 각각의 메모리칩에 대하여 반도체 장치(37)가 완성된다(도 13 및 도 14 참조). 여기서, ASIC칩(20), 메모리칩, 및 와이어(33, 35)를 밀봉 수지(도시 생략)로 밀봉할 수도 있다.
1개의 메모리칩(50)을 채용하는 경우, 제 1 층에서의 메모리칩(50)만이 탑재된다는 것은 자명하다.
전술한 실시예에서는, 동일한 메모리칩(50)을 2개까지 적층하여 탑재하였지만, 스페이서를 개재하여 3개 이상의 메모리칩(50)을 적층하여 탑재할 수도 있다. 이 경우에는, 복수의 메모리칩(50)의 단자(50a)가 와이어(33)로 접속될 수 있는 복수의 메모리칩용 단자(54a)가 공통 배선(54c) 상에 형성된다.
여기서, 항상 동일한 메모리칩이 적층되어 탑재되는 것은 아니고, 이와 달리 복수의 상이한 메모리칩을 적층하여 탑재할 수도 있다. 이 경우, 모든 메모리칩이 탑재될 수 있는 배선 패턴(도시 생략)이 페데스탈 단자 칩(52)에 형성된다는 것은 자명하다.
본 발명의 예시적 실시예에 대하여 설명했지만, 본 발명을 벗어나지 않는 한도 내에서 다양한 변경 및 변형이 가능하다는 것은 당업자에게 자명할 것이다. 따라서, 첨부된 특허청구범위에는 본 발명의 요지 및 범위 내에 속하는 이러한 모든 변경 및 변형이 포함되도록 하였다.
도 1의 (a) 내지 (d)는 본 발명의 제 1 실시예에 따른 메모리칩의 탑재 예를 나타내는 설명도.
도 2의 (a) 내지 (d)는 제 1 실시예에 따른 메모리칩의 다른 탑재 예를 나타내는 설명도.
도 3의 (a) 내지 (d)는 제 1 실시예에 따른 메모리칩의 다른 탑재 예를 나타내는 설명도.
도 4는 제 1 실시예에 따른 회로 기판의 설명도.
도 5의 (a) 내지 (d)는 본 발명의 제 2 실시예에 따른 메모리칩의 설명도.
도 6은 제 2 실시예에 따른 회로 기판의 설명도.
도 7은 제 2 실시예에 따른 페데스탈 단자 칩의 설명도.
도 8은 제 2 실시예에 따른 반도체 장치의 평면도.
도 9는 제 2 실시예에 따른 반도체 장치의 정면도.
도 10은 본 발명의 제 3 실시예에 따른 메모리칩의 설명도.
도 11은 제 3 실시예에 따른 회로 기판의 설명도.
도 12는 제 3 실시예에 따른 페데스탈 단자 칩의 설명도.
도 13은 제 3 실시예에 따른 반도체 장치의 평면도.
도 14는 제 3 실시예에 따른 반도체 장치의 정면도.
도 15의 (a) 내지 (d)는 종래 기술에서의 반도체 장치에 따른 메모리칩의 탑재 예를 나타내는 설명도.
도 16의 (a) 내지 (d)는 종래 기술에서의 반도체 장치에 따른 메모리칩의 다른 탑재 예를 나타내는 설명도.
도 17의 (a) 내지 (d)는 종래 기술에서의 반도체 장치에 따른 메모리칩의 다른 탑재 예를 나타내는 설명도.
도 18의 (a) 내지 (d)는 종래 기술에서의 반도체 장치에 따른 메모리칩의 다른 탑재 예를 나타내는 설명도.
도면의 주요 부분에 대한 부호의 설명
20 : ASIC칩 25 : 회로 기판
21a~23a, 25a, 40a~43a, 50a : 단자 33, 35 : 와이어
21~23, 40~43, 50 : 메모리칩 26~28, 46, 54 : 배선 패턴
26a~28a, 46a, 54a : 메모리칩용 단자 37 : 반도체 장치
26b~28b, 46b, 54b : 외부 접속용 단자
29~31, 45, 52 : 페데스탈 단자 칩

Claims (4)

  1. a) 1종류의 ASIC칩을 준비하는 단계;
    b) 서로 상이한 메모리칩을 준비하는 단계;
    c) 공통의 회로 기판을 준비하는 단계;
    d) 메모리칩용 단자와 외부 접속용 단자를 갖는 배선 패턴을 포함하는 페데스탈(pedestal) 단자 칩을 준비하는 단계;
    e) 상기 공통의 회로 기판상에 상기 ASIC칩을 플립 칩 본딩에 의해 탑재하는 단계;
    f) 상기 ASIC칩 상에 상기 페데스탈 단자 칩을 고정하는 단계;
    g) 상기 페데스탈 단자 칩 상에 상기 메모리칩 중 하나를 탑재하는 단계;
    h) 상기 메모리칩용 단자에 제 1 와이어를 사용하여 상기 메모리칩 중 하나의 단자를 전기적으로 접속시키는 단계; 및
    i) 상기 공통의 회로 기판상의 단자에 제 2 와이어를 사용하여 상기 외부 접속용 단자를 전기적으로 접속시키는 단계를 포함하는,
    반도체 장치의 제조 방법.
  2. a) 1종류의 ASIC칩을 준비하는 단계;
    b) 메모리칩을 준비하는 단계;
    c) 공통의 회로 기판을 준비하는 단계;
    d) 메모리칩용 단자와 외부 접속용 단자를 갖는 배선 패턴을 포함하는 페데스탈 단자 칩을 준비하는 단계;
    e) 상기 공통의 회로 기판상에 상기 ASIC칩을 플립 칩 본딩에 의해 탑재하는 단계;
    f) 상기 ASIC칩 상에 상기 페데스탈 단자 칩을 고정하는 단계;
    g) 상기 페데스탈 단자 칩 상에 상기 메모리칩을 탑재하는 단계;
    h) 상기 메모리칩용 단자에 제 1 와이어를 사용하여 상기 메모리칩 상의 단자를 전기적으로 접속시키는 단계; 및
    i) 상기 공통의 회로 기판상의 단자에 제 2 와이어를 사용하여 상기 외부 접속용 단자를 전기적으로 접속시키는 단계를 포함하는,
    반도체 장치의 제조 방법.
  3. 제 2 항에 있어서,
    상기 g) 단계는,
    상기 메모리칩을 스페이서(spacer)를 개재하여 적층하는 단계를 포함하는,
    반도체 장치의 제조 방법.
  4. 제 2 항에 있어서,
    상기 g) 단계는,
    상기 메모리칩을 조합하여 설치하는 단계를 포함하는,
    반도체 장치의 제조 방법.
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