KR20080047995A - 표시 제어용 반도체 집적 회로 - Google Patents

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Abstract

디바이스적으로 전류 능력을 올리지 않고 메모리 액세스 사이클의 고속화를 도모한다. 표시 데이터를 기억 가능한 메모리 셀 어레이(ARY)와, 표시 데이터의 기입 및 판독을 가능하게 하는 주변 회로(100-1, 101-1, 102-1, 103-1)와, 상기 메모리 셀 어레이의 리드·라이트 동작을 제어 가능한 제어 회로를 설치한다. 상기 메모리 셀 어레이는, 복수의 메모리 블록(100-2, 101-2, 102-2, 103-2)을 포함한다. 상기 제어 회로는, 상기 복수의 메모리 블록에서의 1개의 메모리 블록에 대한 데이터 기입이 완료되기 전에 그것과는 별도의 메모리 블록에 대한 데이터 기입을 개시함으로써, 기입 동작의 병렬 처리를 가능하게 하는 제어 블록(400)을 포함한다. 상기 기입 동작의 병렬 처리에 의해 라이트 사이클을 짧게 한다.
Figure P1020070120696
메모리 블록, 제어 회로, 주변 회로, 라이트 사이클, 메모리 셀 어레이, 제어 블록

Description

표시 제어용 반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE FOR DISPLAY CONTROLLER}
본 발명은, 표시 제어용 반도체 집적 회로에 관한 것으로, 예를 들면 액정 표시 패널을 구동하는 액정 컨트롤러 드라이버에 이용하기에 유효한 기술에 관한 것이다.
근년, 휴대 전화기나 PDA(퍼스널 디지털 어시스턴트) 등의 휴대용 전자 기기의 표시 장치로서는, 일반적으로 복수의 표시 화소가 매트릭스 형상으로 2차원 배열된 도트 매트릭스형 액정 패널이 이용되고 있다. 기기 내부에는, 이 액정 패널의 표시 제어를 행하는 반도체 집적 회로화된 액정 표시 제어 장치(액정 컨트롤러)나 그 제어 장치의 제어 하에서 액정 패널을 구동하는 액정 드라이버 혹은 액정 컨트롤러와 액정 드라이버를 내장한 액정 표시 구동 제어 장치(액정 컨트롤러 드라이버)가 탑재되어 있다.
액정 표시 장치를 이용한 휴대 전화기에 내장되는 표시 구동 제어 장치(액정 표시 구동 제어 장치)에 대해서 기재된 문헌으로서, 특허 문헌1을 예로 들 수 있다.
[특허 문헌1] 일본 특개 2005-43435호 공보
휴대 전화나 PDA의 액정 표시 패널을 구동하기 위한 액정 표시 구동 제어 장치(액정 컨트롤러 드라이버)에 대해서 본원 발명자가 검토하였다. 그에 의하면, 320×240 픽셀의 해상도를 갖는 QVGA의 액정 표시 패널을 구동하는 액정 컨트롤러 드라이버에서 표시 데이터를 기억하기 위한 RAM(random access memory)은, 10㎒ 정도의 액세스 사이클에서도 제품 사양상 문제는 없다. 그런데, 800×480 픽셀의 해상도를 갖는 WVGA에 대응시키기 위해서는, 화소수 증대에 수반하여 데이터 전송량이 증대함에도 불구하고, 제품 사양의 관점에서 QVGA의 경우와 동등한 시간에서 데이터 전송을 행할 필요가 있어, 메모리 액세스 사이클의 고속화가 필수로 되는 것이 명백하게 되었다. 단, 휴대 전화나 PDA에 탑재하는 것을 생각하면, 저스탠바이 전류화의 관점에서, 디바이스적으로 전류 능력을 올려 RAM의 동작 성능을 향상시키는 것은 득책이 아니다.
본 발명의 목적은, 디바이스적으로 전류 능력을 올리지 않고 메모리 액세스 사이클의 고속화를 도모하기 위한 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 신규 특징은 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
본원에서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면 하기와 같다.
즉, 표시 데이터를 기억 가능한 복수의 메모리 셀이 어레이 형상으로 배열된 메모리 셀 어레이와, 상기 메모리 셀 어레이의 주변에 배치되며, 상기 표시 메모리에의 표시 데이터의 기입, 및 상기 표시 메모리로부터의 상기 표시 데이터의 판독을 가능하게 하는 주변 회로와, 상기 주변 회로를 통해서 상기 메모리 셀 어레이의 리드·라이트 동작을 제어 가능한 제어 회로를 설치한다. 그리고, 상기 메모리 셀 어레이는, 각각 상기 표시 데이터의 기억을 가능하게 하는 복수의 메모리 블록을 포함한다. 상기 제어 회로는, 상기 복수의 메모리 블록에서의 하나의 메모리 블록에 대한 데이터 기입이 완료되기 전에 그것과는 별도의 메모리 블록에 대한 데이터 기입을 개시함으로써, 상기 복수의 메모리 블록에 대한 기입 동작의 병렬 처리를 가능하게 하는 제어 로직을 포함한다. 그에 의해, 상기 복수의 메모리 블록에 대한 기입 동작의 병렬 처리가 행해진다.
본원에서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 하기와 같다.
즉, 디바이스적으로 전류 능력을 올리지 않고 상기 표시 메모리의 액세스 사이클의 고속화를 도모하기 위한 기술을 제공할 수 있다.
1. 대표적인 실시 형태
우선, 본원에서 개시되는 발명의 대표적인 실시 형태에 대해서 개요를 설명 한다. 대표적인 실시 형태에 대한 개요 설명에서 괄호를 붙여 참조하는 도면의 참조 부호는 그것이 붙여진 구성 요소의 개념에 포함되는 것을 예시하는 것에 불과하다.
〔1〕본 발명의 대표적인 실시 형태에 따른 표시 제어용 반도체 집적 회로(200)는, 표시 데이터를 기억 가능한 복수의 메모리 셀이 어레이 형상으로 배열된 메모리 셀 어레이(ARY)와, 상기 메모리 셀 어레이의 주변에 배치되며, 상기 메모리 셀 어레이에의 표시 데이터의 기입, 및 상기 메모리 셀 어레이로부터의 상기표시 데이터의 판독을 가능하게 하는 주변 회로(100-1, 101-1, 102-1, 103-1)와, 상기 주변 회로를 통해서 상기 메모리 셀 어레이의 리드·라이트 동작을 제어가능한 제어 회로를 포함한다. 상기 메모리 셀 어레이는, 각각 상기 표시 데이터의 기억을 가능하게 하는 복수의 메모리 블록(100-2, 101-2, 102-3, 103-2)을 포함한다. 상기 제어 회로는, 상기 복수의 메모리 블록에서의 하나의 메모리 블록에 대한 데이터 기입이 완료되기 전에 그것과는 별도의 메모리 블록에 대한 데이터 기입을 개시함으로써, 상기 복수의 메모리 블록에 대한 기입 동작의 병렬 처리를 가능하게 하는 제어 로직(400)을 포함한다. 이러한 구성에 따르면, 상기 복수의 메모리 블록에서의 하나의 메모리 블록에 대한 데이터 기입이 완료되기 전에 그것과는 별도의 메모리 블록에 대한 데이터 기입을 개시함으로써, 상기 복수의 메모리 블록에 대한 기입 동작의 병렬 처리가 행해짐으로써, 라이트 사이클을 짧게 할 수 있어，메모리 액세스 사이클의 고속화를 달성할 수 있다. 게다가 이 경우, 디바이스적으로 전류 능력을 올릴 필요는 없다.
〔2〕더욱 자세하게는, 본 발명의 일 실시 형태에 따른 표시 제어용 반도체 집적 회로(200)에서, 상기 제어 로직은, 상기 메모리 셀 어레이에 대하여 1화소 단위로 데이터 기입이 행하여질 때, 1개의 메모리 블록에 대한 1화소분의 데이터 기입이 완료되기 전에, 다음 1화소분의 데이터 기입을 별도의 메모리 블록에 대하여 개시시키도록 구성할 수 있다.
〔3〕또한, 상기 메모리 셀 어레이는, 상기 로우 방향이나 상기 컬럼 방향으로 복수의 메모리 블록으로 분할할 수 있다.
〔4〕상기 제어 로직은, 입력된 액세스 커맨드에 의해 축차적으로 동작 가능하게 구성되며, 상기 복수의 메모리 블록간에서 데이터 버스(D-BUS) 및 어드레스 버스(A-BUS)가 공유된다.
〔5〕상기 복수의 메모리 블록으로부터의 출력 데이터를 표시 장치에서의 1라인분의 데이터의 배열에 대응하도록 재배열하고 나서 후단 회로에 전송하기 위한 전송 제어 회로(401)를 설치할 수 있다.
〔6〕상기 전송 제어 회로는, 상기 복수의 메모리 블록으로부터의 출력 데이터를 시분할로 후단 회로에 전달 가능한 버스(F-BUS)를 통하여, 상기 복수의 메모리 블록으로부터의 출력 데이터를 표시 장치에서의 1라인분의 데이터의 배열에 대응하도록 재배열하고 나서 후단 회로에 전송한다.
〔7〕임의의 어드레스가 설정됨으로써 형성되는 사각형 영역에 대하여 연속 액세스 가능한 윈도우 기능을 구비하고, 상기 메모리 블록의 분할수를 n으로 나타낼 때, 컬럼 개수, 및 로우 개수는, n의 배수로 설정된다.
〔8〕기입을 위한 라이트 사이클 사이에 커맨드 사이클을 갖고, 상기 커맨드 사이클에서, 랜덤 액세스를 위한 커맨드를 접수하도록 구성할 수 있다.
〔9〕표시 데이터 전송 시에 순차적으로 선택되는 메모리 내부 어드레스 번지를 N로 나타낼 때, N번지와 N+1번지를 서로 다른 메모리 블록에 할당하도록 구성할 수 있다.
2. 실시 형태의 설명
다음으로, 실시 형태에 대해서 더욱 상술한다.
도 1에는, 본 발명에 따른 표시 제어용 반도체 집적 회로의 일례로 되는 액정 컨트롤러 드라이버가 도시된다. 이 액정 컨트롤러 드라이버(200)는, 도 2에 도시된 바와 같이 도트 매트릭스형의 액정 표시 패널(300)을 구동한다. 액정 표시 패널(300)은, 특별히 제한되지 않지만, WVGA에 대응하고, 800×480 픽셀의 해상도를 갖는다. 도 1에 도시된 바와 같이, 액정 컨트롤러 드라이버(200)는, 도트 매트릭스형의 액정 표시 패널에 그래픽 표시되는 데이터를 기억하는 메모리로서 표시 메모리(206)를 내장하고, 그 기입 회로나 판독 회로 및 액정 표시 패널의 구동 신호를 출력하는 드라이버와 함께 1개의 반도체 기판 상에 반도체 집적 회로로서 구성된다.
액정 컨트롤러 드라이버(200)는, 외부의 마이크로프로세서 혹은 마이크로컴퓨터 등으로부터의 명령에 기초하여 칩 내부 전체를 제어하는 제어부(201)를 구비한다. 또한, 외부로부터의 발진 신호 혹은 외부 단자에 접속된 진동자로부터의 발진 신호에 기초하여 칩 내부의 기준 클럭 펄스를 생성하는 펄스 제너레이터(202), 이 클럭 펄스에 기초하여 칩 내부의 다양한 회로의 동작 타이밍을 부여하는 타이밍 신호를 발생하는 타이밍 제어 회로(203)를 구비한다.
또한, 도시하지 않은 시스템 버스를 통하여 마이크로컴퓨터 등과의 사이에서 주로 인스트럭션이나 정지 표시 데이터 등의 데이터의 송수신을 행하는 시스템 인터페이스(204), 도시하지 않은 표시 데이터 버스를 통해서 주로 어플리케이션 프로세서 등으로부터의 동화상 데이터나 수평·수직 동기 신호 HSYNC, VSYNC를 받는 외부 표시 인터페이스(205)를 구비한다.
또한, 액정 컨트롤러 드라이버(200)에는, 표시 데이터를 비트맵 방식으로 기억하는 표시 메모리(206), 마이크로컴퓨터로부터의 RGB의 기입 데이터의 비트의 재배열 등의 비트 처리를 행하는 비트 변환(BGR) 회로(207)를 구비한다. 또한, 비트 변환 회로(207)에서 변환된 표시 데이터 또는 외부 표시 인터페이스(205)를 통해서 입력된 표시 데이터를 취득하여 유지하는 라이트 데이터 래치 회로(208), 표시 메모리(206)로부터 판독된 표시 데이터를 유지하는 리드 데이터 래치 회로(209), 상기 표시 메모리(206)에 대한 선택 어드레스를 생성하는 어드레스 생성 회로(210)를 구비한다.
표시 메모리(206)는, 복수의 메모리 셀 및 워드선, 비트선(데이터선)을 포함하는 메모리 어레이와, 어드레스 생성 회로(210)로부터 공급되는 어드레스를 디코드하여 메모리 어레이 내의 워드선이나 비트선을 선택하는 신호를 생성하는 어드레스 디코더를 갖는 판독 기입 가능한 RAM에 의해 구성되어 있다. 또한, 표시 메모리(206)는, 메모리 셀로부터 판독된 신호를 증폭하는 센스 앰프나 기입 데이터에 따라서 메모리 어레이 내의 비트선에 소정의 전압을 인가하거나 하는 라이트 드라이버 등을 갖는다. 특별히 제한되는 것은 아니지만, 이 실시예에서는, 메모리 어레이는 172800바이트의 기억 용량을 갖도록 구성되며, 17비트의 어드레스 신호에 의해 컬럼(18비트) 단위로 데이터의 리드·라이트가 가능하게 되어 있다.
또한, 표시 메모리(206)로부터 판독된 표시 데이터를 순차적으로 래치하는 패널 표시용 래치 회로(212)가 설치되어 있다. 또한, 액정 패널의 구동에 필요한 복수 레벨의 전압을 발생하는 액정 구동 레벨 발생 회로(216), 그 액정 구동 레벨 발생 회로(216)에서 생성된 전압에 기초하여 컬러 표시나 계조 표시에 적합한 파형 신호를 생성하는 데에 필요한 계조 전압을 생성하는 계조 전압 생성 회로(217), 액정 패널의 γ특성을 보정하기 위한 계조 전압을 설정하는 γ조정 회로(218)를 구비한다.
상기 패널 표시용 래치 회로(212)의 후단에는, 상기 계조 전압 생성 회로(217)로부터 공급되는 계조 전압 중으로부터 패널 표시용 래치 회로(212)의 출력 데이터에 따른 전압을 선택하여 액정 패널의 신호선으로서의 소스선에 인가되는 전압(소스선 구동 신호) S1-S480을 출력하는 소스선 구동 회로(215)가 설치되어 있다. 한편, 액정 패널의 선택선으로서의 게이트선(커먼선으로도 불림)에 인가되는 전압(게이트선 구동 신호) G1-G800을 출력하는 게이트선 구동 회로(219), 액정 패널의 게이트선을 1개씩 순서대로 선택 레벨로 구동하기 위한 스캐닝 데이터를 생성하는 시프트 레지스터 등으로 이루어지는 스캐닝 데이터 발생 회로(220) 등이 설치되어 있다.
또한, 내부 기준 전압을 생성하는 내부 기준 전압 생성 회로(221), 외부로부터 공급되는 3.3V나 2.5V와 같은 전압 Vcc를 강압하여 1.5V와 같은 내부 로직 회로의 전원 전압 Vdd를 생성하는 전압 레귤레이터(222)가 설치되어 있다. 또한, 도 1에서，SEL1, SEL2는 데이터 셀렉터로, 각각 타이밍 제어 회로(203)로부터 출력되는 절환 신호에 의해 제어되며, 복수의 입력 신호 중 어느 하나를 선택적으로 통과시킨다.
제어부(201)에는, 액정 컨트롤러 드라이버(200)의 동작 모드 등 칩 전체의 동작 상태를 제어하기 위한 컨트롤 레지스터 CTR이나, 그 컨트롤 레지스터 CTR이나 상기 표시 메모리(206)의 참조를 위한 인덱스 정보를 기억하는 인덱스 IXR 등의 레지스터가 설치되어 있다. 외부의 마이크로컴퓨터 등이 인덱스 레지스터 IXR에 기입을 행함으로써 실행하는 인스트럭션을 지정하면, 제어부(201)가 지정된 인스트럭션에 대응한 제어 신호를 생성하여 출력한다.
이와 같이 구성된 제어부(201)에 의한 제어에 의해, 액정 컨트롤러 드라이버(200)는, 마이크로컴퓨터 등으로부터의 명령 및 데이터에 기초하여 도면 밖의 액정 패널에 표시를 행할 때에, 표시 데이터를 표시 메모리(206)에 순차적으로 기입해 가는 묘화 처리를 행한다. 또한, 표시 메모리(206)로부터 주기적으로 표시 데이터를 판독하는 판독 처리를 행하여 액정 패널의 소스선에 인가하는 신호를 생성하여 출력함과 함께, 게이트선에 순차적으로 인가하는 신호를 생성하여 출력한다.
시스템 인터페이스(204)는, 마이크로컴퓨터 등의 시스템 제어 장치와의 사이에서 표시 메모리(206)에의 묘화 시 등에 필요로 되는 레지스터에의 설정 데이터나 표시 데이터 등의 신호의 송수신을 행한다. 이 실시예에서는，IM3-1 및 IMO/ID 단자의 상태에 따라서 80계 인터페이스로서 18비트, 16비트, 9비트, 8비트의 병렬 입출력 또는 시리얼 입출력 중 어느 하나가 선택 가능하게 구성되어 있다.
액정 컨트롤러 드라이버(200)에는, 상기 표시 메모리(206)에 대응하여, 그 내부의 결함 비트를 구제하는 구제 회로(230)와, 결함 비트를 포함하는 피구제 메모리행의 어드레스를 구제 정보로서 유지하는 구제 정보 설정 회로(240)가 설치되어 있다. 구제 정보 설정 회로(240)는, 특별히 제한되지 않지만, 피구제 메모리행 혹은 열의 어드레스를 기억 가능한 퓨즈 회로로 된다. 상기 구제 정보 설정 회로(240)에 설정된 구제 정보에 따라서 구제 회로(230)는, 표시 메모리(206)에서의 결함 비트를 포함하는 영역을 워드선 단위 혹은 데이터선 단위로 용장 영역으로 치환한다. 표시 메모리(206)에는, 표시 데이터를 기억하는 정규의 기억 영역과는 별개로 설치된 구제용 영역(예비의 기억 영역)(206a)이 설치되어 있다. 이 구제용 영역(206a)에는, 워드선 구제용의 워드선 구제 영역과, 데이터선 구제를 위한 데이터선 구제 영역이 포함된다. 상기 구제 회로(230)에 의한 용장 구제는, 라이트 데이터 래치 회로(208)를 통해서 표시 데이터를 표시 메모리(206)에 기입하는 경우, 리드 데이터 래치 회로(209)를 통해서 표시 메모리(206)의 기억 데이터를 시스템측에 판독하는 경우, 및 패널 표시용 래치 회로(212)를 통해서 표시 메모리(206)의 기억 데이터를 판독하는 경우의 각각에서 상기 구제 정보 설정 회로(240)의 설정 정보에 기초하여 행해진다.
도 3에는, 상기 액정 컨트롤러 드라이버(200)에서의 주요부의 구성예가 도시 된다.
표시 메모리(206)는, 표시 데이터를 기억 가능한 메모리 셀이 로우 방향과 컬럼 방향으로 어레이 형상으로 배열되어 이루어지는 메모리 셀 어레이 ARY나, 제어 로직(400)을 포함한다. 메모리 셀 어레이 ARY는, 로우 방향으로 2개의 메모리 블록(100-2, 101-2)으로 분할된다.
메모리 블록(block0)(100-2)의 주변에는 주변 회로(100-1)와, 상기 메모리 블록(100-2)으로부터 출력된 표시 데이터를 래치 가능한 표시 판독용 래치 회로(100-3)가 배치된다.
메모리 블록(block1)(101-2)의 주변에는 주변 회로(101-1)와, 상기 메모리 블록(101-2)으로부터 출력된 표시 데이터를 래치 가능한 표시 판독용 래치 회로(101-3)가 배치된다.
제어 로직(400)은, 각 메모리 블록 전용의 리드·라이트 제어 신호 RW0, RW1, 데이터 및 어드레스 신호를 출력한다. 리드·라이트 제어 신호 RW0은 주변 회로(100-1)에 공급되고, 이 리드·라이트 제어 신호 RW0에 의해 메모리 블록(100-2)으로부터의 데이터 판독 제어 및 메모리 블록(100-2)에의 데이터 기입 제어가 가능하게 된다. 리드·라이트 제어 신호 RW1은 주변 회로(101-1)에 공급되며, 이 리드·라이트 제어 신호 RW1에 의해 메모리 블록(101-2)으로부터의 데이터 판독 제어 및 메모리 블록(101-2)에의 데이터 기입 제어가 가능하게 된다. 또한, 제어 로직(400)은, 데이터 버스 D-BUS를 통해서 주변 회로(100-1, 101-1)에 결합되어 있고, 이 데이터 버스 D-BUS를 통해서 주변 회로(100-1, 101-1)와의 사이에서 데이터 의 주고받음이 가능하게 된다. 또한, 제어 로직(400)은 어드레스 버스 A-BUS를 통해서 주변 회로(100-1, 101-1)에 결합되어 있고, 이 어드레스 버스 A-BUS를 통해서 판독용 어드레스나 기입용 어드레스를 주변 회로(100-1, 101-1)에 전달할 수 있다.
본 예에서 상기 메모리 블록(100-2, 101-2)에는, 이하와 같이 논리적인 내부 어드레스가 할당된다.
메모리 블록(100-2)에는 짝수 컬럼 어드레스가 할당되고, 메모리 블록(101-2)에는 홀수 컬럼 어드레스가 할당된다. 이와 같은 어드레스 할당이 행해짐으로써, 표시 메모리(206)에의 표시 데이터의 화소 단위의 기입은, 도 5의 (A)에 도시된 바와 같이, 컬럼 어드레스가 짝수인 경우와 홀수인 경우에서 기입처가 상이하다. 즉, 로우 방향으로의 연속 액세스에서, 표시 메모리(206)에 공급된 컬럼 어드레스가 짝수인 경우에는, 메모리 블록(block0)(100-2)에 기입되고, 표시 메모리(206)에 공급된 컬럼 어드레스가 홀수인 경우에는, 메모리 블록(block1)(101-2)에 기입된다. 컬럼 어드레스가 인크리먼트 또는 디크리먼트될 때마다 짝수 컬럼과 홀수 컬럼이 교대로 공급되기 때문에, 표시 데이터는, 메모리 블록(block0)(100-2)과 메모리 블록(block1)(101-2)에 나누어 기입된다. 이 기입은 로우 방향의 기입으로 되며, 도 5의 (B)에 도시된 바와 같이 액정 표시 패널(300)의 수평 방향에 대응한다. 또한, 표시 메모리(206)에 대한 로우 방향의 기입에는, 도 9에 도시된 바와 같이, 로우 어드레스 및 컬럼 어드레스의 인크리먼트 및 디크리먼트의 조합이 서로 다른 4종류의 기입 패턴을 들 수 있다.
도 10에는, 상기 표시 메모리(206)에의 기입 동작 타이밍이 도시된다.
도 10의 (B)는, 도 3에 도시되는 구성의 경우의 기입 동작 타이밍으로 되고, 도 10의 (A)는, 그 비교 대상으로 되는 기입 동작 타이밍으로 된다.
여기서, 도 3에 도시되는 구성과는 달리, 블록 분할이 행해져 있지 않은 경우에는, 도 10의 (A)에 도시된 바와 같이, 라이트 인에이블 신호 WR이 로우 레벨로 어서트될 때마다, 외부 데이터 버스 DB로부터의 데이터가, 표시 데이터(Data)가 내부 데이터 버스에 전달되고, 그 때 공급된 내부 어드레스 신호에 따라서 표시 메모리(206)에의 데이터 기입이 행해진다. 이 경우, 현재의 라이트 사이클에서 1화소분의 데이터의 기입이 종료되고 나서 다음 라이트 사이클에서 다음 1화소분의 데이터 기입이 개시된다. 예를 들면 1화소분의 제1 표시 데이터 Data1의 기입이 완료되고 나서, 다음 라이트 사이클에서 다음 1화소분의 표시 데이터 Data2의 기입이 개시되고, 이 표시 데이터 Data2의 기입이 완료되고 나서, 다음 라이트 사이클에서 다음 1화소분의 표시 데이터 Data3의 기입이 개시된다.
이에 대하여, 도 3에 도시되는 구성에 따르면, 메모리 블록(100-2)에는 짝수 컬럼 어드레스가 할당되고, 메모리 블록(101-2)에는 홀수 컬럼 어드레스가 할당되어 있기 때문에, 도 10의 (B)에 도시된 바와 같이, 메모리 블록(100-2)에의 데이터 기입이 종료되기 전에, 메모리 블록(101-2)에의 기입을 개시할 수 있고, 메모리 블록(101-2)에의 기입이 종료되기 전에 메모리 블록(100-2)에의 기입을 개시할 수 있다. 예를 들면 메모리 블록(block0)(100-2)에의 1화소분의 제1 표시 데이터 Data1의 기입이 완료되기 전에, 다음 라이트 사이클에서 메모리 블록(101-2)에의 다음 1화소분의 표시 데이터 Data2의 기입을 개시할 수 있다. 그리고 이 표시 데이터 Data2의 기입이 완료되기 전에, 다음 라이트 사이클에서 메모리 블록(100-2)에의 다음 1화소분의 표시 데이터 Data3의 기입을 개시할 수 있다. 즉, 메모리 블록(100-2)에의 데이터 기입과, 메모리 블록(100-2)에의 데이터 기입을 병렬적으로 행할 수 있으므로, 도 10의 (B)에 도시되는 기입 동작에 따르면, 도 10의 (A)에 도시되는 경우에 비해 라이트 사이클을 짧게 할 수 있어，메모리 액세스 사이클의 고속화를 달성할 수 있다. 게다가 이 경우, 디바이스적으로 전류 능력을 올릴 필요는 없다.
상기한 바와 같이 표시 메모리(206)에는 논리적인 내부 어드레스가 할당되고, 화소 단위의 표시 데이터는, 컬럼 어드레스가 짝수인 경우에는, 메모리 블록(block0)(100-2)에 기입되고, 컬럼 어드레스가 홀수인 경우에는, 메모리 블록(block1)(101-2)에 기입되기 때문에, 표시 메모리(206)로부터의 표시 데이터의 판독에서는, 액정 표시 패널(300)의 단자 배열에 대응하는 물리 어드레스에 정합하도록 표시 데이터의 재배열이 행하여진다. 이 표시 데이터의 재배열은, 전송 제어 회로(401)의 제어 하에서 전송 회로(402)에 의해 행해진다.
또한, 상기의 라이트 처리는 리드 가능 상태로 되고 나서 종료된다. 이것은, 비동기로 동작하는 액정 표시 패널(300)에서의 표시를 위한 데이터 판독의 고속화를 도모하기 위해서이다.
도 7에는, 전송 제어 회로(401) 및 전송 회로(402)의 구성예가 도시된다.
전송 제어 회로(401)는, 도 7에 도시된 바와 같이, 셀렉터(71), 래치 선택 회로(72), 및 버스 제어 회로(73)를 포함한다. 표시 판독용 래치 회로(100-3, 101-3), 패널 표시용 래치 회로(212)와, 셀렉터(71)는, 전송 버스 F-BUS에 의해 결합되어 있다. 셀렉터(71)는, 표시 판독용 래치 회로(100-3)의 출력 데이터와 표시 판독용 래치 회로(101-3)의 출력 데이터를 선택적으로 패널 표시용 래치 회로(212)에 전달하기 위해서 설치된다. 상기 래치 선택 회로(72)는, 표시 판독용 래치 회로(100-3, 101-3)를 선택적으로 데이터 출력 상태로 한다. 버스 제어 회로(73)는, 상기 셀렉터(71)의 동작을 제어함으로써, 표시 판독용 래치 회로(100-3, 101-3)로부터 패널 표시용 래치 회로(212)에의 표시 데이터의 시분할 전송을 가능하게 한다.
도 8에는 상기 표시 데이터의 시분할 전송의 모습이 도시된다.
전송 활성 신호에 의해 전송 개시가 지시되면, 전송 클럭 신호에 동기하여 데이터 전송이 행해진다. 즉, 메모리 블록(100-2)으로부터 표시 데이터 Data0, Data2, Data4, …, n이 판독되어 표시 판독용 래치 회로(100-3)에 래치되고, 메모리 블록(101-2)으로부터 표시 데이터 Data1, Data3, Data5, …, n+1이 판독되어 표시 판독용 래치 회로(101-3)에 래치된다. 셀렉터(71)에 의해 데이터 전송 경로 절환이 행해짐으로써, 패널 표시용 래치 회로(212)에서는, 액정 표시 패널(300)의 단자 배열에 대응하는 물리 어드레스에 정합하도록, 표시 데이터가 Data0, Data1, Data2, Data3, …, n, n+1의 순으로 재배열된다.
여기서, 전송 버스 F-BUS로 시분할 전송을 행하지 않는 경우에는, 표시 판독용 래치 회로(100-3, 101-3)와, 패널 표시용 래치 회로(212) 사이의 배선 영역에는, 표시 데이터를 재배열하기 위해서 복잡한 배선이 부득이하다. 그리고 그와 같 은 배선 영역 때문에 칩 사이즈의 축소화가 저해된다.
그에 대해서 도 7에 도시되는 구성을 채용하는 경우에는, 전송 버스 F-BUS를 시분으로 사용함으로써, 배선 영역의 대폭적인 증대를 회피할 수 있다.
상기 예에 따르면, 이하의 작용 효과를 얻을 수 있다.
(1) 메모리 블록(100-2)에의 데이터 기입과, 메모리 블록(100-2)에의 데이터 기입을 병렬적으로 행할 수 있으므로, 라이트 사이클을 짧게 할 수 있어，메모리 액세스 사이클의 고속화를 달성할 수 있다. 게다가 이 경우, 디바이스적으로 전류능력을 올릴 필요는 없다.
(2) 전송 버스 F-BUS를 시분으로 사용함으로써, 배선 영역의 대폭적인 증대를 회피할 수 있다.
도 4에는, 상기 액정 컨트롤러 드라이버(200)에서의 주요부의 다른 구성예가 도시된다.
도 4에 도시되는 액정 컨트롤러 드라이버(200)가, 도 3에 도시되는 것과 크게 상위하는 것은, 메모리 셀 어레이 ARY가, 로우 방향뿐만 아니라, 컬럼 방향으로도 분할되어 있는 점이다. 즉, 도 4에 도시되는 구성에 따르면, 메모리 셀 어레이 ARY의 블록 분할에 의해, 4개의 메모리 블록(100-2, 10l-2, 102-2, 103-2)이 형성되고, 개개의 메모리 블록에 대응하여, 주변 회로(100-1, 101-1, 102-1, 103-1)나, 표시 판독용 래치 회로(100-3, 101-3, 102-3, 103-3)가 배치된다. 그리고, 표시 판독용 래치 회로(100-3, 101-3)와, 표시 판독용 래치 회로(102-3, 103-3) 사이에 전송 회로(402)가 배치된다. 리드·라이트 제어 신호 RW0은 주변 회로(100-1)에 공급되며, 이 리드·라이트 제어 신호 RW0에 의해 메모리 블록(100-2)으로부터의 데이터 판독 제어 및 메모리 블록(100-2)에의 데이터 기입 제어가 가능하게 된다. 리드·라이트 제어 신호 RW1은 주변 회로(101-1)에 공급되고, 이 리드·라이트 제어 신호 RW1에 의해 메모리 블록(101-2)으로부터의 데이터 판독 제어 및 메모리 블록(101-2)에의 데이터 기입 제어가 가능하게 된다.
리드·라이트 제어 신호 RW2는 주변 회로(102-1)에 공급되고, 이 리드·라이트 제어 신호 RW2에 의해 메모리 블록(102-2)으로부터의 데이터 판독 제어 및 메모리 블록(102-2)에의 데이터 기입 제어가 가능하게 된다. 리드·라이트 제어 신호 RW3은 주변 회로(103-1)에 공급되고, 이 리드·라이트 제어 신호 RW3에 의해 메모리 블록(103-2)으로부터의 데이터 판독 제어 및 메모리 블록(103-2)에의 데이터 기입 제어가 가능하게 된다. 또한, 제어 로직(400)은, 데이터 버스 D-BUS를 통해서 주변 회로(100-1, 101-1, 102-1, 103-1)에 결합되어 있고, 이 데이터 버스 D-BUS를 통해서 주변 회로(100-1, 101-1, 102-1, 103-1)와의 사이에서 데이터의 주고받음이 가능하게 된다. 또한, 제어 로직(400)은 어드레스 버스 A-BUS를 통해서 주변 회로(100-1, 101-1, 102-1, 103-1)에 결합되어 있고, 이 어드레스 버스 A-BUS를 통해서 판독용 어드레스나 기입용 어드레스를 주변 회로(100-1, 101-1, 102-1, 103-1)에 전달할 수 있다.
메모리 블록(100-2, 101-2, 102-2, 103-2)의 논리적인 내부 어드레스 할당은 이하와 같이 행해진다.
즉, 메모리 블록(100-2)에는, 짝수 컬럼 어드레스와 짝수 로우 어드레스가 할당되고, 메모리 블록(101-2)에는, 홀수 컬럼 어드레스와 짝수 로우 어드레스가 할당된다. 메모리 블록(102-2)에는, 짝수 컬럼 어드레스와 홀수 로우 어드레스가 할당되고, 메모리 블록(103-2)에는, 홀수 컬럼 어드레스와 홀수 로우 어드레스가 할당된다. 이와 같은 어드레스 할당이 행해짐으로써, 표시 메모리(206)에의 표시 데이터의 화소 단위의 기입은, 도 6의 (A)에 도시된 바와 같이, 컬럼 어드레스 및 로우 어드레스가 짝수인 경우와 홀수인 경우에서 기입처가 상이하다. 즉, 짝수 컬럼 어드레스와 짝수 로우 어드레스에 의해 메모리 블록(100-2)에의 기입이 가능하게 되고, 홀수 컬럼 어드레스와 짝수 로우 어드레스에 의해 메모리 블록(101-2)에의 기입이 가능하게 되며, 짝수 컬럼 어드레스와 홀수 로우 어드레스에 의해 메모리 블록(102-2)에의 기입이 가능하게 되고, 홀수 컬럼 어드레스와 홀수 로우 어드레스에 의해 메모리 블록(103-2)에의 기입이 가능하게 된다. 이 때문에, 도 5의 (B)에 도시되는 바와 같은 액정 표시 패널(300)의 수평 방향에 대응하는 기입 외에, 도 6의 (B)에 도시되는 바와 같은 액정 표시 패널(300)의 수직 방향에 대응하는 기입이 가능하게 된다. 또한, 표시 메모리(206)에 대한 컬럼 방향의 기입에는, 도 9에 도시된 바와 같이, 로우 어드레스 및 컬럼 어드레스의 인크리먼트 및 디크리먼트의 조합이 서로 다른 4종류의 기입 패턴을 들 수 있다.
상기 예에 따르면, 이하의 작용 효과를 얻을 수 있다.
(1) 도 4에 도시되는 구성에 따르면, 메모리 셀 어레이 ARY가 4개의 메모리 블록으로 분할되어 있기 때문에, 복수의 메모리 블록에의 데이터 기입을 병렬적으로 행할 수 있고, 그에 의해 라이트 사이클을 짧게 할 수 있어，메모리 액세스 사 이클의 고속화를 달성할 수 있다. 게다가 이 경우, 디바이스적으로 전류 능력을 올릴 필요가 없다.
(2) 메모리 셀 어레이 ARY가, 로우 방향뿐만 아니라, 컬럼 방향으로도 분할되어 있기 때문에, 도 5의 (B)에 도시되는 바와 같은 액정 표시 패널(300)의 수평방향에 대응하는 기입 외에, 도 6의 (B)에 도시되는 바와 같은 액정 표시 패널(300)의 수직 방향에 대응하는 기입이 가능하게 된다.
이상 본 발명자에 의해 이루어진 발명을 구체적으로 설명하였지만, 본 발명은 그에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
예를 들면, 도 11에 도시된 바와 같이, 라이트 사이클과 그것에 계속되는 라이트 사이클 사이에 커맨드 사이클을 설정하고, 이 커맨드 사이클에서 액정 컨트롤러 드라이버(200)에의 외부 커맨드(LCD 설정 커맨드)를 접수하도록 해도 된다. 이와 같이 하면, 상기 외부 커맨드에 의해 액정 컨트롤러 드라이버(200)의 동작 설정의 내용을 변경할 수 있다. 또한, 상기 외부 커맨드로서, 메모리 블록의 어드레스 설정 커맨드를 접수함으로써, 그 어드레스를 그 이후의 라이트 액세스에 반영시킴으로써, 메모리 블록의 랜덤 액세스를 행할 수 있다.
또한, 도 12에 도시된 바와 같이 메모리 셀 어레이 ARY에서 임의 어드레스 (a), (b), (c), (d)를 설정하고, 그에 의해 특정되는 임의의 사각형 영역(윈도우 영역)에 연속 액세스 가능하게 하는 기능을 탑재할 수 있다. 이와 같은 윈도우 지정 기능을 채용하는 경우에는, 메모리 셀 어레이의 분할수를 「n」으로 나타낼 때, 상기 윈도우 영역에서의 컬럼 개수, 및 로우 개수를 각각 「n」의 배수로 설정한다. 이와 같이 하는 것은 이하의 이유에 의한다.
예를 들면 메모리 셀 어레이가 2분할된 경우에서, 컬럼 어드레스가 짝수인 경우에는, 메모리 블록(block0)(100-2)에 기입되고, 컬럼 어드레스가 홀수인 경우에는, 메모리 블록(block1)(101-2)에 기입되기 때문에, 로우 방향의 기입에서, 제1 라인에서의 최초의 데이터가 짝수 어드레스에 기입된 것으로 하여, 그 제1 라인의 최후의 데이터는 홀수 어드레스에 기입되기 때문에, 제2 라인에서의 데이터 기입을 제1 라인의 경우와 마찬가지로 짝수 어드레스로부터 개시할 수 있다. 이와 같이 각 라인의 선두를 짝수 어드레스로 일치시킬 수 있으므로, 윈도우 영역에서의 데이터의 리드·라이트 제어가 번잡해지지 않는다.
메모리 셀 어레이의 블록 분할은, 로우 방향만, 혹은 컬럼 방향만으로 행할 수 있고, 로우 방향과 컬럼 방향의 쌍방으로 행할 수 있다. 그리고 그 경우의 분할수는 임의로 된다.
이상의 설명에서는 주로 본 발명자에 의해 이루어진 발명을 그 배경으로 된 이용 분야인 액정 패널용의 구동 신호를 생성하여 출력하는 액정 컨트롤러 드라이버에 적용한 경우를 설명하였지만, 본 발명은 이에 한정되는 것이 아니라, 유기 EL표시 패널 등 액정 이외의 표시 장치를 구동하는 표시 제어용 반도체 집적 회로에도 이용할 수 있다.
도 1은 본 발명에 따른 표시 장치 구동용 드라이버의 일례로 되는 액정 컨트롤러 드라이버의 구성예 블록도.
도 2는 상기 액정 컨트롤러 드라이버와 그에 의해 구동되는 액정 표시 패널의 설명도.
도 3은 상기 액정 컨트롤러 드라이버에서의 주요부의 구성예 블록도.
도 4는 상기 액정 컨트롤러 드라이버에서의 주요부의 다른 구성예 블록도.
도 5는 도 3에 도시되는 구성에 대응하는 로우 방향 기입의 설명도.
도 6은 도 4에 도시되는 구성에 대응하는 컬럼 방향 기입의 설명도.
도 7은 상기 액정 컨트롤러 드라이버에서의 주요부의 다른 구성예 블록도.
도 8은 도 7에 도시되는 구성에서의 동작 타이밍도.
도 9는 상기 액정 컨트롤러 드라이버에서의 로우 방향 기입과 컬럼 방향 기입의 설명도.
도 10은 도 3에 도시되는 구성에서의 표시 메모리에의 기입 동작 타이밍도.
도 11은 상기 액정 컨트롤러 드라이버의 다른 구성예에서의 동작 타이밍도.
도 12는 상기 액정 컨트롤러 드라이버의 다른 구성예 설명도.
<도면의 주요 부분에 대한 부호의 설명>
100-1, 101-1, 102-1, 103-1 : 주변 회로
100-2, 101-2, 102-2, 103-2 : 메모리 블록
100-3, 101-3, 102-3, 103-3 : 표시 판독용 래치 회로
200 : 액정 컨트롤러 드라이버
201 : 제어부
206 : 표시 메모리
212 ; 패널 표시용 래치 회로
215 : 소스선 구동 회로
217 : 계조 전압 생성 회로
300 : 액정 표시 패널
400 : 제어 블록
401 : 전송 제어 회로
402 : 전송 회로
ARY : 메모리 셀 어레이

Claims (13)

  1. 표시 데이터를 기억 가능한 복수의 메모리 셀이 어레이 형상으로 배열된 메모리 셀 어레이와, 상기 메모리 셀 어레이의 주변에 배치되며, 상기 메모리 셀 어레이에의 표시 데이터의 기입, 및 상기 메모리 셀 어레이로부터의 상기 표시 데이터의 판독을 가능하게 하는 주변 회로와, 상기 주변 회로를 통해서 상기 메모리 셀 어레이의 리드·라이트 동작을 제어 가능한 제어 회로를 포함하고, 상기 메모리 셀 어레이는, 각각 상기 표시 데이터의 기억을 가능하게 하는 복수의 메모리 블록을 포함하고, 상기 제어 회로는, 상기 복수의 메모리 블록에서의 1개의 메모리 블록에 대한 데이터 기입이 완료되기 전에 그것과는 별도의 메모리 블록에 대한 데이터 기입을 개시함으로써, 상기 복수의 메모리 블록에 대한 기입 동작의 병렬 처리를 가능하게 하는 제어 로직을 포함하는 것을 특징으로 하는 표시 제어용 반도체 집적 회로.
  2. 제1항에 있어서,
    상기 제어 로직은, 상기 메모리 셀 어레이에 대하여 1화소 단위로 데이터 기입이 행하여질 때, 1개의 메모리 블록에 대한 1화소분의 데이터 기입이 완료되기 전에, 다음 1화소분의 데이터 기입을 별도의 메모리 블록에 대하여 개시하는 표시 제어용 반도체 집적 회로.
  3. 제1항에 있어서,
    상기 메모리 셀 어레이는, 상기 표시 데이터를 기억 가능한 메모리 셀이 로우 방향과 컬럼 방향으로 어레이 형상으로 배열되고, 상기 로우 방향으로 복수의 메모리 블록으로 분할되어 이루어지는 표시 제어용 반도체 집적 회로.
  4. 제3항에 있어서,
    표시 데이터 전송 시에 순차적으로 선택되는 메모리 내부 어드레스 번지를 N으로 나타낼 때, N번지와 N+1번지를 서로 다른 메모리 블록에 할당하도록 한 표시 제어용 반도체 집적 회로.
  5. 제1항에 있어서,
    상기 메모리 셀 어레이는, 상기 표시 데이터를 기억 가능한 메모리 셀이 로우 방향과 컬럼 방향으로 어레이 형상으로 배열되고, 상기 컬럼 방향으로 복수의 메모리 블록으로 분할되어 이루어지는 표시 제어용 반도체 집적 회로.
  6. 제5항에 있어서,
    표시 데이터 전송 시에 순차적으로 선택되는 메모리 내부 어드레스 번지를 N으로 나타낼 때, N번지와 N+1번지를 서로 다른 메모리 블록에 할당하도록 한 표시 제어용 반도체 집적 회로.
  7. 제1항에 있어서,
    상기 메모리 셀 어레이는, 상기 표시 데이터를 기억 가능한 메모리 셀이 로우 방향과 컬럼 방향으로 어레이 형상으로 배열되고, 상기 로우 방향 및 상기 컬럼 방향으로 복수의 메모리 블록으로 분할되어 이루어지는 표시 제어용 반도체 집적 회로.
  8. 제7항에 있어서,
    표시 데이터 전송 시에 순차적으로 선택되는 메모리 내부 어드레스 번지를 N으로 나타낼 때, N번지와 N+1번지를 서로 다른 메모리 블록에 할당하도록 한 표시 제어용 반도체 집적 회로.
  9. 제1항에 있어서,
    상기 제어 로직은, 입력된 액세스 커맨드에 의해 축차적으로 동작 가능하게 구성되며, 상기 복수의 메모리 블록간에서 데이터 버스 및 어드레스 버스가 공유되어 이루어지는 표시 제어용 반도체 집적 회로.
  10. 제1항에 있어서,
    상기 복수의 메모리 블록으로부터의 출력 데이터를 표시 장치에서의 1라인분의 데이터의 배열에 대응하도록 재배열하고 나서 후단 회로에 전송하기 위한 전송 제어 회로를 포함하는 표시 제어용 반도체 집적 회로.
  11. 제10항에 있어서,
    상기 전송 제어 회로는, 상기 복수의 메모리 블록으로부터의 출력 데이터를 시분할로 후단 회로에 전달 가능한 버스를 통하여, 상기 복수의 메모리 블록으로부터의 출력 데이터를 표시 장치에서의 1라인분의 데이터의 배열에 대응하도록 재배열하고 나서 후단 회로에 전송하는 표시 제어용 반도체 집적 회로.
  12. 제1항에 있어서,
    임의의 어드레스가 설정됨으로써 형성되는 사각형 영역에 대하여 연속 액세스 가능한 윈도우 기능을 포함하고, 상기 메모리 블록의 분할수를 n으로 나타낼 때, 컬럼 개수, 및 로우 개수는, n의 배수로 설정되어 이루어지는 표시 제어용 반도체 집적 회로.
  13. 제1항에 있어서,
    기입을 위한 라이트 사이클 사이에 커맨드 사이클을 갖고, 상기 커맨드 사이클에서, 랜덤 액세스를 위한 커맨드를 접수하는 표시 제어용 반도체 집적 회로.
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