JP2001318660A - 表示体の駆動回路，半導体集積回路装置，表示装置および電子機器 - Google Patents

Abstract

(57)【要約】 【課題】 電子機器に内蔵されているＭＰＵとの整合性
を高めた液晶パネル等のマルチライン駆動回路を提供す
ることにある。 【解決手段】 ＭＰＵ（１０２）の並列データの処理単
位（ｍビット）を、マルチライン駆動用の処理の単位と
しても採用し、データ転送の単位（データのビット数）
を統一する。つまり、１本のデータ線に印加する電圧を
決定するのに必要なｈ個の表示データを含むｍビットの
表示データを、表示データＲＡＭ（２２０）へのアクセ
ス単位とする。これにより、ＭＰＵは、内部バスに接続
された自己が管理するメモリにデータ転送をするのと同
様に、マルチライン駆動用の表示データＲＡＭ（２２
０）にもデータを転送することができ、ＭＰＵに特別な
負担がかからない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、表示体の駆動回
路，半導体集積回路装置，表示装置および電子機器に関
し、特に、走査線のうちのｈ本（ｈは２以上の自然数）
を同時に選択して表示を行う、いわゆるマルチライン駆
動法を用いた表示技術に関する。

【０００２】

【背景技術】単純マトリクス型の液晶表示装置は、アク
ティブマトリクス型液晶表示装置に比べ、基板に高価な
スイッチング素子を用いる必要がなく安価であることか
ら、携帯型パーソナルコピュータのモニタ等に広く用い
られている。

【０００３】そのような単純マトリクス型液晶表示装置
の駆動電圧を低くしつつ、さらにその表示品質を向上さ
せることを目的として、いわゆるマルチライン駆動法が
提案されている。

【０００４】マルチライン駆動法に関する文献として
は、例えば、以下のようなものがある。

【０００５】「Ａ ＧＥＮＥＲＡＬＩＺＥＤ ＡＤＤ
ＲＥＳＳＩＮＧ ＴＥＣＨＮＩＱＵＥ ＦＯＲ ＲＭＳ
ＲＥＳＰＯＮＤＩＮＧ ＭＡＴＲＩＸ ＬＣＤＳ，１
９８８ ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＤＩＳＰＬＡＹ
ＲＥＳＥＡＲＣＨ ＣＯＮＦＥＲＥＮＣＥ Ｐ８０〜
Ｐ８５」 「日本国特許公開公報、平成５年第４６１２７号公
報」 「日本国特許公開公報、平成５年第１００６４２号公
報」 「日本国特許公開公報、平成６年第４０４９号公報」

【０００６】

【発明が解決しようとする課題】マルチライン駆動は特
殊駆動方式であるため、この駆動法を実行する場合に
は、液晶パネルの駆動回路の他に、専用のインタフェー
ス回路を必要とする場合が多い。

【０００７】例えば、表示装置が搭載される電子機器に
内蔵されている汎用のＭＰＵと、液晶パネルのマルチラ
イン駆動を実行する特殊なドライバＩＣとの間で表示デ
ータの転送を行う場合、転送タイミングの制御用に専用
のインタフェースが必要となる場合がある。

【０００８】しかし、これでは専用のインタフェースを
設ける分だけ実装スペースが増大し、表示装置を組み込
んだ電子機器の小型化の妨げとなり、また、電子機器の
コスト上昇の一因ともなる。

【０００９】そこで、本発明の目的の一つは、電子機器
に内蔵されているＭＰＵに何ら負担をかけることなく、
ＭＰＵと液晶パネル等の駆動回路との間の専用インタフ
ェースをなくすことを可能とする、新規な液晶パネル等
の駆動回路を提供することにある。

【００１０】

【課題を解決するための手段】上述した課題を解決する
本発明は、以下のような構成をしている。

【００１１】（１）請求項１に記載の本発明は、表示要
素がマトリクス状に配置され、かつ走査線ならびにデー
タ線の電圧により表示要素の表示状態が制御される表示
体の、前記データ線を駆動するための回路であって、こ
の回路が担当する表示領域における表示データを蓄積す
るための表示データメモリと、前記走査線を複数本同時
に選択するための選択電圧パターンと、前記表示データ
メモリから読み出された前記表示データとの比較に基づ
き前記データ線に印加する電圧を決定するデコーダと、
を具備し、表示データは、ＭＰＵ（Microcomputer Proc
essing Unit）のバスを介してｍビット（ｍはＭＰＵが
一度に処理可能なビット数）単位で表示データメモリへ
と転送され、前記表示データメモリへの表示データの書
き込みは、前記同時に選択する走査線の数をｈ本（ｈは
２以上の自然数）とした場合、１本のデータ線に印加す
る電圧を決定するのに必要なｈ個の表示データを含むｍ
ビットの表示データを単位として行われることを特徴と
する。

【００１２】ＭＰＵの並列データの処理単位（ｍビッ
ト）を、マルチライン駆動用の処理の単位としても採用
し、データ転送の単位（データのビット数）を統一す
る。つまり、１本のデータ線に印加する電圧を決定する
のに必要なｈ個の表示データを含むｍビットの表示デー
タを表示データメモリへのアクセス単位とする。

【００１３】これにより、ＭＰＵは、内部バスに接続さ
れた自己が管理するメモリにデータ転送をするのと同様
に、マルチライン駆動用の表示データメモリにもデータ
を転送することができる。マルチライン駆動のための処
理もマイクロコンピュータの内部と同様に行われるた
め、データ転送のタイミング制御に関する整合性もよ
く、ＭＰＵに特別な負担がかからない。

【００１４】（２）請求項２に記載の本発明は、請求項
１において、前記「ｍ」は前記「ｈ」の倍数であること
を特徴とする。

【００１５】データの同時転送単位ならびに表示データ
ＲＡＭへの書き込み単位である「ｍ」と、マルチライン
選択数である「ｈ」との整合性がよいため、データの転
送，ＲＡＭへの書き込み，読出しのタイミング制御が容
易である。したがって、データ処理のパイプライン化も
可能である。

【００１６】（３）請求項３に記載の本発明は、請求項
１または請求項２において、駆動回路はさらに、前記Ｍ
ＰＵからの命令を解読するコマンド解読回路と、そのコ
マンド解読回路によって解読された命令に基づいて、Ｍ
ＰＵのバスを介して転送されてくる前記ｍビットの表示
データの前記表示データメモリへの書き込みを制御する
第１の制御回路と、前記コマンド解読回路によって解読
された命令に基づいて、前記表示データメモリからの表
示データの読出し、ならびに読み出した表示データの前
記デコーダへの転送を制御する第２の制御回路と、を具
備することを特徴とする。

【００１７】駆動回路の内部に、ＭＰＵからの命令を解
読するコマンド解読回路と、その命令に基づいて表示デ
ータメモリの入出力等を制御する制御回路とを設けたこ
とにより、駆動回路は、ＭＰＵとは独立に動作可能とな
り、しかも、ＭＰＵには何ら負担をかけない。

【００１８】（４）請求項４に記載の本発明は、請求項
１〜請求項３のいずれかにおいて、表示要素がマトリク
ス状に配置され前記表示体は、列方向（データ線の延在
方向）にＸ個，行方向（走査線の延在方向）にＹ個配列
されてなる（Ｘ×Ｙ）個の表示要素を具備しており、前
記表示データメモリは、メモリセルが列方向（ビット線
の延在方向）に（Ｘ／ｍ）個，行方向（ワード線の延在
方向）に（Ｙ×ｍ）個配置されてなる（Ｘ×Ｙ）個のメ
モリセルを具備する、ランダムアクセスメモリであるこ
とを特徴とする。

【００１９】表示データメモリへの、ｍビットの表示デ
ータの一括した入出力を可能とするために、表示データ
メモリの構成を工夫したものである。一本のワード線に
接続されたメモリセル群を、同時に入出力処理されるｍ
ビットデータの蓄積に使用する。

【００２０】よって、そのワード線の電位をアクティブ
とすることによって、ｍビットデータの並列の書き込
み，読出しを行うことができる。

【００２１】（５）請求項５に記載の本発明は、請求項
１〜請求項３のいずれかにおいて、表示要素がマトリク
ス状に配置され前記表示体は、列方向（データ線の延在
方向）にＸ個，行方向（走査線の延在方向）にＹ個配列
されてなる（Ｘ×Ｙ）個の表示要素を具備しており、前
記表示データメモリは、ｎ個（ｎは２以上の自然数）の
分割されたブロックからなるランダムアクセスメモリで
あり、分割された１つのブロックは、メモリセルが列方
向（ビット線の延在方向）に（Ｘ／ｍ）個，行方向（ワ
ード線の延在方向）に{（Ｙ×ｍ）／ｎ}個配置されてな
る{（Ｘ×Ｙ）／ｎ}個のメモリセルを具備することを特
徴とする。

【００２２】本請求項の発明では、表示データメモリを
複数のブロックに分割する。これにより、ワード線も分
割されてワード線の長さが短くなり、１本のワード線当
たりの負荷が減少する。これにより信号遅延が軽減さ
れ、アクセスタイムの増大を防止できる。

【００２３】（６）請求項６に記載の本発明は、請求項
３において、表示要素がマトリクス状に配置され前記表
示体は、列方向（データ線の延在方向）にＸ個，行方向
（走査線の延在方向）にＹ個配列されてなる（Ｘ×Ｙ）
個の表示要素を具備しており、前記表示データメモリ
は、ｎ個（ｎは２以上の自然数）の分割されたブロック
からなるランダムアクセスメモリであり、分割された１
つのブロックは、メモリセルが列方向（ビット線の延在
方向）に（Ｘ／ｍ）個，行方向（ワード線の延在方向）
に{（Ｙ×ｍ）／ｎ}個配置されてなる{（Ｘ×Ｙ）／ｎ}
個のメモリセルを具備しており、前記分割された各ブロ
ックの間には、前記コマンド解読回路と、前記第１の制
御回路と、前記第２の制御回路とが設けられていること
を特徴とする。

【００２４】駆動回路の内部に設けられた、ＭＰＵから
の命令を解読するコマンド解読回路と、その命令に基づ
いて表示データメモリの入出力等を制御する制御回路と
は、かなり大きなロジック回路となる。これらのロジッ
ク回路を、分割された表示データメモリの各ブロック間
に配置することによって、レイアウト的にスペースの有
効利用を図れる。

【００２５】また、ロジック回路（制御回路等）の左右
に表示データメモリの分割ブロックがあることにより、
各ブロックとロジック回路（制御回路等）との距離が同
じとなり、信号遅延量を均一化できる。

【００２６】（７）請求項７に記載の本発明は、請求項
１〜請求項６のいずれかに記載の駆動回路を半導体基板
に集積してなる半導体集積回路装置である。

【００２７】電子機器に搭載されているＭＰＵと整合性
がよい、安価かつ低消費電力の半導体集積回路装置（液
晶パネル等のドライバＩＣ）が得られる。

【００２８】（８）請求項８に記載の本発明は、請求項
１〜請求項７のいずれかに記載の駆動回路と、その駆動
回路によりデータ線が駆動される表示体とを含む表示装
置である。

【００２９】携帯機器等への搭載に適した、安価かつ小
型の表示装置が実現される。

【００３０】（９）請求項９に記載の本発明は、請求項
８に記載の表示装置を搭載した電子機器である。

【００３１】高性能な表示を行える、安価かつ小型の電
子機器を実現できる。

【００３２】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。

【００３３】本発明は、マルチライン駆動法（以下、Ｍ
ＬＳ駆動法という）の特徴に着目して回路構成を工夫し
たものである。本発明の理解のためには、ＭＬＳ駆動法
の内容を知ることが重要であるため、まず、ＭＬＳ駆動
法の概要を説明する。

【００３４】（１）ＭＬＳ駆動法の概要 Ａ．ＭＬＳ駆動法の利点 ＭＬＳ駆動法は、ＳＴＮ（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ
Ｎｅｍａｔｉｃ）液晶パネルなどの、単純マトリクス
方式の液晶パネルにおいて、複数の走査線を同時に選択
する技術である。これにより、走査線の駆動電圧を低く
することができる。

【００３５】また、図７の上側に示すように、従来の線
順次駆動法では、１フレーム期間に１回しか１つの画素
を駆動しないために選択パルスの間隔が広く、液晶の透
過率が時間経過とともに下がり、画像表示のコントラス
トや液晶がオンした時の輝度が低下してしまう。

【００３６】これに対し、図７の下側に示すように、Ｍ
ＬＳ駆動法によれば、１フレーム期間中に複数の選択期
間を設け、複数の選択期間にそれぞれ電圧を印加して１
画素を駆動するため、各選択期間に電圧を印加した後の
透過率の減少が少なく、平均値として高い透過率を得る
ことができる。従って、コントラストを向上させること
ができる。

【００３７】Ｂ．ＭＬＳ駆動法の原理 図８に示されるような単純マトリクス型の液晶表示装置
をＭＬＳ駆動する場合について考察する。

【００３８】図８において、走査線（Ｘ1〜Ｘn）とデー
タ線（Ｙ1〜Ｙm）は、２枚の透明なガラス基板上に電極
によって形成されており、２枚の基板間に液晶が挟まれ
ている。

【００３９】データ線はデータ線駆動回路（Ｙドライ
バ）２０００に、走査線は走査線駆動回路（Ｘドライ
バ）３０００に接続されている。なお、図中、記載の簡
略化のために、データ線駆動回路を「Ｙドライバ」と記
載し、走査線駆動回路を「Ｘドライバ」と記載してい
る。

【００４０】各走査線および各データ線の交差部には画
素が形成され、各走査線および各データ線に供給される
走査信号およびデータ信号により、その表示要素が駆動
される。

【００４１】ここで、図９に示すように、２本の走査線
Ｘ１，Ｘ２を同時に駆動し、それらの走査線とデータ線
Ｙ１とが交差する位置の画素をオン／オフさせる場合を
考える。

【００４２】オン画素を「−１」とし、オフ画素を「＋
１」と記すことにする。このオン／オフを示すデータは
フレームメモリ内に格納されている。また、選択パルス
は「＋１」，「−１」の２値で表す。また、データ線Ｙ
１の駆動電圧は、「−Ｖ２」，「＋Ｖ２」，「Ｖ１」の
３値である。

【００４３】データ線Ｙ１に、「−Ｖ２」，「＋Ｖ
２」，「Ｖ１」のいずれの電圧を与えるかは、表示デー
タベクトルｄと、選択行列βとの積により決定される。

【００４４】図９の（ａ）の場合は、ｄ・β＝−２であ
り、（ｂ）の場合は、ｄ・β＝＋２であり、（ｃ）の場
合は、ｄ・β＝＋２であり、（ｄ）の場合は、ｄ・β＝
０となる。

【００４５】そして、表示データベクトルｄと、選択行
列βとの積が「−２」のときにデータ線駆動電圧として
「−Ｖ２」が選択され、「＋２」のときに「＋Ｖ２」が
選択され、「０」のときに「Ｖ１」が選択される。

【００４６】表示データベクトルｄと選択行列βとの積
の演算を電子回路で行う場合には、表示データベクトル
ｄと選択行列βの、対応するデータの不一致数を判定す
る回路を設ければよい。

【００４７】つまり、不一致数が「２」の場合には、デ
ータ線駆動電圧として「−Ｖ２」を選択する。不一致数
が「０」の場合には、データ線駆動電圧として「＋Ｖ
２」を選択する。また、不一致数が「１」の場合には、
データ線駆動電圧として「Ｖ１」を選択する。

【００４８】２ラインを同時に選択するＭＬＳ駆動で
は、上述のようにしてデータ線駆動電圧を決定し、１フ
レーム期間内で２回の選択期間を設け、その選択期間に
それぞれ電圧を印加して画素の表示状態を決定してい
る。このような駆動法を採用することによって駆動電圧
を低くすることができ、また、複数の選択期間に電圧を
印加しているため透過率の低下が少なく、コントラスト
が向上する。

【００４９】このように、ＭＬＳ駆動を実現するために
は、１選択期間毎に、表示画像のデータ（すなわち表示
パターン）と選択パルスのパターン、すなわち、走査電
圧パターン（選択電圧パターンという場合もある）との
不一致判定が必要となる。

【００５０】この比較を実現するためには、「同時に選
択される走査ライン数（ｈ）×１ワード線に接続される
メモリセル数（ｋ）」分の表示データが一度に必要とな
る。したがって、表示データメモリから必要なデータ群
を一括して読み出すために、表示データメモリの構成を
工夫する必要がある。

【００５１】（２）本実施の形態にかかる液晶パネルの
データ線駆動回路の全体構成 図１に液晶パネルのデータ線駆動回路（図中、Ｙドライ
バと表記しており、以下、この用語を用いて説明する）
の全体構成が示される。

【００５２】Ｙドライバ２００は、液晶パネル４００の
ＭＬＳ駆動のための専用のＩＣである。このＹドライバ
２００は、液晶パネル４００が搭載される電子機器に内
蔵されるマイクロコンピュータ１００と接続されて使用
される。このマイクロコンピュータ１００も半導体集積
回路化されている。

【００５３】マイクロコンピュータ１００は、８ビット
のＭＰＵ(Microcomputer Processing Unit)１０２，内
部データバス１０４，ＶＲＡＭ１０５等を有する。

【００５４】Ｙドライバ２００は、ＭＰＵ１０２との間
の情報の授受を行うＭＰＵインタフェース回路２０２
と、マイクロコンピュータ１００の内部データバス１０
４に直結され、表示データの授受を行う入出力バッファ
２０４と、データの一時的な蓄積を行うバスホールダ２
３０と、コマンドの解読を行うコマンドデコーダ２０６
と、ＭＰＵからの指示に基づき、主に表示データＲＡＭ
２２０への表示データのライトアクセスを制御するＭＰ
Ｕ系制御回路２０８と、表示データＲＡＭ２２０からの
表示データの読出しやデータ先に印加する電圧の決定動
作のタイミング等を制御するＬＣＤ系制御回路と、カラ
ムアドレス制御回路２１２と、ロウアドレス制御回路
２１８と、データバッファ２１４と、カラムスイッチ２
１６と、表示データＲＡＭ２２０と、出力選択回路２２
２と、ラッチ２２４と、選択電圧パターンと表示データ
との不一致を検出してデータ線に印加するべき電圧を決
定するマルチラインデコーダ２２６と、決定された電圧
を選択して出力する電圧セレクタ２２８とを具備する。

【００５５】ここで注目すべき点は、Ｙドライバ２００
は、マイクロコンピュータ１００の内部データバス１０
４に直結しており、８ビットのＭＰＵ１ー２から表示デ
ータＲＡＭ２２０へのデータ転送は、マイクロコンピュ
ータ１００内におけるデータ転送と同じように、８ビッ
ト単位（ＭＰＵ１０２がデータを並列処理できる単位）
で行われることである。つまり、図１中、マイクロコン
ピュータ１００内の内部データバス１０４から表示デー
タＲＡＭ２２０に至るまでのデータ転送ラインＤＢ１，
ＤＢ２，ＤＢ３，ＤＢ４，ＤＢ５は、８ビット（１バイ
ト）単位で並列にデータを転送するラインである。

【００５６】つまり、外部のマイクロコンピュータ１０
０とＸドライバ２００との間にデータ転送のパイプライ
ンを構築する。データ転送に際し、バスホールダ２３０
を適宜に用いて転送タイミングを微調整することができ
る。

【００５７】つまり、ＭＰＵ１０２は、マイクロコンピ
ュータの内部と外部を特に意識することなく、表示デー
タの転送処理を命令を出すことができる。

【００５８】ＭＰＵインタフェース回路２０２に入力さ
れたＭＰＵ１０２からのデータ転送命令は、コマンドデ
コーダ（コマンド解読回路）２０６で解読され、その内
容や必要な制御データ等がＭＰＵ系制御回路（第１の制
御回路）２０８，ＬＣＤ系制御回路（第２の制御回路）
２１０に送られる。

【００５９】必要な情報が与えられたＭＰＵ系制御回路
２０８は、入力バッファ２０４，カラムアドレス制御回
路２１２を制御して、入出力バッファ２０４から表示デ
ータＲＡＭ２２０へのデータ転送，データの書き込みを
実行する。

【００６０】ＬＣＤ系制御回路２１０は、上述のＭＰＵ
系制御回路の動作とは独立に、表示データＲＡＭ２２０
からデータを読み出させる。

【００６１】出力選択回路２２２は、ＭＬＳ駆動に必要
な表示データを選択して読出す。表示データは、ラッチ
２２４に一時的に保持された後、マルチラインデコーダ
２２６に送られる。マルチラインデコーダ２２６の一致
・不一致判定の結果、決定された電圧情報は電圧セレク
タ２２８に伝達され、電圧セレクタ２２８はその電圧を
選択して、液晶パネル４００のデータ線（Ｙドライバ２
００が担当する表示領域のデータ線）に供給する。

【００６２】なお、図１中、Ｙドライバ２００，Ｘドラ
イバ３００は、一つのＩＣとして描かれているが、同じ
機能をもつ複数のＩＣをカスケード接続して用いてもよ
い。複数のＩＣをカスケード接続して一つのＸドライバ
とする場合、各ＩＣにおける表示データＲＡＭのメモリ
容量は、その１個のＩＣが担当する表示領域分の容量で
あり、電圧セレクタ２２８から出力されるデータ線駆動
電圧は、一つのＩＣが担当する表示領域のデータ線につ
いての駆動電圧となる。

【００６３】（３）表示データＲＡＭ２２０の構成およ
びデータの書き込み，読出し動作の概要 図２（ａ）は液晶パネル４００の１画素に１データを対
応させたビットマップ形式のメモリ構成を示し、同図
（ｂ）は図１で採用されている表示データＲＡＭ２２０
のメモリ構成を示す。図（ａ）の縦方向の１〜２４０，
横方向の１〜３２０，図（ｂ）の縦方向の１〜３０，横
方向の１〜２５６０はそれぞれメモリの物理的アドレス
を示し、（ｂ）における[１]〜[３０]，[１]〜[３２０]
は、ＭＰＵ１０２側から見たアドレス空間におけるアド
レスを示す。

【００６４】通常の画像メモリ（フレームメモリ）な
ら、図２（ａ）のような構成となるはずであるが、上述
のとおり、ＭＬＳ駆動を行う場合には、同時に選択する
走査線数（ｈ）分の全データを並列に一度にマルチライ
ンデコーダに供給する必要があり、このような特殊な読
出しを可能とするべく、図２（ｂ）のような特殊な構成
を採用したものである。

【００６５】つまり、図２（ａ）では、２４０個（ビッ
ト線方向）×３２０個（ワード線方向）のメモリセルを
配置してメモリを構成しているが、図２（ｂ）では、３
０個（ビット線方向）×２５６０個（ワード線方向）の
メモリセルを配置してメモリを構成している。つまり、
（ｂ）では、ビット線方向のメモリセル数が１／８に圧
縮され（２４０÷８＝３０）、一方、ワード線方向のメ
モリセル数が８倍になっている（３２０×８＝２５６
０）。

【００６６】これは、一度に読み出すべき図２（ａ）の
領域（ア）の全データ、すなわち、図２（ａ）中の（ａ
１，ｂ１，ｃ１，ｄ１）から（ａ３２０，ｂ３２０，ｃ
３２０，ｄ３２０）までの全データを１本のワード線に
接続されるメモリセル群に記憶させ、そのワード線をア
クティブにすることで、各データの同時の並列読出しを
可能とするためであり、また、データ転送との整合をと
るためである。

【００６７】前述のとおり、データ転送は全て８ビット
で行われるため、パイプライン的な処理を確保するため
には、表示データＲＡＭ２２０に対するデータの書き込
みも８ビットで行う必要があり、よって、８ビットのデ
ータの同時書き込みを行うべく、図２（ｂ）のように縦
を１／８に圧縮し、横を８倍に伸張したメモリ構成とし
たものである。

【００６８】そして、表示データＲＡＭ２２０への１回
の書き込みでは、同時に選択される走査線に対応したデ
ータ（例えば、ａ１，ｂ１，ｃ１，ｄ１）の他に、次の
サイクルで同時に選択される走査線に対応したデータ
（例えば、ｅ１，ｆ１，ｇ１，ｈ１）を一組の単位（８
ビット）として、一括の書き込みを行う。

【００６９】ＭＰＵ１０２側からみた表示データＲＡＭ
２２０のカラムアドレスは、[１]〜[３０]であり、ロウ
アドレスは[１]〜[３２０]である。したがって、図１の
カラムアドレス制御回路２１２とロウアドレス制御回路
２１８は、カラムアドレスを固定しておき、ロウアドレ
スを１づつインクリメントしながら８ビット単位の書き
込みを実行していく。

【００７０】このように、表示データメモリ２２０への
表示データの書き込みは、同時に選択される走査線の数
をｈ本（ｈは２以上の自然数）とした場合、１本のデー
タ線に印加する電圧を決定するのに必要なｈ個の表示デ
ータを含むｍビット（ｍはデータ転送のビット数）の表
示データを単位として行われる。これにより、ＭＰＵ１
０２は、内部バス１０４に接続された自己が管理するメ
モリ（１０５等）にデータ転送をするのと同様に、マル
チライン駆動用の表示データＲＡＭにもデータを転送す
ることができる。よって、マルチライン駆動のための処
理もマイクロコンピュータの内部と同様に行われるた
め、データ転送のタイミング制御に関する整合性もよ
く、ＭＰＵに特別な負担がかからない。

【００７１】また、表示データメモリ２２０からのデー
タの読出しに際しては、図２（ｂ）の下側に矢印で示す
ように、まず、奇数番目の物理アドレスのメモリセルか
ら、図２（ａ）の領域（ア）の表示データを一括して読
出す。そして、次のサイクルで、偶数番目の物理アドレ
スのメモリセルから、図２（ａ）の領域（イ）の表示デ
ータを一括して読出す。このような読出しデータの選択
は、図１の出力選択回路２２２が実行する。

【００７２】このように、本実施の形態では、データ転
送ならびにＲＡＭへの書き込み単位（「８」ビット）
は、マルチライン選択数（「４」）の倍数であり、よっ
て、ＲＡＭへの書き込み，読出しの整合性がよく、タイ
ミング制御が容易である。よって、データのパイプライ
ン的な処理に適する。

【００７３】（４）表示データＲＡＭ２２０周辺の回路
の具体例 図３に表示データＲＡＭ２２０周辺の回路の具体例が示
される。

【００７４】表示データＲＡＭ２２０としては、ＳＲＡ
Ｍを用いている。メモリセルＭ１，Ｍ２・・・は、ワー
ド線Ｗ１，Ｗ２・・・がアクティブとなると選択状態と
なり、各メモリセルへの書き込み，読出しが可能とな
る。

【００７５】一方、データバッファ２１４は、ＭＰＵ１
０２の内部バス１０４を介して送られてくる８ビットの
データＤ０〜Ｄ７を一時的にストアするもので、各デー
タに対応した段数のフリップフロップ２１５ａ〜２１５
ｈを有する。

【００７６】各段のフリップフロップ２１５ａ〜２１５
ｈには、１対の信号ラインＤＬ１，ｘＤＬ１、ＤＬ２，
ｘＤＬ２・・・がそれぞれ接続されている。なお、ｘは
電圧レベルが反転されていることを示す記号である。

【００７７】この信号ラインＤＬ１，ｘＤＬ１、ＤＬ
２，ｘＤＬ２・・・にカラムスイッチを構成する８組の
ＮＭＯＳトランジスタＳ１，Ｓ２、・・・Ｓ１５，Ｓ１
６の一端（ソース，ドレイン）が接続され、８組のＮＭ
ＯＳトランジスタＳ１，Ｓ２・・・のゲートには、カラ
ムアドレス制御回路２１２から出力される共通のカラム
スイッチ制御信号ＡＤＲ１（ＡＤＲ２）が供給される。

【００７８】つまり、例えば、カラムスイッチ制御信号
ＡＤＲ１がアクティブとなると、８組のＮＭＯＳトラン
ジスタＳ１，Ｓ２、・・・Ｓ１５，Ｓ１６が全部オンし
て、８個のメモリセル（例えば、メモリセルＭ１〜Ｍ
８）へのデータの同時書き込みが可能となる。

【００７９】また、メモリセルからのデータの読出しに
おいて、相補ビット線対ＢＬ１，ｘＢＬ１等を介して読
み出された表示データは、出力選択回路２２２で選別さ
れた後にラッチ２２４へと送られる。

【００８０】出力選択回路２２２は、選択信号ＳＥＬ
１，ＳＥＬ２によって選択的にオンするＭＯＳトランジ
スタからなるスイッチＳ３０〜Ｓ３７を具備し、選択信
号ＳＥＬ１がアクティブとなると偶数番目のメモリセル
からのデータを通過させ、選択信号ＳＥＬ２がアクティ
ブとなると奇数番目のメモリセルからのデータを通過さ
せる。

【００８１】ラッチ２２４はインバータＩＮＶ１，ＩＮ
Ｖ２を組み合わせたフリップフロップを有する。

【００８２】ラッチ２２４で保持された表示データは、
マルチラインデコーダ２２６に供給される。マルチライ
ンデコーダ２２６は、液晶パネルの１本のデータ線を駆
動するための電圧を決定する不一致判定回路２２７ａ，
２２７ｂ・・を有する。

【００８３】図５は、１個の不一致判定回路の構成を示
したブロック図である。

【００８４】不一致数判定回路は、第１のＲＯＭ回路
１、第２のＲＯＭ回路２、第３のＲＯＭ回路３、第４の
ＲＯＭ回路４、第５のＲＯＭ回路５と、プリチャージ
（ＰＣ）回路６〜１０を有している。ＰＣ回路６，７，
９，１０は同じ構成であるが、ＰＣ回路８は構成が少し
異なり、入出力端子の数が１つになっている。

【００８５】不一致数判定回路への入力信号は、液晶パ
ネルの走査線駆動のパターン（選択電圧パターン）を判
別するためのパターン識別信号（ＰＤ０，ＰＤ１）と、
フレームメモリから読み出したデータ信号ｄａｔａ１か
らｄａｔａ４と、プリチャージ信号ＰＣ、表示のオン、
オフを反転する信号ＦＲである。

【００８６】これら入力信号は、各々インバータを介し
て、正転信号と反転信号の両方がＲＯＭ１〜５回路１〜
５に共通に入力される。ただし、ＦＲ端子には、正転信
号だけが入力される。

【００８７】ＰＣ１〜５回路６〜１０の出力信号ｓｗ１
〜ｓｗ５は、図２０のレベルシフタ２５９を介し、電圧
セレクタ２６０の制御端子に接続されている。出力信号
ｓｗ１〜ｓｗ５のいずれか１つがＨｉｇｈの時、電圧セ
レクタ内で対応する電圧レベルＶY1〜ＶY5の１つが選択
され、データ線に印加される。

【００８８】図６は、図５のＲＯＭ５回路５を模式的に
表した図であり、Ｎチャンネル・トランジスタ（以降Ｎ
ｃｈ・Ｔｒ）を白丸（○）で示している。

【００８９】図６の左側において、通常のＣＭＯＳトラ
ンジスタ記号と対応して示しているように、ゲートは
（ａ，ｃ）と表記され、ドレインは（ｂ）と表記され、
ソースは（ｄ）と表記され、サブストレート（Ｖｓｓ＝
ＧＮＤ）と表記されている。

【００９０】次に、入力信号からデコード演算により出
力信号が生成される過程を説明する。

【００９１】不一致判定回路の出力線（縦の線）は、あ
らかじめプリチャージ（ＰＣ信号）によりＨｉｇｈにな
っている。入力線（横の線）から入力される入力信号に
よって、一本の縦の線に直列接続されている全てのＮｃ
ｈ・Ｔｒがオンすると、その縦の線の電位はＶｓｓとな
り、出力はＬｏｗに変化する。

【００９２】例えば、走査電圧パターン（選択電圧パタ
ーン）として図１０のパターンを採用しているとする。

【００９３】ＸＰＣがＨｉｇｈで、ｄａｔａ１〜ｄａｔ
ａ４がすべてＨｉｇｈならば、ＲＯＭ５回路の１列目の
Ｎｃｈ・Ｔｒがすべてオンし、ＶｓｓにつながりＬｏｗ
を出力する。他の列は、オンしていないＮｃｈ・Ｔｒが
あり、Ｖｓｓにはつながらず、Ｈｉｇｈのままである。

【００９４】このように、Ｎｃｈ・Ｔｒをどこに置くか
によって、出力を選択することができる。つまり、Ｎｃ
ｈ・Ｔｒの配置によって、入力信号をデコードし、選択
電圧データへと変換することが可能である。

【００９５】マルチラインデコーダ２２６から出力され
る選択電圧データは、電圧セレクタ２２８に入力され、
そのデータに対応した電圧が選択されて液晶パネル４０
０に供給される。なお、参照番号２２９ａ，２２９ｂは
それぞれ、１出力当たりの電圧選択回路を示す。

【００９６】（５）第２の実施の形態 図２の表示データＲＡＭ２２０は、同時に駆動される走
査線の数に対応する表示データを、１本のワード線をア
クティブとすることにより一挙に読み出す必要上、通常
のＲＡＭに比べて、横方向に極めて長い（つまり、１本
の走査線が極めて長い）という特殊な形態をしている。

【００９７】一方、上述のとおり、電子機器に内蔵され
るマイクロコンピュータ１００におけるＭＰＵ１０２
（図１）は、液晶パネルのＭＬＳ駆動を何ら意識するこ
となく、通常どおり高速のデータ転送処理を実行する。

【００９８】したがって、表示データＲＡＭ２２０への
データの入出力の際、長いワード線の駆動により信号遅
延が生じてアクセスタイムが増大すると、ＭＰＵ１０２
側からの高速なデータ転送との整合性がとれずに、ＭＰ
Ｕ１０２のバスと直結したパイプライン的なデータ転送
が困難になる場合も想定される。

【００９９】そこで、本実施の形態では、図４に示すよ
うに、表示データＲＡＭ２２０を例えば２つのブロック
２２１ａ，２２１ｂに分割して１本のワード線長を短縮
し、駆動遅延を軽減する。

【０１００】図４においては、図１と同じ箇所には同じ
参照番号を付してある。

【０１０１】各ブロック２２１ａ，２２１ｂにはワード
線ドライバ２４０，２４２が設けられ、各ワード線ドラ
イバ２４０，２４２はそれぞれ、分割されたワード線Ｗ
１ａ〜Ｗｎａ，Ｗ１ｂ〜Ｗｎｂを駆動する。また、カラ
ムアドレス制御回路２１２ａ，２１２ｂ，データバッフ
ァ２１４ａ，２１４ｂ，マルチラインデコーダ２２６
ａ，２２６ｂも分割して設けている。

【０１０２】さらに、本実施の形態では、分割されたブ
ロック２２１ａ，２２１ｂの間に、ロジック回路２１１
を配置している。

【０１０３】ここで、「ロジック回路２１１」は、図１
におけるＭＰＵインタフェース２０２，バスホールダ２
３０，コマンドデコーダ２０６，ＭＰＵ制御回路２０
８，ＬＣＤ系制御回路２１０を総括的に表現する名称で
ある。特に、ＭＰＵ制御回路２０８，ＬＣＤ系制御回路
２１０はかなり大きなロジック回路であり、その配置が
問題となる。

【０１０４】そこで、本実施の形態では、ＭＰＵ制御回
路２０８やＬＣＤ系制御回路２１０を含む「ロジック回
路２１１」を、分割された表示データＲＡＭの各ブロッ
ク２２１ａ，２２１ｂ間に配置し、スペースの有効利用
を図っている。

【０１０５】また、ロジック回路２１１の左右に分割さ
れたブロック２２１ａ，２２１ｂがあることにより、ロ
ジック回路２１１から各ブロック２２１ａ，２２１ｂま
での距離が同じとなり、信号遅延量を均一化できる。

【０１０６】なお、本実施の形態では表示データＲＡＭ
を２分割しているが、これに限定されるものではなく、
適切な分割を行うことができる。

【０１０７】本実施の形態の駆動回路が担当する表示体
の領域のサイズが、縦（データ線の延在方向）にＸ個，
横（走査線の延在方向）にＹ個配列されてなる合計で
（Ｘ×Ｙ）個の表示要素からなる領域であり、表示デー
タメモリをｎ個（ｎは２以上の自然数）に分割する場
合、分割された１つのブロックは、メモリセルが縦（ビ
ット線の延在方向）に（Ｘ／ｍ）個，横（ワード線の延
在方向）に{（Ｙ×ｍ）／ｎ}個配置されてなる合計で
{（Ｘ×Ｙ）／ｎ}個のメモリセルを、具備することにな
る。ここで、ｍは上述のとおり、ＭＰＵの並列データ処
理単位（転送の処理単位）である。

【０１０８】（６）第３の実施の形態 次に、上述の表示装置（液晶表示装置）を搭載した電子
機器の例について説明する。

【０１０９】本実施の形態にかかる電子機器は、図１１
に示す表示情報出力源１０００、表示情報処理回路１０
０２、表示駆動回路１００４、液晶パネルなどの表示パ
ネル１００６、クロック発生回路１００８及び電源回路
１０１０を含んで構成される。表示情報出力源１０００
は、ＲＯＭ、ＲＡＭなどのメモリ、テレビ信号を同調し
て出力する同調回路などを含んで構成され、クロック発
生回路１００８からのクロックに基づいて、ビデオ信号
などの表示情報を出力する。表示情報処理回路１００２
は、クロック発生回路１００８からのクロックに基づい
て表示情報を処理して出力する。この表示情報処理回路
１００２は、例えば増幅・極性反転回路、相展開回路、
ローテーション回路、ガンマ補正回路あるいはクランプ
回路等を含むことができる。表示駆動回路１００４は、
走査側駆動回路及びデータ側駆動回路を含んで構成さ
れ、液晶パネル１００６を表示駆動する。電源回路１０
１０は、上述の各回路に電力を供給する。

【０１１０】このような構成の電子機器として、図１２
に示す液晶プロジェクタ、図１３に示すマルチメディア
対応のパーソナルコンピュータ（ＰＣ）及びエンジニア
リング・ワークステーション（ＥＷＳ）、図１４，図１
５に示すページャ、あるいは携帯電話、ワードプロセッ
サ、テレビ、ビューファインダ型又はモニタ直視型のビ
デオテープレコーダ、電子手帳、電子卓上計算機、カー
ナビゲーション装置、ＰＯＳ端末、タッチパネルを備え
た装置などを挙げることができる。

【０１１１】図１２に示す液晶プロジェクタは、透過型
液晶パネルをライトバルブとして用いた投写型プロジェ
クタであり、例えば３板プリズム方式の光学系を用いて
いる。

【０１１２】図１２において、プロジェクタ１１００で
は、白色光源のランプユニット１１０２から射出された
投写光がライトガイド１１０４の内部で、複数のミラー
１１０６および２枚のダイクロイックミラー１１０８に
よってＲ、Ｇ、Ｂの３原色に分けられ、それぞれの色の
画像を表示する３枚の液晶パネル１１１０Ｒ、１１１０
Ｇおよび１１１０Ｂに導かれる。そして、それぞれの液
晶パネル１１１０Ｒ、１１１０Ｇおよび１１１０Ｂによ
って変調された光は、ダイクロイックプリズム１１１２
に３方向から入射される。ダイクロイックプリズム１１
１２では、レッドＲおよびブルーＢの光が９０°曲げら
れ、グリーンＧの光が直進するので各色の画像が合成さ
れ、投写レンズ１１１４を通してスクリーンなどにカラ
ー画像が投写される。

【０１１３】図１３に示すパーソナルコンピュータ１２
００は、キーボード１２０２を備えた本体部１２０４
と、液晶表示画面１２０６とを有する。

【０１１４】図１４に示すページャ１３００は、金属製
フレーム１３０２内に、液晶表示基板１３０４、バック
ライト１３０６ａを備えたライトガイド１３０６、回路
基板１３０８、第１，第２のシールド板１３１０，１３
１２、２つの弾性導電体１３１４，１３１６、及びフィ
ルムキャリアテープ１３１８を有する。２つの弾性導電
体１３１４，１３１６及びフィルムキャリアテープ１３
１８は、液晶表示基板１３０４と回路基板１３０８とを
接続するものである。

【０１１５】ここで、液晶表示基板１３０４は、２枚の
透明基板１３０４ａ，１３０４ｂの間に液晶を封入した
もので、これにより少なくともドットマトリクス型の液
晶表示パネルが構成される。一方の透明基板に、図２０
に示す駆動回路１００４、あるいはこれに加えて表示情
報処理回路１００２を形成することができる。液晶表示
基板１３０４に搭載されない回路は、液晶表示基板の外
付け回路とされ、図２３の場合には回路基板１３０８に
搭載できる。

【０１１６】図１４はページャの構成を示すものである
から、液晶表示基板１３０４以外に回路基板１３０８が
必要となるが、電子機器用の一部品として液晶表示装置
が使用される場合であって、透明基板に表示駆動回路な
どが搭載される場合には、その液晶表示装置の最小単位
は液晶表示基板１３０４である。あるいは、液晶表示基
板１３０４を筺体としての金属フレーム１３０２に固定
したものを、電子機器用の一部品である液晶表示装置と
して使用することもできる。さらに、バックライト式の
場合には、金属製フレーム１３０２内に、液晶表示基板
１３０４と、バックライト１３０６ａを備えたライトガ
イド１３０６とを組み込んで、液晶表示装置を構成する
ことができる。

【０１１７】なお、これらに代えて、図１５に示すよう
に、液晶表示基板１３０４を構成する２枚の透明基板１
３０４ａ，１３０４ｂの一方に、金属の導電膜が形成さ
れたポリイミドテープ１３２２にＩＣチップ１３２４を
実装したＴＣＰ（ＴａｐｅＣａｒｒｉｅｒ Ｐａｃｋａ
ｇｅ）１３２０を接続して、電子機器用の一部品である
液晶表示装置として使用することもできる。

【０１１８】なお、本発明は上記実施例に限定されるも
のではなく、本発明の要旨の範囲内で種々の変形実施が
可能である。例えば、本発明は上述の各種の液晶パネル
の駆動に適用されるものに限らず、エレクトロルミネッ
センス、プラズマディスプレー装置にも適用可能であ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態にかかるシステムの
全体構成を示す図である。

【図２】表示データＲＡＭのメモリ構成を説明するため
の図であり、（ａ）は液晶パネルの１画素に１データを
対応させたビットマップ形式の一般的なメモリ構成を示
し、（ｂ）は図１で採用されている本発明にかかる表示
データＲＡＭのメモリ構成を示す。

【図３】表示データＲＡＭならびにその周辺回路の具体
的構成例を示す図である。

【図４】本発明の第２の実施の形態にかかるシステムの
要部の構成を示すブロック図である。

【図５】図２のマルチラインデコーダを構成する不一致
判定回路の具体的構成を示す図である。

【図６】図５の不一致判定回路に使用されているＲＯＭ
の構成を示す図である。

【図７】単純マトリクス型の液晶パネルにおけるフレー
ム応答性ならびにマルチライン駆動の原理を説明するた
めの図である。

【図８】単純マトリクス型の液晶パネルにおける電極の
配置を示す図である。

【図９】マルチライン駆動の内容を説明するための図で
ある。

【図１０】マルチライン駆動における走査電圧パターン
（選択電圧パターン）の一例を示す図である。

【図１１】本発明が適用される電子機器のブロック図で
ある。

【図１２】本発明が適用されるプロジェクタの概略を説
明するための図である。

【図１３】本発明が適用されるパーソナルコンピュータ
の外観を示す図である。

【図１４】本発明が適用されるページャの分解斜視図で
ある。

【図１５】外付け回路を備えた画像表示装置の一例を示
す斜視図である。

【符号の説明】

１００ マイクロコンピュータ １０２ ＭＰＵ １０４ 内部データバス １０５ ＶＲＡＭ ２００ Ｙドライバ ２０２ ＭＰＵインタフェース ２０４ 入出力バッファ ２０６ コマンドデコーダ ２０８ ＭＰＵ系制御回路 ２１０ ＬＣＤ系制御回路 ２１２ カラムアドレス制御回路 ２１４ データバッファ回路 ２１６ カラムスイッチ ２１８ ロウアドレス制御回路 ２２０ 表示データＲＡＭ ２２２ 出力選択回路 ２２４ ラッチ ２２６ マルチラインデコーダ ２２８ 電圧セレクタ ３００ Ｘドライバ ４００ 液晶パネル

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６２２ Ｇ０９Ｇ 3/20 ６２２Ｑ ６２３ ６２３Ｕ ６３１ ６３１Ｂ

Claims (9)

【特許請求の範囲】
1. 【請求項１】 表示要素がマトリクス状に配置され、か
   つ走査線ならびにデータ線の電圧により表示要素の表示
   状態が制御される表示体の、前記データ線を駆動するた
   めの回路であって、 この回路が担当する表示領域における表示データを蓄積
   するための表示データメモリと、 前記走査線を複数本同時に選択するための選択電圧パタ
   ーンと、前記表示データメモリから読み出された前記表
   示データとの比較に基づき前記データ線に印加する電圧
   を決定するデコーダと、を具備し、 表示データは、ＭＰＵ（Microcomputer Processing Uni
   t）のバスを介してｍビット（ｍはＭＰＵが一度に処理
   可能なビット数）単位で表示データメモリへと転送さ
   れ、 前記表示データメモリへの表示データの書き込みは、前
   記同時に選択する走査線の数をｈ本（ｈは２以上の自然
   数）とした場合、１本のデータ線に印加する電圧を決定
   するのに必要なｈ個の表示データを含むｍビットの表示
   データを単位として行われることを特徴とする表示体の
   駆動回路。
2. 【請求項２】 請求項１において、 前記「ｍ」は前記「ｈ」の倍数であることを特徴とする
   表示体の駆動回路。
3. 【請求項３】 請求項１または請求項２において、 駆動回路はさらに、 前記ＭＰＵからの命令を解読するコマンド解読回路と、 そのコマンド解読回路によって解読された命令に基づい
   て、ＭＰＵのバスを介して転送されてくる前記ｍビット
   の表示データの前記表示データメモリへの書き込みを制
   御する第１の制御回路と、 前記コマンド解読回路によって解読された命令に基づい
   て、前記表示データメモリからの表示データの読出し、
   ならびに読み出した表示データの前記デコーダへの転送
   を制御する第２の制御回路と、を具備することを特徴と
   する表示体の駆動回路。
4. 【請求項４】 請求項１〜請求項３のいずれかにおい
   て、 表示要素がマトリクス状に配置され前記表示体は、列方
   向（データ線の延在方向）にＸ個，行方向（走査線の延
   在方向）にＹ個配列されてなる（Ｘ×Ｙ）個の表示要素
   を具備しており、 前記表示データメモリは、メモリセルが列方向（ビット
   線の延在方向）に（Ｘ／ｍ）個，行方向（ワード線の延
   在方向）に（Ｙ×ｍ）個配置されてなる（Ｘ×Ｙ）個の
   メモリセルを具備するランダムアクセスメモリであるこ
   とを特徴とする表示体の駆動回路。
5. 【請求項５】 請求項１〜請求項３のいずれかにおい
   て、 表示要素がマトリクス状に配置され前記表示体は、列方
   向（データ線の延在方向）にＸ個，行方向（走査線の延
   在方向）にＹ個配列されてなる（Ｘ×Ｙ）個の表示要素
   を具備しており、 前記表示データメモリは、ｎ個（ｎは２以上の自然数）
   の分割されたブロックからなるランダムアクセスメモリ
   であり、分割された１つのブロックは、メモリセルが列
   方向（ビット線の延在方向）に（Ｘ／ｍ）個，行方向
   （ワード線の延在方向）に{（Ｙ×ｍ）／ｎ}個配置され
   てなる{（Ｘ×Ｙ）／ｎ}個のメモリセルを具備すること
   を特徴とする表示体の駆動回路。
6. 【請求項６】 請求項３において、 表示要素がマトリクス状に配置され前記表示体は、列方
   向（データ線の延在方向）にＸ個，行方向（走査線の延
   在方向）にＹ個配列されてなる（Ｘ×Ｙ）個の表示要素
   を具備しており、 前記表示データメモリは、ｎ個（ｎは２以上の自然数）
   の分割されたブロックからなるランダムアクセスメモリ
   であり、分割された１つのブロックは、メモリセルが列
   方向（ビット線の延在方向）に（Ｘ／ｍ）個，行方向
   （ワード線の延在方向）に{（Ｙ×ｍ）／ｎ}個配置され
   てなる{（Ｘ×Ｙ）／ｎ}個のメモリセルを具備してお
   り、 前記分割された各ブロックの間には、前記コマンド解読
   回路と、前記第１の制御回路と、前記第２の制御回路と
   が設けられていることを特徴とする表示体の駆動回路。
7. 【請求項７】請求項１〜請求項６のいずれかに記載の駆
   動回路を半導体基板に集積してなる半導体集積回路装
   置。
8. 【請求項８】 請求項１〜請求項７のいずれかに記載の
   駆動回路と、その駆動回路によりデータ線が駆動される
   表示体とを含む表示装置。
9. 【請求項９】 請求項８に記載の表示装置を搭載した電
   子機器。