KR20080045259A - 마이크로전자 이미징 유닛 및 웨이퍼 레벨에서마이크로전자 이미징 유닛을 제조하는 방법 - Google Patents

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스티븐 디. 올리버
루 벨리키
윌리엄 엠. 하이아트
데이빗 알. 헴브리
마크 이. 터틀
시드니 리그
제임스 워크
워렌 엠. 판워스
카일 커비
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마이크론 테크놀로지, 인크
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Abstract

본 발명은 마이크로전자 이미징 유닛 및 웨이퍼 레벨에서 복수의 이미징 유닛을 제조하는 방법을 개시한다. 일 실시예에서, 복수의 이미징 유닛을 제조하는 방법은, 집적 회로, 상기 집적 회로에 전기적으로 결합되는 외부 콘택트, 및 상기 집적 회로에 동작 가능하게 결합되는 이미지 센서를 포함하는 복수의 이미징 다이를 갖는 이미저 워크피스를 제공하는 단계를 포함한다. 개별 이미지 센서는 상기 이미지 센서의 주변 부분에 적어도 하나의 암전류 픽셀을 포함한다. 상기 방법은 상기 워크피스 상에 및 상기 이미지 센서 위에 커버층을 증착하는 단계를 포함한다. 상기 방법은 상기 커버층을 패터닝 및 선택적으로 현상하여 대응하는 이미지 센서 위에 커버층 재료의 분리된 볼륨들을 형성하는 단계를 더 포함한다. 커버층 재료의 상기 분리된 볼륨들은 개별 암전류 픽셀의 인보드 에지와 정렬되는 측벽을 가져, 상기 암전류 픽셀이 상기 분리된 볼륨들에 의해 덮이지 않는다.

Description

마이크로전자 이미징 유닛 및 웨이퍼 레벨에서 마이크로전자 이미징 유닛을 제조하는 방법{MICROELECTRONIC IMAGING UNITS AND METHODS OF MANUFACTURING MICROELECTRONIC IMAGING UNITS AT THE WAFER LEVEL}
본 발명은 이미지 센서를 갖는 마이크로전자 이미징 유닛 및 웨이퍼 레벨에서 그러한 이미지 유닛을 제조하는 방법에 관한 것이다.
마이크로전자 이미저가 디지털 카메라, 픽처 기능을 포함한 무선 장치, 및 다수의 다른 애플리케이션에 사용된다. 셀 폰 및 개인 휴대 정보 단말기(PDA)는 예컨대, 픽처를 캡처 및 전송하기 위한 마이크로전자 이미저를 통합하고 있다. 마이크로전자 이미저의 성장 속도는, 그 이미저가 더욱 소형화되고 더 높은 픽셀 카운트로 더 나은 이미지를 생성하기 때문에, 끊임없이 증가되어 왔다.
마이크로전자 이미저는 전하 결합 소자(CCD) 시스템, 상보형 금속-산화물 반도체(CMOS) 시스템, 또는 다른 고체 시스템을 사용하는 이미지 센서를 포함한다. CCD 이미지 센서는 디지털 카메라 및 다른 애플리케이션에 광범위하게 사용되어 왔다. CMOS 이미지 센서도 또한 낮은 생산 비용, 높은 수율 및 작은 사이즈를 가질 것으로 기대되기 때문에, 매우 신속하게 대중화되고 있다. CMOS 이미지 센서는 반도체 장치를 제조하기 위해 개발된 기술 및 설비를 사용하여 제조된다. CMOS 이미 지 센서뿐만 아니라 CCD 이미지 센서는 따라서 그들의 전용 부품을 보호하도록 그리고 외부 전자 콘택트를 제공하도록 "패키지화"된다.
이미지 센서는 일반적으로 초점면(focal plane)에 배열되는 픽셀의 어레이를 포함한다. 각 픽셀은 포토게이트, 광도체 또는 광-생성 전하를 축적하는 도핑된 영역을 갖는 포토다이오드를 포함하는 감광 소자이다. 아미크로렌즈 및 컬러 필터 어레이는 공통적으로 이미저 픽셀 위에 위치한다. 마이크로렌즈는 광을 각 픽셀의 초기 전하 축적 영역 위에 집속한다. 광의 광량자는 마이크로렌즈를 통과한 후 전자 축적 영역 위에 충돌하기 전에 컬러 필터 어레이(CFA)를 또한 통과할 수 있다. 종래의 기술은 대응하는 픽셀 위에 사각형이나 원형으로 패터닝되는 폴리머 코팅을 갖는 단일 마이크로렌즈를 사용한다. 마이크로렌즈는 마이크로렌즈를 성형 및 경화하기 위해 제조하는 동안 가열될 수도 있다. 마이크로렌즈의 사용은 큰 광-수집 영역으로부터 광을 수집하고 대응하는 픽셀의 작은 감광 영역에 광을 집속시킴으로써 이미징 장치의 감광도를 상당히 향상시킨다.
더 작은 사이즈의 픽셀의 사용은, 이미저 장치의 사이즈를 감소시키고 이미저 해상도를 증가시킬 필요가 있으므로, 마이크로전자 이미저에서의 중요성이 증가하고 있다. 그러나, 픽셀 사이즈를 감소시키면, 이미지 센서에 광이 입사되지 않을 때 이미지 센서 내에 존재하는 배경 신호가 판독되거나 "노이즈"의 문제점이 증가한다. "암전류"라고 하는 이러한 노이즈는 이미지 센서를 갖고 있는 기판 재료 내에서의 전자 활동성의 결과이다. 더욱 구체적으로는, 암전류는 픽셀의 전하 축적 영역 내에 수집되는 열적으로 방출된 전하의 결과이다. 암전류의 크기는 이미 지 센서 구조 및 동작 온도에 의존한다.
암전류를 보상하는 하나의 방법은 이미지 센서의 주변에서 픽셀의 세트를 마스킹 오프하여 픽셀의 세트가 광에 노출되지 않도록 하는 것이다. 입사광은 이들 픽셀에 진입하는 것이 차단되기 때문에, 이들 픽셀 내에 포함되는 신호는 암전류에만 기인한다. 이들 암 기준 픽셀은 이미지 센서 출력을 보정하기 위한 "블랙 레벨" 기준으로서 사용된다. 그러나, 하나의 문제점은, 과도하게 작은 픽셀들이 서로 매우 근접하게 위치하기 때문에 이미지 센서의 주변에서의 암 기준 픽셀을 인접하는 활성 픽셀로부터 정확하게 구획하는 것이 어렵다는 것이다. 예를 들면, 이미지 센서의 외부 경계에 매우 근접한 암 기준 픽셀은, 암 기준 픽셀이 완전히 차폐되지 않기 때문에, 입사광으로부터 신호를 스캐빈지(scavenge)할 수 있다. 따라서, 측정된 암전류는 그러한 환경에서 이미지 센서의 진정한 암 전류를 나타낼 수 없다. 또한, 입사광으로 상기 문제점을 회피하기 위해 활성 픽셀의 더욱 아웃보드(outboard)로 암 기준 픽셀을 이동시키는 것은, 그것이 이미지 센서의 사이즈를 증가시키기 때문에, 바람직하지 못하다. 따라서, 패키지화한 마이크로전자 이미저의 성능 및 정확도를 향상시킬 필요가 있다.
A. 개관/요약
이하의 개시내용은 (1) 마이크로전자 이미징 유닛의 웨이퍼-레벨 패키지화 방법, (2) 이미징 유닛 내에 전기 전도성 상호접속부를 형성하는 방법, (3) 이미징 유닛의 이미지 센서 위의 암전류 픽셀을 차폐하거나 그렇지 않으면 덮는 방법, 및 (4) 그러한 웨이퍼-레벨 패키지화 프로세스를 사용하여 패키지화된 이미징 유닛의 여러 가지 실시예들을 기술한다. 본 발명의 하나의 양태는 복수의 이미징 유닛을 제조하는 방법에 관한 것이다. 그러한 한 가지 방법의 일 실시예는 집적 회로, 상기 집적 회로에 전기적으로 결합되는 외부 콘택트, 및 상기 집적 회로에 동작 가능하게 결합되는 이미지 센서를 포함하는 복수의 이미징 다이를 갖는 이미저 워크피스(workpiece)를 제공하는 단계를 포함한다. 개별 이미지 센서는 상기 이미지 센서의 주변 부분에 적어도 하나의 암전류 픽셀을 포함한다. 상기 방법은 또한 상기 워크피스 상에 및 상기 이미지 센서 위에 커버층을 증착하는 단계, 및 상기 커버층을 패터닝하고 선택적으로 현상하여 대응하는 이미지 센서 위에 커버층 재료의 분리된 볼륨을 형성하는 단계를 더 포함한다. 커버층 재료의 상기 분리된 볼륨은 개별 암전류 픽셀의 인보드(inboard) 에지와 정렬되는 측벽을 가져, 상기 암전류 픽셀이 상기 분리된 볼륨에 의해 덮이지 않는다. 여러 실시예들에서, 상기 방법은 상기 암전류 픽셀 위에 및 커버층 재료의 분리된 볼륨들 사이의 상기 워크피스 위에 불투명한 재료를 증착하는 단계; 및 그 후 상기 워크피스로부터 커버층 재료의 분리된 볼륨을 제거하는 단계를 더 포함할 수 있다. 불투명한 재료는 암전류 픽셀을 차폐하고, 유리 커버 또는 다른 광학을 위한 스탠드-오프(stand-off)를 제공한다. 이 방법의 여러 실시예들은 커버층 재료의 분리된 볼륨의 정밀한 측벽이 불투명한 재료가 활성 픽셀과 암전류 픽셀 사이의 정밀한 영역에 위치하는 측벽을 가질 수 있기 때문에, 암전류 픽셀을 적절하게 차폐하고, 작은 풋프린트(footprint)를 갖는 이미지 센서를 형성한다.
본 발명의 다른 양태는 이미징 다이를 제조하는 방법에 관한 것이다. 그러한 방법의 일 실시예는 기판 상에 및/또는 내에 픽셀의 어레이를 구성하는 단계를 포함한다. 픽셀의 어레이는 상기 어레이의 주변 부분에 암(dark) 픽셀과 상기 암 픽셀의 인보드 에지에 인접한 활성 픽셀을 포함한다. 상기 방법은 또한, 상기 기판 상에 및 상기 픽셀의 어레이 위에 광활성층을 증착하는 단계; 상기 광활성층을 패터닝하는 단계; 상기 광활성층을 선택적으로 현상하여, 상기 픽셀의 어레이 위에 광활성 재료의 분리된 블록을 형성하는 단계를 포함한다. 상기 분리된 블록은 상기 암 픽셀의 인보드 에지와 정렬되는 측벽을 가져 상기 암 픽셀이 상기 분리된 블록에 의해 덮이지 않고 상기 활성 픽셀은 상기 분리된 블록에 의해 완전히 덮인다. 상기 방법은 상기 암 픽셀 위에 및 상기 기판 상에 불투명한 재료를 증착하여, 상기 활성 픽셀을 향해 지향되는 광으로부터 상기 암 픽셀을 차폐하는 단계를 더 포함한다. 상기 방법은 그 후, 상기 기판으로부터 광활성 블록을 제거하는 단계를 포함한다.
본 발명의 또 다른 양태는 마이크로전자 이미저 워크피스에 관한 것이다. 일 실시예에서, 상기 이미저 워크피스는 기판과, 상기 기판 내 및/또는 상의 복수의 이미징 다이를 포함한다. 개별 이미징 다이는 집적 회로, 상기 집적 회로에 전기적으로 결합되는 외부 콘택트, 및 상기 집적 회로에 동작 가능하게 결합되는 이미지 센서를 포함한다. 상기 이미지 센서는 상기 이미지 센서의 주변 부분에 암전류 픽셀을 포함한다. 상기 이미지 워크피스는 상기 기판 상에 광활성층을 더 포함한다. 상기 광활성층은 상기 개별 이미지 센서 위에 광활성 재료의 복수의 분리된 볼륨을 포함한다. 상기 개별적인 분리된 볼륨은 개별 암전류 픽셀의 인보드 에지와 정렬되는 측벽을 가져, 상기 개별 암전류 픽셀이 커버층 재료의 상기 분리된 볼륨에 의해 덮이지 않는다.
본 발명의 구체적인 상세한 설명은 이후에 이들 실시예의 완전한 이해를 제공하도록 CMOS 이미지 센서를 참조하여 설명하지만, 다른 실시예들은 CCD 이미지 센서나 다른 타입의 고체 이미징 장치를 사용할 수 있다. 잘 알려져 있고 다른 타입의 마이크로전자 장치와 종종 관련되는 구조 또는 프로세스를 설명하는 여러 상세한 설명은 간략화를 위해 아래의 설명에 나타내지 않는다. 또한, 이하의 개시 내용은 본 발명의 다른 양태들의 여러 실시예들을 나타내지만, 본 발명의 여러 다른 실시예들은 이 섹션에서 설명한 것과 다른 구성 또는 다른 구성요소를 가질 수 있다. 그 자체로, 본 발명은 도 1∼16을 참조하여 아래에 설명하는 소자들 중 몇 개가 없거나 부가적인 소자를 포함하는 다른 실시예를 가질 수도 있다.
도 1은 본 발명의 일 실시예에 따라 웨이퍼 레벨에서 마이크로전자 이미징 유닛을 패키지화하는 방법을 도시하는 플로우차트이다.
도 2A∼2O는 마이크로전자 이미징 유닛의 웨이퍼 레벨 패키지화에 사용하는 본 발명의 일 실시예에 따라 콘택트 패드의 후면 어레이를 제공하는 전기 전도성 상호접속부를 형성하는 방법의 단계들을 도시하는 측 단면도들이다.
도 3은 도 2A∼2O에 설명된 방법에 따라 형성되는 전기 전도성 상호접속부를 포함하는 복수의 이미징 다이를 갖는 이미저 워크피스의 일부분을 도시하는 측 단 면도이다.
도 4A는 워크피스 위에 복수의 개별적인 다량의 광활성 재료를 형성하도록 광활성층을 패터닝 및 현상한 후의 워크피스의 일부분의 측 단면도이다.
도 4B는 도 4A에 도시된 워크피스의 일부분의 개략적인 상면도이다.
도 5는 워크피스 위에 불투명한 재료를 증착한 후의 워크피스의 일부분의 측 단면도이다.
도 6A는 워크피스로부터 광활성 재료를 제거한 후의 워크피스의 일부분의 측 단면도이다.
도 6B는 도 6A에 도시된 워크피스의 일부분의 개략적인 상면도이다.
도 7은 워크피스에 커버 기판을 부착한 후의 워크피스의 일부분의 측 단면도이다.
도 8은 워크피스의 후면에서 전기 전도성 상호접속부의 일부분을 노출시키도록 워크피스를 씨닝(thinning)한 후의 워크피스의 일부분의 측 단면도이다.
도 9는 워크피스의 후면 위에 유전체층을 증착한 후의 워크피스의 일부분의 측 단면도이다.
도 10은 워크피스의 후면으로부터 유전체층의 일부분을 제거한 후의 워크피스의 일부분의 측 단면도이다.
도 11은 커버 기판 내에 복수의 트렌치를 형성한 후의 워크피스의 일부분의 측 단면도이다.
도 12는 커버 기판 내의 트렌치를 패키지화하는 재료로 충전한 후의 워크피 스의 일부분의 측 단면도이다.
도 13은 워크피스 내에 복수의 트렌치를 형성한 후의 워크피스의 일부분의 측 단면도이다.
도 14는 워크피스 내의 트렌치를 패키지화하는 재료로 충전한 후의 워크피스의 일부분의 측 단면도이다.
도 15는 워크피스의 후면에서 대응하는 상호접속부에 복수의 전기 커플러를 부착하고 커버 기판 위에 복수의 광학 지지 부재를 형성한 후의 워크피스의 일부분의 측 단면도이다.
도 16은 본 발명의 일 실시예에 따르는 패키지화된 마이크로전자 이미징 유닛의 측 단면도이다.
B.마이크로전자 이미징 유닛을 웨이퍼 레벨 패키지화하는 방법
도 1은 복수의 마이크로전자 이미징 유닛을 웨이퍼 레벨 패키지화하는 방법(100)의 플로우차트이다. 그 방법(100)은 단계 102에서 이미저 워크피스 내에 전기 전도성 상호접속부를 형성하는 단계를 포함한다. 이미저 워크피스는 기판과 기판 내에 및/또는 위에 형성되는 복수의 이미징 다이를 포함할 수 있다. 개별 다이는 이미지 센서와 이미지 센서에 전기적으로 결합되는 복수의 외부 콘택트(예컨대, 단계 102에서 형성되는 상호접속부)를 포함한다. 단계 104에서, 상기 방법(100)은 개별 이미지 센서 위의 암전류 픽셀을 차폐하는 단계를 포함한다. 웨이퍼-레벨 차폐 프로세스는, 암전류 픽셀이 인접한 픽셀로부터의 방사선을 소거하지 않고 어레이의 사이즈가 감소되지 않도록, 차폐 재료를 암전류 픽셀과 정렬하기 위해 그 차폐 프로세스가 매우 정밀하고 효율적인 프로세스를 사용하기 때문에, 마이크로전자 이미저의 성능을 상당히 향상시킬 것으로 기대된다. 부가적인 웨이퍼-레벨 패키지화 단계가 그 후 워크피스에 대해 실행될 수 있다. 예를 들면, 상기 방법(100)은 단계 106에서 이미지 센서 위에 및 워크피스에 커버 기판을 부착하는 단계, 단계 108에서 기판의 후면으로부터 재료를 제거하여 워크피스를 씨닝하는 단계, 및 단계 110에서 워크피스를 절삭하여 이미징 유닛을 단편화하는 단계를 포함한다.
도 1에 대해 상기에 나타낸 마이크로전자 이미징 유닛을 패키지화하는 방법(100)의 개별 단계와 그러한 방법을 사용하여 웨이퍼 레벨에서 패키지화되는 마이크로전자 이미징 유닛을 이하 상세히 설명한다. 더욱 구체적으로는, 워크피스 내에 전기 전도성 상호접속부를 형성하는 방법의 실시예들은 문두 C 이하 "이미저 워크피스 내에 상호접속부를 형성하는 방법"이라는 제목으로 더욱 상세히 설명하고, 개별 이미지 센서 위의 암전류 픽셀을 차폐하는 방법의 실시예들은 문두 D 이하 "이미지 워크피스 위의 암전류 픽셀을 차폐하는 방법"이라는 제목으로 더욱 상세히 설명하며, 복수의 마이크로전자 이미징 유닛의 웨이퍼-레벨 패키지화는 문두 E 이하 "웨이퍼-레벨 패키지화된 마이크로전자 이미징 유닛"이라는 제목으로 더욱 상세히 설명한다. 또한, 마이크로전자 이미징 유닛의 여러 가지 실시예들을 이하 또한 설명한다.
C. 이미저 워크피스 내에 상호접속부를 형성하는 방법
도 2A∼2O는 상술한 방법(100)(도 1)의 일 실시예에 따르는 마이크로전자 이미저 워크피스 내에 상호접속부를 형성하는 방법의 여러 가지 단계를 도시한다. 도 2A는 예를 들면, 상호접속부가 형성되기 전의 초기 단계에서의 이미저 워크피스(200)의 일부분의 측 단면도이다. 워크피스(200)는 기판(212)과 기판(212) 내에 및/또는 위에 형성되는 복수의 이미징 다이(220)를 포함할 수 있다. 기판은 제1 면(214) 및 제2 면(216)을 갖는다. 기판(212)은 일반적으로 반도체 웨이퍼이고, 이미징 다이(220)는 웨이퍼 위에 다이 패턴으로 배치된다. 개별 다이(220)는 집적 회로(221), 집적 회로(221)에 전기적으로 결합되는 복수의 단자(222)(예컨대, 본드-패드), 및 이미지 센서(224)를 포함할 수 있다. 이미지 센서(224)는 픽처나 가시 스펙트럼 내의 다른 이미지를 캡쳐하는 CCD 이미지 센서 또는 CMOS 이미지 센서일 수 있다. 다른 실시예에서는, 이미지 센서(224)는 다른 스펙트럼(예컨대, IR 또는 UV 범위)에서의 방사선을 검출할 수 있다. 이미지 센서(224)는 도 3을 참조하여 이하 더욱 상세히 설명한다. 도 2A에 도시된 단자(222)는 기판(212)의 제1 면(214)에서의 외부 특징이다. 그러나, 다른 실시예에서는, 단자(222)는 기판(212) 내의 중간 깊이에 매설되는 내부 특징일 수 있다.
도 2B는 도 2A에 도시된 영역(2B)의 측 단면도이다. 이전의 처리 단계에서, 제1 유전체층(230)이 기판(212)의 제1 면(214)에 도포되었고, 제2 유전체층(232)이 제1 유전체층(230) 위에 도포되었다. 제2 유전체층(232)은 그 후 단자(222)를 노출시키도록 패터닝 및 에칭되었다. 유전체층들(230 및 232)은 폴리이미드 재료일 수 있지만, 이들 유전체층은 다른 실시예에서는 다른 비도전성 재료일 수 있다. 예를 들면, 제1 유전체층(230) 및/또는 하나 이상의 후속 유전체층들은 파릴렌(parylene), 실리콘 니트라이드(Si3N4), 실리콘 옥사이드(SiO2)와 같은 저온 화학 기상 증착(저온 CVD) 재료 및/또는 다른 적절한 재료일 수 있다. 이상의 유전체 재료의 리스트는 철저한 것은 아니다. 유전체층들(230 및 232)은 일반적으로 서로 동일한 재료로 구성되는 것은 아니지만, 이들 층은 동일한 재료로 구성될 수도 있다. 또한, 그들 층(230 및 232) 중 하나 또는 양자가 생략될 수도 있고/있거나 부가적인 층들이 포함될 수도 있다. 제2 유전체층(232)을 증착한 후에, 마스크(233)가 제2 유전체층(232) 위에 도포되어, 도 2B에 도시된 바와 같이 패터닝된다. 마스크(233)는 기판(212) 위의 단자(222)의 배치에 따라 패터닝되는 레지스트의 층일 수 있다. 그 자체로, 마스크(233)는 단자(222) 위에 개구를 갖는다.
도 2C를 참조하면, 홀 또는 애퍼처(aperture)(223)가 단자(222)를 관통하여 형성되었다. 홀(223)은 제1 유전체층(230)에 비해 단자(222)로부터 재료를 선택적으로 제거하는 습식 에칭이나 건식 에칭 프로세스를 사용하여 형성될 수 있다. 제1 유전체층(230)은 그에 따라 에치-스톱(etch-stop)일 수 있다. 단자(222)가 하나 이상의 타입의 금속을 포함하는 실시예에서는, 에칭 프로세스가 홀(223)이 단자(222)를 관통하여 연장할 때까지 반복될 수 있다.
도 2D를 참조하면, 단자(222) 바로 아래의 제1 유전체층(230)은 기판(212)의 적어도 일부분을 노출시키도록 에칭된다. 제1 유전체층(230)에 대한 제2 에칭 프로세스는 단자(222)에 대한 제1 에칭 프로세스와 상이할 수 있다. 예를 들어, 제2 에칭 프로세스는 단자(222)나 기판(212)으로부터 보다 더 높은 에치 레이트에서 제1 유전체층(230)으로부터 재료를 선택적으로 제거할 수 있다. 따라서, 제2 에칭 프로세스는 단자(222)나 기판(212)의 일반적인 구조를 크게 변경하지 않는다. 대체 실시예에서는, 홀(223)이 단일 에칭 프로세스를 사용하여 단자(222)와 제1 유전체층(230)의 양자를 관통하여 에칭될 수 있다.
도 2E를 참조하면, 블라인드(blind) 홀(245)을 한정하기 위해 기판(212)의 적어도 일부분을 관통하여 측벽(240)을 형성하도록 워크피스(200) 위에 마스크(233)가 다시 사용된다. 이러한 명세를 위해, "블라인드 홀" 또는 "블라인드 비어"는 기판(212)을 부분적으로만 관통하여 연장하거나 그렇지 않으면 일단부에서 폐쇄되어 있는 홀 또는 애퍼처를 지칭한다. 블라인드 홀(245)은 하나 이상의 개별 에치를 사용하여 기판(212) 내에 에칭에 의해 형성된다. 블라인드 홀(245)을 형성한 후에, 마스크(233)가 워크피스(200)로부터 제거된다. 대체 실시예에서는, 워크피스(200)가 씨닝될 수 있고, 관통-홀이 워크피스(200)의 나머지 두께를 완전히 관통하여 에칭될 수 있다.
다른 방법으로는, 블라인드 홀(245)이 에칭에 덧붙여서 또는 에칭 대신에 레이저 삭마(ablation)를 사용하여 형성될 수 있다. 블라인드 홀(245)의 일부 또는 전부를 형성하는 데 레이저가 사용되면, 마스크(233)는 소거될 수 있고, 블라인드 홀(245)은 슬래그(slag) 또는 다른 오염물을 제거하기 위해 일반적으로 화학적 세정제를 사용하여 세정된다. 또 다른 대체 실시예에서는, 워크피스를 씨닝하기 전이나 후에 레이저가 워크피스(200)의 두께를 완전히 관통하여 관통-홀을 절삭할 수 있다. 기판(212)이 패터닝될 필요가 없기 때문에(즉, 마스크(233)가 도포될 필요가 없기 때문에), 블라인드 홀(245)을 절삭하는 레이저가 유리할 수도 있지만, 슬래그가 블라인드 홀(245)로부터 세정될 필요가 없어 블라인드 홀(245)의 깊이가 에칭 프로세스에 의해 더욱 정확하게 제어될 수 있기 때문에, 블라인드 홀(245)을 에칭하는 것이 더 쉬울 수도 있다. 또한, 블라인드 홀(245)은 일반적으로 레이저 절삭 프로세스보다는 에칭 프로세스를 사용하여 더욱 정확하게 정렬될 수 있다. 에칭 프로세스를 사용하는 또 다른 이점은 기판(212)의 제1 면(214)이 패터닝 및 에칭되어 대응하는 단자(222)와 정렬되는 복수의 블라인드 홀(245)을 동시에 형성할 수 있다는 것이다.
이어서, 도 2F를 참조하면, 제3 유전체층(234)이 워크피스(200) 위에 증착되어 기판(212) 내의 블라인드 홀(245)의 측벽에 라이닝된다(lined). 제3 유전체층(234)은 이후에 더욱 상세히 설명되는 바와 같이, 블라인드 홀(245) 내에 이후에 형성되는 상호접속부로부터 기판(212) 내의 소자들을 전기적으로 절연시킨다. 일 실시예에서는, 제3 유전체층(234)은 적절한 증착 프로세스를 사용하여 도포되는 알루미늄이 풍부한 산화물 재료이거나 다른 적절한 저온 CVD 산화물일 수 있다. 다른 실시예에서는, 제3 유전체층(234)은 실란 베이스의 및/또는 알루미늄 베이스의 산화물 재료를 포함할 수 있다. 또 다른 실시예에서는, 제3 유전체층(234)은 다른 적절한 유전체 재료를 포함할 수 있다. 도 2G를 참조하면, 기판(212)의 제1 면(214) 및 단자(222)의 적어도 일부분으로부터 제3 유전체층(234)을 제거하기 위해 적절한 에칭 프로세스(예컨대, 스페이서 에치(spacer etch))가 사용된다.
도 2H를 참조하면, 확산 배리어층(236)이 그 후, 단자(222)와 전기 접촉하고 있고 제3 유전체층(234) 위에 워크피스(200) 상에 증착된다. 배리어층(236)은 일반적으로 제3 유전체층(234)뿐 아니라 단자(222)와 제2 유전체층(232)을 덮는다. 일 실시예에서는, 예를 들면, 배리어층(236)은 물리적 기상 증착(PVD)을 사용하여 워크피스(200) 위에 증착되는 탄탈륨의 층이다. 배리어층(236)의 두께는 대략 150Å이다. 다른 실시예에서는, 배리어층(236)은 CVD와 같은 다른 기상 증착 프로세스를 사용하여 워크피스(200) 위에 증착될 수 있고/있거나 상이한 두께를 가질 수도 있다. 배리어층(236)은 탄탈륨에 제한되는 것이 아니고, 블라인드 홀(245) 내에 이후에 증착되는 충전 재료를 함유하는 것을 돕는 텅스텐이나 다른 적절한 재료로 구성될 수도 있다.
이어서, 도 2I를 참조하면, 배리어층(236) 위에 시드(seed)층(250)이 증착된다. 시드층(250)은 PVD, CVD, 원자 층 증착과 같은 기상 증착 기술 및/또는 도금을 사용하여 증착될 수 있다. 시드층(250)은 Cu나 다른 적절한 재료로 구성될 수 있다. 시드층(250)의 두께는 대략 2000Å일 수 있지만, 홀(240)의 깊이 및 애스펙트비에 따라 그 이상이나 이하일 수도 있다. 여러 실시예들에서는, 시드층(250)은, 시드층(250)이 홀(240) 내에 보이드(voids)(251)를 갖도록 배리어층(236)을 균일하게 덮지 않을 수도 있다. 이것은 홀(240) 내에 및 워크피스 전체에 걸쳐 불균일한 전기도금을 초래할 수 있다. 시드층(250)이 불완전할 때, 그것은 시드층(250)의 불연속적인 영역 또는 보이드를 충전하여 시드층을 더욱 균일하게 형성하는 프로세스를 사용하여 바람직하게 보강된다. 도 2J를 참조하면, 예를 들어, 시드층(250)의 보이드(251) 및/또는 불연속적인 영역들이 구리나 다른 적절한 재료와 같은 부가적인 재료(252)로 충전되어 있다. 다른 적절한 시드층 보강 프로세스는 참고로 통합되어 있는 미국 특허 6,197,181호에 기재되어 있다.
이어서, 도 2K를 참조하면, 시드층(252) 위에 레지스트층(260)이 증착되고, 단자(222) 및 대응하는 블라인드 홀(245) 위에 개구(261)를 갖도록 패터닝된다. 제1 도전층(254)이 그 후 블라인드 홀(245) 내의 시드층(250)의 노출된 부분 위에 증착된다. 제1 도전층(254)은 무전해 도금 동작, 전기도금 동작, 또는 다른 적절한 방법으로 시드층(250) 위에 증착되는 Cu일 수 있다. 예시된 실시예에서는, 제1 도전층(254)의 두께가 약 1 미크론이다. 다른 실시예에서는, 제1 도전층(254)은 다른 적절한 재료를 포함하고/포함하거나 상이한 두께를 가질 수도 있다.
도 2L을 참조하면, 블라인드 홀(245) 내의 제1 도전층(254) 위에 제2 도전층(256)이 증착된다. 제2 도전층(256)은 블라인드 홀(245) 내에 이후에 재료를 증착시키는 것을 용이하게 하는 습윤제이다. 제2 도전층(256)은 무전해 또는 전해 도금 프로세스를 사용하여 제1 도전층(254) 위에 증착되는 Ni일 수 있다. 예시된 실시예에서는, 제2 도전층(256)의 두께는 대략 3∼5 미크론이다. 다른 실시예에서는, 블라인드 홀(245)은 다른 방법을 사용하여 다른 적절한 재료로 코팅되고/코팅되거나 상이한 두께를 가질 수도 있다.
이어서, 도 2M을 참조하면, 기판(212) 내에 블라인드 홀(245)의 바닥부분으로부터 기판(212)의 제2 면(216)까지 연장하는 벤트(vent) 홀(270)이 형성된다. 벤트 홀(270)은 제2 면(216)으로부터 블라인드 홀(245)의 바닥까지 레이저를 사용 하여 기판(212)을 관통하여 절삭하도록 형성될 수 있다. 레이저는 당업계에 공지되어 있는 스캐닝/정렬 시스템을 사용하여 블라인드 홀(245) 및/또는 대응하는 단자(222)와 정렬될 수 있다. 적절한 레이저는 아일랜드(Ireland), 더블린(Dublin)에 소재한 Xsil Ltd.로부터 상업적으로 시판되고 있는 Xise200이다. 벤트 홀(270)을 형성한 후에, 그 벤트 홀은 일반적으로 삭마된 부산물(즉, 슬래그) 및/또는 레이저로부터 기인하는 다른 불필요한 부산물을 제거하도록 세정된다. 예를 들면, 벤트 홀(270)은 6% 테트라메틸암모늄 하이드록시드(TMAH): 프로필렌 글리콜과 같은 적절한 세정제를 사용하여 세정될 수 있다. 다른 실시예에서는, 벤트 홀(270)이 세정되지 않을 수도 있다. 대체 실시예에서, 벤트 홀(270)은 상이한 사이즈나 형상일 수 있고, 에칭 프로세스(예컨대, 건식 에치 및/또는 습식 에치), 기계적인 드릴링 프로세스, 다이싱 또는 레이저 슬롯, 또는 다른 적절한 방법을 사용하여 형성될 수도 있다.
여러 실시예들에서는, 벤트 홀(270)을 형성하기 전에 블라인드 홀(245) 내에 일시적인 보호 충전재 또는 코팅(269)(점선으로 도시됨)이 증착될 수 있다. 보호 충전재(269)는 포토레지스트, 폴리머, 물, 고형화된 액체 또는 가스, 또는 다른 적절한 재료일 수 있다. 보호 충전재(269)는 레이저 드릴링 프로세스 중에 생성되는 슬래그로부터 블라인드 홀의 측벽을 보호한다. 슬래그는 시드층 위로의 Ni의 도금 및/또는 블라인드 홀(245) 내로의 도전성 충전 재료의 습윤에 부정적으로 영향을 줄 수 있다. 보호 충전재(269)는 벤트 홀(270)을 형성한 후에 제거될 수 있다.
이어서, 도 2N을 참조하면, 도전성 충전 재료(280)가 블라인드 홀(245) 내에 증착되어 상호접속부(282)를 형성한다. 상호접속부(282)는 단자(222)에 근접한 제1 면(283) 및 블라인드 홀(245)의 바닥에서의 제2 면(284)을 갖는다. 충전 재료(280)는 Cu, Ni, Co, Ag, Au, SnAgCu 땜납, AuSn 땜납, 다른 조성을 갖는 땜납, 또는 다른 적절한 재료 또는 원하는 도전성을 갖는 재료들의 합금을 포함할 수 있다. 도전성 충전 재료(280)는 도금 프로세스, 땜납 웨이브 프로세스, 스크린 인쇄 프로세스, 리플로우 프로세스, 기상 증착 프로세스, 또는 다른 적절한 방법을 사용하여 블라인드 홀(245) 내에 증착될 수 있다. 도금 프로세스는 예를 들면, 무전해 도금 프로세스 또는 전기도금 프로세스일 수 있다. 여러 실시예들에서는, 배리어층(236) 및/또는 시드층(250)이 전기도금 콘택트로서 사용될 수 있다.
도 2O를 참조하면, 레지스트층(260)이 기판(212)으로부터 제거되고, 적절한 에칭 프로세스가 사용되어 기판(212)의 제1 면(214) 위의 배리어층(236) 및 시드층(250)의 나머지 부분들을 제거한다. 기판(212)의 제1 면(214)은 그라인딩(grinding), 화학 기계적인 평탄화(CMP), 및/또는 다른 적절한 프로세스를 사용하여 평탄화될 수 있다.
도 2A∼2O에 도시되어 있는 상호접속부(282)를 형성하는 방법의 여러 실시예들의 하나의 이점은, 충전 재료(280)로 블라인드 홀을 충전할 때 벤트 홀(270)이 트랩된 공기, 가스, 또는 휘발성 용제로 하여금 더 큰 블라인드 홀(245)로부터 빠져나갈 수 있도록 한다는 것이다. 이 방식으로, 벤트 홀(270)은 충전 재료(280)가 블라인드 홀(245) 내로 더욱 쉽게 흐를 수 있게 하여, 보이드 또는 상호접속부(282) 내에서의 불연속성 또는 보이드의 가능성을 완화시킨다. 이와 달리, 벤트 홀(270)은 진공 리플로우 충전 방법이 사용되는 실시예들에서는 생략될 수도 있다. 진공 리플로우 충전 방법은 충전 재료(280)로 블라인드 홀을 충전하면서 블라인드 홀(245)로부터 트랩된 공기를 제거하며, 그에 따라 벤트 홀(270)과 동일한 이익 중 여러 개를 제공한다.
D. 이미저 워크피스 위의 암전류 픽셀을 차폐하는 방법
도 3∼6B는 상술한 방법(100)(도 1)의 일 실시예에 따라 이미저 워크피스(200) 위의 암전류 픽셀을 차폐하는 방법의 단계들을 도시한다. 도 3은 예를 들어, 기판(212) 내에 복수의 상호접속부(282)를 형성한 후의 이미저 워크피스(200)의 측 단면도이다. 상호접속부(282)는 도 2A∼2O에 대해 상술한 방법을 사용하여 형성될 수 있다.
앞에서 논의된 바와 같이, 각 다이(220)는 이미지 센서(224)를 포함한다. 개별 이미지 센서(224)는 초점면(focal plane) 내에 배치되는 픽셀(225)의 어레이를 포함한다. 예시된 실시예에서, 예를 들어, 이미지 센서(224)는 원하는 패턴으로 배치되는 복수의 활성 픽셀(225a) 및 이미지 센서(224)의 주변 부분에서의 적어도 하나의 암전류 픽셀(225b)을 포함한다. 다른 실시예에서는, 픽셀(225)의 배치가 상이할 수 있다.
워크피스(200) 위의 각 이미지 센서(224)의 활성 픽셀(225a) 위에 CFA(310)가 형성된다. CFA(310)는 대응하는 픽셀(225) 위에 그 컬러의 필터(311)를 위치시킴으로써 선택된 컬러(예컨대, 적색, 녹색, 또는 청색)의 파장들이 각 픽셀(225)을 통과할 수 있도록 구성된다. 광량자가 CFA(310)를 통과하여 픽셀(225)에 도달하기 때문에, 그 컬러의 파장만이 활성 픽셀(225a)에 도달할 것이다. 예시된 실시예에서, 예를 들어, CFA(310)는 RGB 컬러 모델에 의거하여, 대응하는 활성 픽셀(225a) 위에 원하는 패턴으로 배치되는 적색 필터, 녹색 필터, 및 청색 필터를 포함한다. CFA(310)는 기판(212)의 제1 면(214)을 가로질러 이미지 센서(224)의 주변 부분으로부터 외부로 연장하는 잔류 청색 섹션(312)을 더 포함한다. 기판(212) 위의 잔류 청색 섹션(312)은 워크피스(200) 내의 여러 가지 소자로부터의 되반사(back reflection)를 방지하는 데 도움을 준다. 개별 다이(220) 사이의 레인(lanes) 내의 및 단자(222) 위의 잔류 청색 섹션(312)의 부분이 제거되었다.
이미지 센서(224) 위에 CFA(310)를 형성한 후에, 복수의 마이크로렌즈(314)가 이미지 센서(224) 위의 대응하는 픽셀(225) 위에 형성된다. 마이크로렌즈(314)는 개별 픽셀(225)의 초기 전하 축적 영역 위에 광을 집중시키는 데 사용된다. 그 후, 워크피스(220)의 또 다른 처리 중에 마이크로렌즈(314) 위에 산화물 코팅(도시 생략)이 증착될 수 있어, 마이크로렌즈(314), CFA(310), 및 픽셀(225)을 보호한다. 여러 실시예들에서, 산화물 코팅은 저온 CVD 산화물을 포함할 수 있다. 다른 실시예에서, 산화물 코팅은 다른 적절한 재료를 포함할 수 있다. 대체 실시예에서는, 산화물 코팅이 포함되지 않을 수도 있다. 마이크로렌즈(314) 위에 산화물 코팅을 증착한 후에, 제거 가능한 커버층(320)이 워크피스(200) 전체에 걸쳐 증착될 수 있다. 제거 가능한 커버층(320)은 포토레지스트 또는 다른 선택적으로 제거 가능한 물질을 포함할 수 있다. 따라서, 커버층(320)의 부분들은 마스킹 프로세스 또는 다른 적절한 프로세스를 사용하여 선택적으로 제거될 수 있다(도 4A 및 4B에 대해 아래에 설명하는 바와 같다). 일 실시예에서, 예를 들어, 커버층(320)은 기판(212)의 제1 면(214) 위에 증착되는 레지스트의 층일 수 있다.
도 4A는 워크피스(200) 위에 복수의 분리된 볼륨 또는 블록(322)의 커버층 재료를 형성하도록 커버층(320)(도 3)을 패터닝 및 현상한 후의 워크피스의 일부분의 측 단면도이다. 도 4B는 도 4A에 도시된 단면의 위치를 나타내는 워크피스(200)의 일부분의 개략적인 상면도이다. 도 4A 및 4B를 함께 참조하면, 블록(322)은 기판(2212) 위의 개별 이미지 센서(224) 위에 있고 측벽(323)을 갖는다. 더욱 구체적으로는, 개별 블록(322)은 개별 이미지 센서(224)의 활성 픽셀(225a)을 덮고, 측벽(323)은 암전류 픽셀(225b)이 블록(322)에 의해 덮여지지 않도록 각 이미지 센서(224)의 대응하는 암전류 픽셀(225b)의 인보드 에지(inboard edge)와 정렬된다. 이 실시예의 하나의 특징은 개별 블록(322)의 측벽(323)이 이미지 센서(224)의 주변 부분에서의 암전류 픽셀(225b)만을 노출시키도록 매우 정확하게 한정될 수 있다는 것이다. 여러 실시예들에서, 예를 들어, 블록(322)의 측벽(323)은 수 십 미크론 이하의 허용오차 내까지 대응하는 암전류 픽셀(225b)의 인보드 에지와 정렬될 수 있다.
이어서, 도 5를 참조하면, (a) 이미지 센서(224)의 암전류 픽셀(225b)을 차폐하고, (b) 이후에 워크피스(200)에 부착되는 커버 기판(도 7)을 위해 워크피스(200) 위에 복수의 스탠드-오프(stand-offs)를 형성하도록 워크피스(200) 위에 불투명한 재료(330)가 증착된다. 이 명세서의 목적을 위해, "불투명한"은 원하는 방사선이 충분히 투과하지 않는 것으로 정의된다. 불투명한 재료(330)를 증착하기 전에, 각 이미지 센서(224)의 주변 부분에서의 CFA(310)의 잔류 청색 섹션(312)(도 4A)이 제거될 수 있다. 잔류 청색 섹션(312)은 바람직하게는, (a) 불투명한 재료(330)가 기판(212) 위의 제2 유전체층(232)(도 2A)에 더욱 쉽게 본드하고, (b) 불투명한 재료(330)가 대응하는 암전류 픽셀(225b)에 매우 근접하도록, 워크피스(200)로부터 제거된다. 불투명한 재료(330)는 개별 블록(322) 사이에서 워크피스(200) 위에 증착되는 에폭시 재료일 수 있다. 불투명한 재료(330)는 상면(332)과 대응하는 블록(322)의 측벽(323)에 긴밀하게 접촉하는 측벽(334)을 포함한다. 워크피스(200) 위에 불투명한 재료(330)를 증착한 후에, 블록(322)의 상면(324)과 불투명한 재료(330)의 상면(332)이 CMP, 그라인딩, 에칭, 또는 다른 적절한 프로세스를 사용하여 평탄화될 수 있다.
도 6A는 워크피스(200)로부터 블록(322)을 제거한 후의 워크피스(200)의 측 단면도이고 도 6B는 도 6A에 도시되어 있는 워크피스(200)의 부분의 개략적인 상면도이다. 도 6A 및 도 6B를 함께 참조하면, 불투명한 재료(330)의 측벽(334)이 각 이미지 센서(224)의 (라인 A-A로 도시된 바와 같은) 대응하는 암전류 픽셀(225b)의 인보드 에지와 정렬된다. 따라서, 이미지 센서(224)의 암전류 픽셀(225b)가 이미지 센서(224)의 활성 픽셀(225a)에 지향되는 입사광으로부터 차폐되어 입사광으로부터 신호를 끄집어낼 수 없다. 이 방식으로, 암전류 픽셀(225b)에 의해 측정되는 암전류 신호가 대응하는 이미지 센서(224)의 진정한 암전류를 나타내게 된다.
도 3∼6B에 대하여 상술한 방법의 하나의 특징은, 커버층 재료의 블록(322)의 측벽(323)이 개별 암전류 픽셀(225b)의 인보드 에지와 정확하게 정렬될 수 있 어, 끄집어냄을 방지하기 위해 암전류 픽셀(225b)을 활성 픽셀(225a)의 임의의 더욱 아웃보드로 이동시킬 필요가 없게 된다는 것이다. 종래의 장치에서는, 암전류 픽셀이 일반적으로 적절한 차폐를 보증하기 위해 이미지 센서의 활성 센서의 실제 거리 아웃보드에 위치된다. 이것이, 종래의 이미징 유닛에 대해 상당히 더 큰 풋프린트(footprint)를 결과로 생성한다. 상술한 방법의 이점은, 끄집어냄을 방지하기 위해 적절한 차폐를 여전히 제공하면서, 개별 이미지 센서(224)의 풋프린트가 최소화되거나 적어도 감소될 수 있다는 것이다. 감소된 풋프린트는 픽처 셀 폰, PDA, 또는 스페이스가 제한되는 다른 애플리케이션에 특히 유리하다. 따라서, 상기 방법의 여러 실시예들이, 이미지 센서의 성능을 상당히 향상시키고 패키지화된 마이크로전자 이미징 유닛의 사이즈를 감소시킬 것으로 기대된다.
E. 웨이퍼-레벨 패키지화된 마이크로전자 이미징 유닛
도 7∼16은 마이크로전자 이미징 유닛을 웨이퍼-레벨 패키지화하는 방법(100)(도 1)의 일 실시예의 후속 단계를 도시한다. 도 7은 예를 들어, 커버 기판(342)을 이미저 워크피스에 부착한 후의 이미저 어셈블리(700)의 일부분을 도시하는 측 단면도이다. 커버 기판(342)은 원하는 방사선의 스펙트럼을 투과하는 유리, 석영, 또는 다른 적절한 재료일 수 있다. 커버 기판(342)은 또한 커버 기판(342)의 상면(343) 위에 하나 이상의 보호 필름(344)을 포함할 수 있다. 필름(344)은 테이프, 스핀-온(spin-on) 코팅, 또는 다른 적절한 재료를 포함할 수 있다. 필름(344)은 후속 처리 단계 중에 커버 기판(342)을 긁히거나 손상되는 것으로부터 보호한다.
커버 기판(342)은, 불투명한 재료(330)에 의해 한정되는 스탠드-오프의 상면(332) 위에 접착제(340)를 증착하고 커버 기판(342)을 이미지 센서(224) 위에서 접착제(340)에 부착함으로써, 워크피스(200)와 조립될 수 있다. 접착제(340)는 에폭시, 아크릴, 또는 다른 적절한 재료일 수 있고, 그 접착제는 스텐실 인쇄, 포토리소그래피, 또는 다른 적절한 방법에 의해 불투명한 재료(330)의 상면(332)에 도포될 수 있다. 접착제(340)가 UV- 또는 열-경화성 재료인 실시예에서는, 워크피스(200)가 커버 기판(342)을 부착하기 전에 접착제(340)를 적어도 부분적으로 경화하도록(즉, B-단계) 가열될 수 있다. 대체 실시예에서는, 접착제(340)가 커버 기판(342)을 부착하기 전에 스탠드-오프와 커버 기판(342)의 양자 위에 증착될 수도 있다.
대체 실시예에서는, 접착제(340)는 폴리디메틸실록산(PDMS)을 포함할 수 있고, 워크피스로부터 블록(322)을 제거하기 전이나 후에 워크피스(200) 위에 증착될 수 있다(도 6A 및 6B). PDMS는 O2 플라즈마에 의해 활성화될 수 있는 접착 재료이다. 예를 들어, 워크피스(200)로부터 블록(322)를 제거한 후에(도 6A 및 6B), PDMS를 사용하는 실시예에서는, 불투명한 재료(330)의 상면(332)이 O2 플라즈마를 사용하여 접착하기 위해 활성화된다. 커버 기판(342)은 그 후 상술한 바와 같이 워크피스(200)에 부착될 수 있다.
도 8을 참조하면, 이미저 어셈블리(700)가 상호접속부(282)의 제2 단부(284)를 노출시키도록 원하는 두께 T로 씨닝될 수 있다. 일 실시예에서는, 기판(212)의 초기 두께가 대략 750 미크론이고, 최종 두께 T는 대략 100∼500 미크론이다. 초기 및 최종 두께는 다른 실시예에서는 상이할 수도 있다. 기판(212)의 제2 면(216)은 그라인딩, 건식 에칭, 화학적 에칭, 화학적 폴리싱(polishing), CMP, 또는 다른 적절한 프로세스를 사용하여 씨닝될 수 있다.
여러 실시예들에서, 선택적인 습식 TMAH 에치가 상호접속부(282)의 제2 단부(284)를 더욱 노출시키기 위해 사용될 수 있어, 그 제2 단부가 기판(212)의 제2 면(216)을 초과하여 돌출할 수도 있다. 대체 실시예에서는, 건식 에치가 습식 에치 대신에 사용되어 상호접속부(282)의 제2 단부(284)를 더욱 노출시킬 수도 있다. 건식 에치의 하나의 이점은, 이미저 어셈블리(700)가 어셈블리(700) 위의 여러 가지 보호 필름에 부정적인 영향을 줄 수 있는 침지조(immersion bath) 내에 위치할 필요가 없다는 것이다.
도 9를 참조하면, 기판(212)의 제2 면(216) 위에 제4 유전체층(350)이 증착될 수 있다. 제4 유전체층(350)은 도 2B에 대하여 상술한 방법을 사용하여 기판(212) 위에 증착되는 저온 CVD 산화물 또는 다른 적절한 유전체 재료일 수 있다. 이어서, 도 10을 참조하면, 상호접속부(282) 위의 유전체층(350)의 부분들을 제거하기 위해 적절한 그라인딩 또는 에칭 프로세스가 사용될 수 있다. 여러 실시예들에서는, 다이(220)가 패키지화 프로세스의 이 시점에서의 웨이퍼 레벨에서 후면으로부터 테스트될 수 있다. 테스트 프로브(probe)는 상호접속부(282)를 사용하여 개별 이미지 센서를 테스트할 수 있다. 따라서, 테스트 프로브가 상호접속부(282)를 다이(220)의 후면에 맞물리기 때문에, 테스트 프로브는 이미저 어셈블리(700)의 전면(前面)의 이미지 센서(224), 커버 기판(342), 또는 관련 회로에 손상을 주지 않는다. 또한, 테스트 프로브는, 전면으로부터 이미징 다이를 테스트하는 프로세스에 비해, 테스트 프로브가 더 많은 수의 이미징 다이(220)를 한번에 테스트할 수 있게 하는, 후면 테스트 중에 이미지 센서를 방해할 수 없다. 또, 후면 테스트는 작동 불능인 이미징 다이(220)를 식별할 수 있고, 이들 다이가 부가적인 패키지화 프로세스로부터 제거될 수 있다. 예를 들어, 동작 불능인 장치들은, 이미징 유닛이 이미저 어셈블리(700)로부터 싱귤레이트된(singulated) 후에, 그리고 고가의 광학 장치들을 이미징 유닛에 부착하기 전에 따로 설정될 수 있다. 다이(220)를 테스트하는 적절한 방법은, 2004년 6월 2일에 출원되어, 그 전체 내용이 참고로 여기에 통합되어 있는, "Systems and Methods for Testing Microelectronic Imagers and Microfeature Devices"라는 명칭의 미국 출원 10/860,699호에 개시되어 있다.
도 11을 참조하면, 복수의 제1 트렌치(360)가 커버 기판(342) 및 불투명한 재료(330)의 적어도 일부분을 관통하여 형성된다. 제1 트렌치(360)는 바람직하게는 불투명한 재료(330)를 관통하여 연장하지 않고 개별 다이(220) 사이의 레인과 정렬된다. 제1 트렌치(360)는 에칭, 레이저, 웨이퍼 소우(saw), 또는 다른 적절한 프로세스에 의해 형성될 수 있다. 이어서, 도 12를 참조하면, 제1 트렌치(360)는 패키지화 재료(362)로 충전된다. 일 실시예에서는, 패키지화 재료(362)는 3-D 스테레오리소그래피(stereolithography) 프로세스를 사용하여 제1 트렌치(360) 내에 증착되는 SI-40이다. SI-40은 미국 캘리포니아 발렌시아에 소재하는 3D Systems로부터 상업적으로 시판되고 있다. 다른 실시예에서는, 패키지화 재료(362)는 열-경 화된 에폭시 또는 공지된 프로세스들을 사용하여 증착되는 다른 적절한 재료를 포함할 수 있다. 패키지화 재료(362)는 불투명한 재료이어야 하거나, 대응하는 이미지 센서로부터의 입사광을 차단하기 위한 불투명한 부가물을 포함해야 한다.
도 13을 참조하면, 복수의 제2 트렌치(370)가 기판(212)의 제2 면(216) 내에 형성되고, (라인 B-B에 의해 도시된 바와 같이) 제1 트렌치(360)와 정렬된다. 제2 트렌치(370)는 기판(212), 불투명한 재료(330)을 관통하여 대응하는 제1 트렌치(360)의 적어도 일부분 내로 연장한다. 제2 트렌치(370)는 제1 트렌치(360)의 제1 단면 치수 D1 보다 작은 제2 단면 치수 D2를 갖는다. 이어서, 도 14를 참조하면, 제2 트렌치(370)는 상술한 패키지화 재료(362) 또는 다른 적절한 재료로 충전된다. 다른 실시예에서는, 이 프로세스는, 제1 트렌치(360)가 커버 기판(342)을 관통하기 전에 기판(212) 내에 제2 트렌치(370)가 형성되도록, 역으로 될 수 있다.
이어서, 도 15를 참조하면, 땜납 볼(380)이나 다른 외부 상호접속 구조가 기판(212)의 제2 면(216)에서의 상호접속부(282)에 부착되어, 다이(220)의 우면측 위의 다른 전자 장치에 외부 접속을 제공할 수 있다. 다른 후면 테스트는 어셈블리를 절삭하기 전에 상기 방법의 이 단계에서 실행될 수 있다. 이미저 어셈블리(700)는 그 후 개별 이미징 유닛(702)을 싱귤레이트하도록 라인 B-B를 따라 절삭될 수 있다.
도 15에 도시된 실시예의 다른 양태에서, 이미징 유닛(702)은, 대응하는 이미지 센서(224)에 대하여 원하는 위치에 광학 유닛(도시 생략)을 정확하게 위치시 키도록 커버 기판(342) 위에 지지 부재(382)를 포함한다. 대응하는 인터페이스 특징들을 갖는 적절한 지지 부재(382)는 2003년 11월 26일에 출원되어, 그 전체 내용이 참고로 여기에 통합되어 있는, "Packaged Microelectronic Imagers and Methods of Packaging Microelectronic Imagers"라는 명칭의 미국 출원 10/723,363호에 개시되어 있다. 커버 기판(342) 위 및 이미지 센서(224) 위의 보호 필름(344)의 부분들은 지지 부재(382)를 커버 기판(342)에 부착하기 전이나 후에 제거될 수 있다. 광학 유닛들은 싱귤레이션 후에 개별 이미징 유닛(702)에 또는 웨이퍼 레벨에서 대응하는 지지 부재(382)에 부착될 수 있다. 다른 실시예에서는, 지지 부재(382)는 상이한 구성을 가질 수 있거나, 이미징 유닛(702)이 지지 부재(382)를 포함하지 않을 수도 있다.
도 16은 본 발명의 일 실시예에 따르는 패키지화된 마이크로전자 이미징 유닛(702)의 측 단면도이다. 개별 이미징 유닛(702)은 광학 유닛(도시 생략)을 이미징 유닛에 부착하기 전에 후면으로부터 테스트될 수 있다. 도 16에 도시되어 있는 이미징 유닛(702)의 하나의 특징은, 패키징 재료(342)가 이미징 유닛(702)의 4면을 밀봉하고, 커버 기판(342)과 기판(212)가 이미징 유닛(702)의 상부 및 하부를 각각 밀봉하는 것이다. 이 방식으로, 습기나 다른 오염물이 이미징 유닛(702)으로 들어가서 이미지 센서(224)나 관련 회로가 오작동 및/또는 동작 불능이 되게 하는 경로가 존재하지 않게 된다.
도 2A∼16에 도시되어 있는 이미징 유닛(702)의 제조하는 방법의 하나의 특징은, 복수의 이미징 유닛(702)이 반도체 장치를 패키지화 및 제조하기 위해 개발 된 매우 정밀하고 효율적인 프로세스를 동시에 사용하여 제조될 수 있기 때문에, 그 방법이 제조 프로세스의 효율성을 현저히 향상시킬 것으로 기대된다는 것이다. 이미징 유닛(702)을 제조하는 이 방법은 또한, 반도체 제조 프로세스가 고도의 정밀도를 갖는 여러 가지 소자들을 신뢰할 수 있게 생산하여 조립할 수 있기 때문에, 이미징 유닛(702)의 품질 및 성능을 향상시킬 것으로 기대된다. 그 자체로, 상기 방법의 여러 실시예들은 마이크로전자 이미징 유닛(702)을 조립하는 비용을 현저히 낮추고, 이미징 유닛(702)의 성능을 높여, 더 고품질의 이미징 유닛(702)을 생산할 것으로 기대된다.
이상으로부터, 본 발명의 특정 실시예들을 예시할 목적으로 여기에 설명하였지만, 발명의 사상 및 범위로부터 벗어남 없이 여러 가지 변형이 이루어질 수 있다는 것을 이해할 것이다. 예를 들면, 마이크로전자 이미징 유닛은 도 2A∼16에 대하여 상술한 특징들의 임의의 조합을 가질 수 있다. 따라서, 본 발명은 첨부한 청구의 범위에 의해서를 제외하고 제한되지 않는다.

Claims (61)

  1. 집적 회로, 상기 집적 회로에 전기적으로 결합되는 외부 콘택트, 및 상기 집적 회로에 동작 가능하게 결합되는 이미지 센서를 포함하는 복수의 이미징 다이를 갖는 이미저 워크피스(workpiece)를 제공하는 단계로서, 개별 이미지 센서는 상기 이미지 센서의 주변 부분에 적어도 하나의 암전류 픽셀을 포함하는, 단계;
    상기 워크피스 상에 및 상기 이미지 센서 위에 커버층을 증착하는 단계; 및
    상기 커버층을 패터닝 및 선택적으로 현상하여 대응하는 이미지 센서 위에 커버층 재료의 분리된 볼륨들을 형성하는 단계로서, 상기 분리된 볼륨들은 개별 암전류 픽셀의 인보드 에지와 정렬되는 측벽을 가져, 상기 암전류 픽셀이 상기 분리된 볼륨들에 의해 덮이지 않는, 단계를 포함하는, 복수의 마이크로전자 이미징 유닛의 제조 방법.
  2. 청구항 1에 있어서,
    상기 암전류 픽셀 위에 및 커버층 재료의 분리된 볼륨들 사이의 상기 워크피스 상에 불투명한 재료를 증착하는 단계; 및
    상기 워크피스로부터 커버층 재료의 분리된 볼륨들을 제거하는 단계를 더 포함하는, 복수의 마이크로전자 이미징 유닛의 제조 방법.
  3. 청구항 2에 있어서, 상기 워크피스로부터 상기 커버층 재료를 제거하기 전 에, 상기 커버층 재료 및/또는 상기 불투명한 재료의 상부 표면을 평탄화하는 단계를 더 포함하는, 복수의 마이크로전자 이미징 유닛의 제조 방법.
  4. 청구항 2에 있어서, 상기 워크피스 상에 불투명한 재료를 증착하는 단계는 에폭시 재료를 증착하는 단계를 포함하는, 복수의 마이크로전자 이미징 유닛의 제조 방법.
  5. 청구항 2에 있어서, 이미지 센서를 갖는 복수의 이미징 다이를 제공하는 단계는 (a) 원하는 패턴의 활성 픽셀의 어레이, 및 (b) 상기 이미지 센서의 주변부분 근방의 복수의 암전류 픽셀을 갖는 이미지 센서를 제공하는 단계를 포함하고, 상기 암전류 픽셀의 인보드 에지는 적어도 하나의 활성 픽셀에 인접하며, 상기 방법은,
    상기 워크피스 상에 및 대응하는 이미지 센서 위에 컬러 필터 어레이(CFA)를 구성하는 단계; 및
    상기 워크피스 상에 상기 불투명한 재료를 증착한 후 및 상기 워크피스로부터 상기 커버층을 제거하기 전에, 상기 불투명한 재료 및 상기 커버층의 상부 표면을 평탄화하는 단계를 더 포함하는, 복수의 마이크로전자 이미징 유닛의 제조 방법.
  6. 청구항 5에 있어서, 상기 워크피스 상에 상기 커버층을 증착하기 전에 상기 이미지 센서 상의 CFA 위에 마이크로렌즈를 형성하는 단계를 더 포함하는, 복수의 마이크로전자 이미징 유닛의 제조 방법.
  7. 청구항 5에 있어서, 상기 워크피스 상에 상기 커버층을 증착하기 전에 마이크로렌즈 위에 산화물 코팅을 증착하는 단계를 더 포함하는, 복수의 마이크로전자 이미징 유닛의 제조 방법.
  8. 청구항 5에 있어서, 상기 워크피스 상에 상기 불투명한 재료를 증착하기 전에 및 상기 커버층을 증착한 후에, 상기 이미지 센서의 주변 부분에서 CFA의 잔류 청색 부분을 벗겨내는 단계를 더 포함하는, 복수의 마이크로전자 이미징 유닛의 제조 방법.
  9. 청구항 1에 있어서, 이미지 센서를 갖는 복수의 이미징 다이를 제공하는 단계는, (a) 원하는 패턴의 활성 픽셀의 어레이, 및 (b) 상기 이미지 센서의 주변부 근방의 복수의 암전류 픽셀을 갖는 이미지 센서를 형성하는 단계를 포함하고, 상기 암전류 픽셀의 인보드 에지는 적어도 하나의 활성 픽셀에 인접하는, 복수의 마이크로전자 이미징 유닛의 제조 방법.
  10. 청구항 9에 있어서,
    상기 워크피스 상에 및 대응하는 이미지 센서 위에 CFA를 구성하는 단계;
    상기 이미지 센서 상의 CFA 위에 마이크로렌즈를 형성하는 단계; 및
    상기 워크피스 상에 상기 커버층을 증착하기 전에 상기 마이크로렌즈 위에 산화물 코팅을 증착하는 단계를 더 포함하는, 복수의 마이크로전자 이미징 유닛의 제조 방법.
  11. 청구항 1에 있어서, 커버층 재료의 분리된 볼륨은 상기 이미지 센서 위의 커버층 재료의 블록을 포함하는, 복수의 마이크로전자 이미징 유닛의 제조 방법.
  12. 청구항 1에 있어서, 상기 외부 콘택트를 제공하는 단계는, 대응하는 단자와 접촉하고 개별 다이의 적어도 일부분을 관통하여 연장하는 전기 전도성 상호접속부를 구성하는 단계를 포함하는, 복수의 마이크로전자 이미징 유닛의 제조 방법.
  13. 청구항 1에 있어서, 상기 워크피스 상에 커버층을 증착하는 단계는, 상기 워크피스 상에 및 상기 이미지 센서 위에 레지스트의 층을 증착하는 단계를 포함하는, 복수의 마이크로전자 이미징 유닛의 제조 방법.
  14. 청구항 2에 있어서, 상기 외부 콘택트는 상기 워크피스의 전면의 단자와, 상기 워크피스의 적어도 일부분을 관통하여 연장하는 상호접속부를 포함하고, 상기 방법은,
    상기 커버층을 제거하기 전에 상기 불투명한 재료의 상부 표면을 평탄화하여, 상기 워크피스 상에 복수의 스탠드-오프를 정의하는 단계;
    상기 워크피스 상의 상기 이미지 센서 위에 및 상기 스탠드-오프에 커버 기판을 부착하는 단계로서, 상기 커버 기판은 원하는 방사선을 투과하는, 단계;
    상기 워크피스의 후면으로부터 재료를 제거하여, 상기 워크피스를 씨닝하고(thin) 상기 상호접속부의 적어도 일부분을 노출시키는 단계;
    상기 커버 기판 및 상기 스탠드-오프의 적어도 일부분 내에 제1 트렌치를 형성하는 단계로서, 상기 제1 트렌치는 상기 워크피스 상의 개별 다이를 분리하는 레인과 정렬되는, 단계;
    상기 제1 트렌치 내에 패키지화 재료를 증착하는 단계;
    상기 워크피스의 후면에 상기 제1 트렌치와 정렬되는 제2 트렌치를 형성하는 단계;
    상기 제2 트렌치 내에 패키지화 재료를 증착하는 단계; 및
    상기 제1 및 제2 트렌치와 정렬되게 상기 워크피스를 절삭하여, 상기 이미징 유닛을 싱귤레이트(singulate)하는 단계를 더 포함하는, 복수의 마이크로전자 이미징 유닛의 제조 방법.
  15. 집적 회로, 상기 집적 회로에 전기적으로 결합되는 외부 콘택트, 및 상기 집적 회로에 동작 가능하게 결합되는 이미지 센서를 포함하는 복수의 이미징 다이를 갖는 이미저 워크피스를 제공하는 단계로서, 개별 이미지 센서는 상기 이미지 센서의 주변 부분에 적어도 하나의 암전류 픽셀을 포함하는, 단계;
    대응하는 이미지 센서 위에 광활성 재료의 분리된 블록들을 형성하는 단계로 서, 상기 분리된 블록들은 개별 암전류 픽셀의 대응하는 인보드 에지와 정렬되는 측벽을 가져, 상기 암전류 픽셀이 상기 분리된 블록들에 의해 덮이지 않는, 단계;
    상기 암전류 픽셀 위에 및 상기 워크피스 상에 불투명한 재료를 증착하는 단계; 및
    상기 워크피스로부터 광활성 재료의 분리된 블록들을 제거하는 단계를 포함하는, 복수의 마이크로전자 이미징 유닛의 제조 방법.
  16. 청구항 15에 있어서, 상기 워크피스로부터 상기 광활성 블록들을 제거하기 전에, 상기 광활성 재료의 분리된 블록 및 상기 불투명한 재료의 상부 표면을 평탄화하는 단계를 더 포함하는, 복수의 마이크로전자 이미징 유닛의 제조 방법.
  17. 청구항 15에 있어서, 상기 워크피스 상에 불투명한 재료를 증착하는 단계는 에폭시 재료를 증착하는 단계를 포함하는, 복수의 마이크로전자 이미징 유닛의 제조 방법.
  18. 청구항 15에 있어서, 이미지 센서를 갖는 복수의 이미징 다이를 제공하는 단계는, (a) 원하는 패턴의 활성 픽셀의 어레이, 및 (b) 상기 이미지 센서의 주변부분 근방의 복수의 암전류 픽셀을 갖는 이미지 센서를 제공하는 단계를 포함하고, 상기 암전류 픽셀의 인보드 에지는 적어도 하나의 활성 픽셀에 인접하며, 상기 방법은,
    상기 워크피스 상에 및 대응하는 이미지 센서 위에 CFA를 구성하는 단계;
    상기 이미지 센서 상의 상기 CFA 위에 마이크로렌즈를 형성하는 단계; 및
    상기 워크피스로부터 광활성층을 제거하기 전에, 상기 불투명한 재료 및 광활성층의 상부 표면을 평탄화하는 단계를 더 포함하는, 복수의 마이크로전자 이미징 유닛의 제조 방법.
  19. 청구항 18에 있어서, 상기 워크피스 상에 상기 광활성 재료를 증착하기 전에 상기 마이크로렌즈 위에 산화물 코팅을 증착하는 단계를 더 포함하는, 복수의 마이크로전자 이미징 유닛의 제조 방법.
  20. 청구항 18에 있어서, 상기 워크피스 상에 상기 불투명한 재료를 증착하기 전에 및 상기 광활성층을 증착한 후에, 상기 이미지 센서의 주변 부분에서 CFA의 잔류 청색 부분을 벗겨내는 단계를 더 포함하는, 복수의 마이크로전자 이미징 유닛의 제조 방법.
  21. 청구항 15에 있어서, 이미지 센서를 갖는 복수의 이미징 다이를 제공하는 단계는, (a) 원하는 패턴의 활성 픽셀의 어레이, 및 (b) 상기 이미지 센서의 주변부분 근방의 복수의 암전류 픽셀을 갖는 이미지 센서를 형성하는 단계를 포함하고, 상기 암전류 픽셀의 인보드 에지는 적어도 하나의 활성 픽셀에 인접하는, 복수의 마이크로전자 이미징 유닛의 제조 방법.
  22. 청구항 21에 있어서,
    상기 워크피스 상에 및 대응하는 이미지 센서 위에 CFA를 구성하는 단계;
    상기 이미지 센서 상의 CFA 위에 마이크로렌즈를 형성하는 단계; 및
    상기 워크피스 상에 상기 광활성 재료를 증착하기 전에 상기 마이크로렌즈 위에 산화물 코팅을 증착하는 단계를 더 포함하는, 복수의 마이크로전자 이미징 유닛의 제조 방법.
  23. 청구항 15에 있어서, 광활성 재료의 분리된 볼륨들은 상기 이미지 센서 위의 광활성 재료의 블록들을 포함하는, 복수의 마이크로전자 이미징 유닛의 제조 방법.
  24. 청구항 15에 있어서, 상기 외부 콘택트를 제공하는 단계는 대응하는 단자와 접촉하고 개별 다이의 적어도 일부분을 관통하여 연장하는 전기 전도성 상호접속부를 구성하는 단계를 포함하는, 복수의 마이크로전자 이미징 유닛의 제조 방법.
  25. 기판 상에 및/또는 내에 픽셀의 어레이를 구성하는 단계로서, 상기 픽셀의 어레이는 상기 어레이의 주변 부분에 암(dark) 픽셀과 상기 암 픽셀의 인보드 에지에 인접한 활성 픽셀을 포함하는, 단계;
    상기 기판 상에 및 상기 픽셀의 어레이 위에 광활성층을 증착하는 단계;
    상기 광활성층을 패터닝하는 단계;
    상기 광활성층을 선택적으로 현상하여, 상기 픽셀의 어레이 위에 광활성 재료의 분리된 블록을 형성하는 단계로서, 상기 분리된 블록은 상기 암 픽셀의 인보드 에지와 정렬되는 측벽을 가져 상기 암 픽셀이 상기 분리된 블록에 의해 덮이지 않고 상기 활성 픽셀은 상기 분리된 블록에 의해 완전히 덮이는, 단계;
    상기 암 픽셀 위에 및 상기 기판 상에 불투명한 재료를 증착하여, 상기 활성 픽셀을 향해 지향되는 광으로부터 상기 암 픽셀을 차폐하는 단계; 및
    상기 기판으로부터 광활성 블록을 제거하는 단계를 포함하는, 이미징 다이의 제조 방법.
  26. 청구항 25에 있어서, 상기 기판으로부터 광활성 블록을 제거하기 전에, 상기 불투명한 재료 및 상기 광활성 재료의 분리된 블록의 상부 표면을 평탄화하는 단계를 더 포함하는, 이미징 다이의 제조 방법.
  27. 청구항 25에 있어서, 상기 워크피스 상에 불투명한 재료를 증착하는 단계는 에폭시 재료를 증착하는 단계를 포함하는, 이미징 다이의 제조 방법.
  28. 청구항 25에 있어서,
    상기 활성 픽셀의 어레이 위에 CFA를 형성하는 단계;
    상기 CFA 및 대응하는 활성 픽셀 위에 마이크로렌즈를 구성하는 단계; 및
    상기 워크피스로부터 광활성 블록을 제거하기 전에, 상기 불투명한 재료 및 광활성 블록의 상부 표면을 평탄화하는 단계를 더 포함하는, 이미징 다이의 제조 방법.
  29. 청구항 28에 있어서, 상기 워크피스 상에 상기 광활성 재료를 증착하기 전에 상기 마이크로렌즈 위에 산화물 코팅을 증착하는 단계를 더 포함하는, 이미징 다이의 제조 방법.
  30. 이미저 워크피스 상에 복수의 마이크로전자 이미징 유닛을 제조하는 방법으로서, 상기 이미저 워크피스는 기판과 상기 기판 내에 및/또는 상에 복수의 이미징 다이를 포함하고, 개별 이미징 다이는 집적 회로, 상기 집적 회로에 전기적으로 결합되는 외부 콘택트, 및 상기 집적 회로에 동작 가능하게 결합되는 이미지 센서를 포함하며, 상기 이미지 센서는 원하는 패턴의 활성 픽셀의 어레이와 상기 이미지 센서의 주변 부분을 따라 복수의 암 픽셀을 포함하고, 상기 방법은,
    상기 워크피스 상에 및 상기 이미지 센서 위에 광활성층을 증착하는 단계;
    상기 광활성층을 패터닝하는 단계; 및
    상기 광활성층을 선택적으로 현상하여, 대응하는 이미지 센서 위에 광활성 재료의 분리된 블록들을 형성하는 단계로서, 상기 분리된 블록들은 개별 암 픽셀의 인보드 에지와 정렬되는 측벽을 가져, 상기 측벽이 개별 이미지 센서의 상기 암 픽셀과 상기 활성 픽셀 사이의 경계를 정의하는, 단계를 포함하는, 복수의 마이크로전자 이미징 유닛의 제조 방법.
  31. 청구항 30에 있어서,
    상기 워크피스 상에 및 광활성 재료의 분리된 블록들 사이의 갭 내에 불투명한 에폭시 재료를 증착하는 단계로서, 상기 에폭시 재료는 상기 개별 암 픽셀들을 덮는, 단계; 및
    상기 워크피스로부터 광활성 재료의 분리된 블록들을 제거하는 단계를 더 포함하는, 복수의 마이크로전자 이미징 유닛의 제조 방법.
  32. 청구항 31에 있어서, 상기 워크피스로부터 상기 광활성 재료를 제거하기 전에, 상기 광활성 재료의 블록들 및 상기 불투명한 에폭시 재료의 상부 표면을 평탄화하는 단계를 더 포함하는, 복수의 마이크로전자 이미징 유닛의 제조 방법.
  33. 청구항 31에 있어서,
    상기 워크피스 상에 및 대응하는 이미지 센서 위에 CFA를 형성하는 단계;
    상기 워크피스 상에 상기 광활성층을 증착하기 전에 상기 이미지 센서 상의 상기 CFA 위에 마이크로렌즈를 구성하는 단계; 및
    상기 워크피스 상에 상기 불투명한 에폭시 재료를 증착한 후 및 상기 워크피스로부터 광활성층을 제거하기 전에, 광활성층 및 상기 불투명한 재료의 상부 표면을 평탄화하는 단계를 더 포함하는, 복수의 마이크로전자 이미징 유닛의 제조 방법.
  34. 청구항 30에 있어서, 상기 워크피스 상에 광활성층을 증착하는 단계는 상기 워크피스 상에 및 상기 이미지 센서 위에 레지스트의 층을 증착하는 단계를 포함하는, 복수의 마이크로전자 이미징 유닛의 제조 방법.
  35. 청구항 31에 있어서, 상기 워크피스 상에 증착된 상기 불투명한 에폭시 재료는 상기 워크피스 상에 복수의 스탠드-오프를 정의하고, 상기 방법은,
    상기 이미지 센서 위에 및 상기 스탠드-오프에 커버 기판을 부착하는 단계;
    상기 스탠드-오프의 적어도 일부분 및 상기 커버 기판 내에 제1 트렌치를 형성하는 단계로서, 상기 제1 트렌치는 상기 워크피스 상의 개별 다이들을 분리하는 레인과 정렬되는, 단계;
    상기 제1 트렌치 내에 패키지화 재료를 증착하는 단계;
    상기 워크피스의 후면에 상기 제1 트렌치와 정렬되는 제2 트렌치를 형성하는 단계;
    상기 제2 트렌치 내에 상기 패키지화 재료를 증착하는 단계; 및
    상기 제1 및 제2 트렌치와 정렬되게 상기 워크피스를 절삭하여, 상기 이미징 유닛을 싱귤레이트(singulate)하는 단계를 더 포함하는, 복수의 마이크로전자 이미징 유닛의 제조 방법.
  36. 집적 회로, 상기 집적 회로에 전기적으로 결합되는 외부 콘택트, 및 상기 집 적 회로에 동작 가능하게 결합되는 이미지 센서를 포함하는 복수의 이미징 다이를 갖는 이미저 워크피스를 구성하는 단계로서, 개별 이미지 센서는 상기 이미지 센서의 주변 부분에 적어도 하나의 암전류 셀을 포함하는, 단계;
    상기 워크피스 상에 및 상기 이미지 센서 위에 레지스트층을 증착하는 단계;
    상기 레지스트층을 패터닝 및 선택적으로 현상하여, 대응하는 이미지 센서 위에 레지스트 재료의 분리된 블록들을 형성하는 단계로서, 상기 분리된 블록들은 개별 암전류 셀의 대응하는 인보드 에지와 정렬되는 측벽을 가져, 상기 암전류 셀이 상기 분리된 블록들에 의해 덮이지 않는, 단계;
    상기 암전류 셀 위에 및 상기 워크피스 상에 불투명한 재료를 증착하여, 상기 이미지 센서를 향해 지향되는 광으로부터 상기 암전류 셀을 차폐하는 단계; 및
    상기 워크피스로부터 레지스트 재료의 분리된 블록을 제거하는 단계를 더 포함하는, 복수의 마이크로전자 이미징 유닛의 제조 방법.
  37. 기판;
    상기 기판 내 및/또는 상의 복수의 이미징 다이로서, 개별 이미징 다이는 집적 회로, 상기 집적 회로에 전기적으로 결합되는 외부 콘택트, 및 상기 집적 회로에 동작 가능하게 결합되는 이미지 센서를 포함하고, 상기 이미지 센서는 상기 이미지 센서의 주변 부분에 암전류 픽셀을 포함하는, 복수의 이미징 다이; 및
    이미지 센서 위의 커버층 재료의 복수의 분리된 볼륨들로서, 개별적인 분리된 볼륨들은 개별 암전류 픽셀의 인보드 에지와 정렬되는 측벽을 가져, 상기 개별 암전류 픽셀이 커버층 재료의 상기 분리된 볼륨들에 의해 덮이지 않는, 커버층 재료의 복수의 분리된 볼륨들을 포함하는, 마이크로전자 이미저 워크피스.
  38. 청구항 37에 있어서, 상기 암 픽셀 위 및 커버층 재료의 상기 분리된 볼륨들 사이의 갭 내의 상기 기판 상에 불투명한 층을 더 포함하는, 마이크로전자 이미저 워크피스.
  39. 청구항 37에 있어서, 상기 불투명한 재료는 에폭시 재료를 포함하는, 마이크로전자 이미저 워크피스.
  40. 청구항 37에 있어서, 커버층 재료의 분리된 볼륨들은 상기 이미지 센서 위에 커버층 재료의 블록을 포함하는, 마이크로전자 이미저 워크피스.
  41. 청구항 37에 있어서, 개별 외부 콘택트는, 상기 기판의 전면에서, 개별 다이의 적어도 일부분을 관통하여 연장하는 전기 전도성 상호접속부와 접촉하는 단자를 포함하는, 마이크로전자 이미저 워크피스.
  42. 청구항 37에 있어서, 상기 커버층 재료는 레지스트의 층을 포함하는, 마이크로전자 이미저 워크피스.
  43. 청구항 37에 있어서, 개별 이미지 센서는, (a) 원하는 패턴의 활성 픽셀의 어레이, 및 (b) 상기 이미지 센서의 주변 부분 근방의 복수의 암전류 픽셀을 포함하고, 상기 암전류 픽셀의 인보드 에지는 적어도 하나의 활성 픽셀에 인접하는, 마이크로전자 이미저 워크피스.
  44. 청구항 37에 있어서, 개별 이미지 센서는, (a) 원하는 패턴의 활성 픽셀의 어레이, 및 (b) 상기 이미지 센서의 주변 부분 근방의 복수의 암전류 픽셀을 포함하고, 상기 이미저 워크피스는,
    개별 이미지 센서 위의 CFA;
    상기 개별 이미지 센서 상의 상기 CFA 위의 마이크로렌즈; 및
    상기 이미지 센서의 상기 마이크로렌즈 상의 산화물 코팅을 더 포함하는, 마이크로전자 이미저 워크피스.
  45. 기판;
    상기 기판 내 및/또는 상의 복수의 이미징 다이로서, 개별 이미징 다이는 집적 회로, 상기 집적 회로에 전기적으로 결합되는 외부 콘택트, 및 상기 집적 회로에 동작 가능하게 결합되는 이미지 센서를 포함하고, 상기 이미지 센서는 적어도 하나의 활성 픽셀에 인접한 상기 이미지 센서의 주변 부분에 암전류 픽셀 및 활성 픽셀의 어레이를 포함하는, 복수의 이미징 다이;
    대응하는 이미지 센서 위의 광활성 재료의 복수의 분리된 블록들로서, 상기 분리된 블록들은 개별 암전류 픽셀의 인보드 에지와 정렬되는 측벽을 가져, 상기 개별 암전류 픽셀이 광활성 재료의 상기 분리된 블록들에 의해 덮이지 않고 인접한 활성 픽셀은 상기 분리된 블록들에 의해 완전히 덮이는, 광활성 재료의 복수의 분리된 블록; 및
    상기 암전류 픽셀 위 및 광활성 재료의 상기 분리된 블록들 사이의 기판 상의 불투명한 층을 포함하는, 마이크로전자 이미저 워크피스.
  46. 청구항 45에 있어서, 상기 불투명한 재료는 에폭시 재료를 포함하는, 마이크로전자 이미저 워크피스.
  47. 청구항 45에 있어서, 개별 외부 콘택트는, 상기 기판의 전면에서, 개별 다이의 적어도 일부분을 관통하여 연장하는 전기 전도성 상호접속부와 접촉하는 단자를 포함하는, 마이크로전자 이미저 워크피스.
  48. 청구항 45에 있어서, 상기 광활성 층은 레지스트의 층을 포함하는, 마이크로전자 이미저 워크피스.
  49. 청구항 45에 있어서, 개별 이미지 센서는, (a) 원하는 패턴의 활성 픽셀의 어레이, 및 (b) 상기 이미지 센서의 주변 부분 근방의 복수의 암전류 픽셀을 포함하고, 상기 이미저 워크피스는,
    개별 이미지 센서 위의 CFA;
    상기 개별 이미지 센서 상의 상기 CFA 위의 마이크로렌즈; 및
    상기 이미지 센서의 상기 마이크로렌즈 상의 산화물 코팅을 더 포함하는, 마이크로전자 이미저 워크피스.
  50. 기판;
    상기 기판 내 및/또는 상에 형성되어, 어레이의 주변 부분의 암 픽셀과 상기 암 픽셀의 인보드 에지에 인접한 적어도 하나의 활성 픽셀을 포함하는, 픽셀의 어레이;
    상기 픽셀 어레이 위의, 상기 암 픽셀 위의 인보드 에지와 정렬되는 측벽을 포함하여, 상기 암 픽셀이 광활성층에 의해 덮이지 않고 상기 인접한 활성 픽셀이 상기 광활성층에 의해 완전히 덮이는, 광활성 층; 및
    상기 암 픽셀 위에, 상기 광활성층의 상기 측벽과 긴밀하게 접촉하는, 불투명한 재료를 포함하는, 마이크로전자 이미저 워크피스.
  51. 복수의 마이크로전자 이미징 다이를 갖는 마이크로전자 워크피스를 제조하는 방법으로서, 개별 다이는 집적 회로, 상기 집적 회로에 전기적으로 결합되는 단자, 및 상기 집적 회로에 동작 가능하게 결합되는 이미지 센서를 포함하고, 상기 방법은,
    상기 워크피스 내에 상기 단자와 정렬되는 블라인드 홀을 형성하는 단계로 서, 상기 블라인드 홀은 상기 워크피스의 제1 외면으로부터 상기 워크피스 내에의 중간 깊이까지 연장하는, 단계;
    상기 워크피스 내에 상기 블라인드 홀과 유체 소통하는 벤트(vent)를 형성하는 단계;
    상기 블라인드 홀의 적어도 일부분 내에 전기 전도성 상호접속부를 구성하는 단계를 포함하며, 상기 상호접속부를 구성하는 단계는,
    상기 블라인드 홀의 적어도 일부분에 유전체 라이너(liner)를 도포하는 단계;
    상기 워크피스 상에, 그리고 상기 유전체 라이너의 적어도 일부분 위의 상기 블라인드 홀 내에, 대략 150Å의 두께를 갖는 배리어층을 증착하는 단계;
    상기 워크피스 상에, 그리고 상기 배리어층의 적어도 일부분 위의 상기 블라인드 홀 내에, 대략 2000Å의 두께를 갖는 시드(seed)층을 증착하는 단계;
    상기 워크피스 위에 레지스트의 층을 도포하고, 상기 단자 위에 개구를 형성하는 단계;
    상기 블라인드 홀 내에, 그리고 상기 시드층의 적어도 일부분 위에, 대략 1 미크론의 두께를 갖는 제1 도전층을 도포하는 단계;
    상기 제1 도전층의 적어도 일부분 위에, 대략 3∼5 미크론의 두께를 갖는 제2 도전층을 도포하는 단계;
    상기 블라인드 홀을 도전성 충전 재료로 충전하여 상기 상호접속부를 형성하는 단계; 및
    상기 블라인드 홀을 도전성 충전 재료로 충전한 후에 상기 블라인드 홀 외부의 상기 워크피스의 적어도 일부분으로부터 상기 레지스트의 층, 시드층, 및 배리어층을 제거하는 단계를 포함하는, 마이크로전자 워크피스의 제조 방법.
  52. 청구항 51에 있어서, 벤트를 형성하는 단계는, 상기 워크피스의 제2 외면으로부터 상기 블라인드 홀까지 하나 이상의 홀을 형성하도록 레이저 절삭, 에칭, 기계적 드릴링, 및/또는 다이싱 또는 레이저 슬롯의 이용을 포함하는, 마이크로전자 워크피스의 제조 방법.
  53. 청구항 51에 있어서, 배리어층을 증착하는 단계는, Ta 및/또는 W를 포함하는 배리어층을 증착하는 단계를 포함하는, 마이크로전자 워크피스의 제조 방법.
  54. 청구항 51에 있어서, 시드층을 증착하는 단계는, Cu를 포함하는 시드층을 증착하는 단계를 포함하는, 마이크로전자 워크피스의 제조 방법.
  55. 청구항 51에 있어서, 상기 블라인드 홀의 적어도 일부분 내에, 그리고 상기 시드층의 적어도 일부분 위에 제1 도전층을 증착하는 단계는, Cu를 포함하는 제1 도전층을 증착하는 단계를 포함하는, 마이크로전자 워크피스의 제조 방법.
  56. 청구항 55에 있어서, 상기 블라인드 홀 내에, 그리고 상기 시드층의 적어도 일부분 위에, 제1 도전층을 증착하는 단계는, 무전해 도금이나 전기도금 프로세스를 사용하여 제1 도전층을 증착하는 단계를 포함하는, 마이크로전자 워크피스의 제조 방법.
  57. 청구항 51에 있어서, 상기 제1 도전층의 적어도 일부분 위에 제2 도전층을 증착하는 단계는, 무전해 또는 전해 도금 프로세스를 사용하여 제2 도전층을 증착하는 단계를 포함하는, 마이크로전자 워크피스의 제조 방법.
  58. 청구항 51에 있어서, 상기 레지스트의 층을 도포하기 전에 상기 시드층을 보강하는 단계를 더 포함하는, 마이크로전자 워크피스의 제조 방법.
  59. 청구항 51에 있어서, 상기 워크피스 내에 벤트를 형성하는 단계는, 상기 제1 도전층의 적어도 일부분 위에 상기 제2 도전층을 도포한 후에 상기 벤트를 형성하는 단계를 포함하는, 마이크로전자 워크피스의 제조 방법.
  60. 청구항 51에 있어서,
    상기 벤트를 형성하기 전에 상기 블라인드 홀 내에 일시적인 보호 충전재 및/또는 코팅을 증착하는 단계; 및
    상기 벤트를 형성한 후에 상기 보호 충전재 및/또는 코팅을 제거하는 단계를 더 포함하는, 마이크로전자 워크피스의 제조 방법.
  61. 청구항 51에 있어서, 상기 블라인드 홀을 도전성 충전 재료로 충전하는 단계는, Cu, Ni, Co, Ag, Au, SnAgCu 땜납, AuSn 땜납, 다른 조성을 갖는 땜납, 또는 원하는 도전성을 갖는 다른 적절한 재료들이나 재료들의 합금을 포함하는 도전성 충전 재료로 상기 블라인드 홀을 충전하는 단계를 포함하는, 마이크로전자 워크피스의 제조 방법.
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