KR20080037692A - 다수의 ｌｅｄ를 포함하는 전기회로 준비 방법 - Google Patents

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KR20080037692A
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렘니스 라이팅 아이피 게엠베하
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Abstract

본 발명은 다수의 LED(Light-Emitting Diodes)를 포함하는 전기 회로를 준비하는 방법에 관한 것이다. 첫째로, 제 1 타입의 반도체 재료의 연속층(continuous layer)이 제공된다. 이 위에 제 2 타입의 반도체 재료의 제 1 패턴이 도포된다. 다음에, 적어도 하나 이상 전도층(34)의 제 2 패턴을 포함하는 기판이 제 1 패턴에 접착(attach)된다. 이후에, 위 연속층은 제 3 패턴에 의하여 커팅된다. 이렇게 하여 다수의 LED가 형성된다.

Description

다수의 ＬＥＤ를 포함하는 전기회로 준비 방법{METHOD FOR PREPARING AN ELECTRIC COMPRISING MULTIPLE LEDS}
본 발명은 적어도 하나 이상의 반도체 부품을 포함하는 전기 회로에 관한 것이다.
본 발명이 적합한 회로는 네덜란드 특허 출원 NL 1027960 호에 기술되어 있다. 전체적으로 참조자료로서 여기에 포함된 이 응용예에서는, 적어도 4개 이상의 정류기 - 다이오드가 바람직함 - 가 적어도 하나 이상의 조명 엘리먼트(lighting element)에 정류된 전류를 공급하는 셋업을 가지는 브리지 회로(bridge circuit)가 그 중에서도 특히 기술되어 있다. 칩 안에 많은 수의 다이오드 부품 - 예컨대 발광 다이오드(Light-Emitting Doides, LEDs) - 을 가지는 브리지 회로의 준비는 각 다이오드를 상이하고 적절한 배향(orientation)으로 장치를 배치함으로써 칩들이 배치되어야 하기 때문에 - 하지만 현 방법에서는 다수의 LED들이 같은 배향으로 공급됨 - 시간을 많이 소비한다. 모든 부품을 연결하는 것 역시 복잡하다. 이러한 복잡성은 부품들 사이의 긴 연결부(connection)를 가져온다. 긴 연결부로 인하여 부가적인 에너지 손실이 발생하고, 불필요한 열이 생성되는 것이다.
본 발명은 회로내 연결부의 길이를 줄이고, 또한 회로내 전기 부품의 생산 효율(production efficiency)을 향상시킬 수 있는 좀더 효율적인 회로를 실현하는 것을 목표로 하고 있다. 이 목표는 아래의 단계를 포함하는, 다수의 LED를 포함하는 전기 회로의 준비 방법을 제공함으로써 성취될 수 있다.
a) 제 1 반도체 재료(material)의 연속층(continous layer)을 제공하는 단계;
b) 상기 연속층에 인접하여, 제 1 패턴에 의하여 제 2 반도체 재료층을 제공하는 단계;
c) 제 2 패턴에 의하여 기판(substrate)에 전도성 재료층을 제공하는 단계;
d) 상기 제 1 패턴에 의한 상기 제 2 반도체 재료층을 상기 제 2 패턴에 의한 상기 제 2 반도체 재료층에 접착하는(attach) 단계; 및
e) 개별(individual) LED를 형성하기 위하여 상기 연속층을 커팅하는 단계.
바람직한 실시예에서는, 제 1 반도체 재료는 형성된 LED가 일정한 색의 빛을 발생하게끔 선택되어진다. 녹색(green) 빛을 생성하기 위하여는 이러한 연속층은 인듐 갈륨 나이트라이드(InGaN) 및/또는 실리콘 카바이드(SiC)를 포함할 수 있다. 적색 또는 호박색(amber) 빛을 생성하기 위하여는 위 층은 알루미늄 갈륨 인듐 포스파이드(AlGaInP), 갈륨 포스파이드(GaP) 및/또는 다른 무엇보다도 이들의 조합물을 포함할 수 있다.
위 연속층은 공지의 선행기술 방법을 이용함으로써 형성될 수 있다. 하나의 공지방법으로는 에피택셜 결정(epitaxial crystals)을 성장하는 것이 있다. 이 층의 적절한 전도성(conductivity)을 얻기 위하여, 이 층은 n-타입 도는 p-타입 전도(conduction)를 갖춘 원자들로 도핑된다. 위 층은 n-타입 반도체인 것이 바람직하다. 이를 실현하기 위하여 예컨대 부가의 질소(N) 원자들이 에피택셜 결정을 성장하는데 포함될 수 있다.
제 2 반도체 재료는 위 연속층과 반대 타입이다. 이는, 만일 위 연속층이 n-타입 반도체라면, 제 1 패턴에 의한 위 층은 p-타입 반도체 재료로 만들어져야한다는 것을 의미한다. 이는 적절한 온도에서 알루미늄(Al) 또는 보론(B)을 확산(diffusion)함으로써 얻어질 수 있다. 통상 이 층은 겨우 수(a few) 마이크론 두께에 불과하다. 결과구조물을 실질적으로 평활화(level)하기 위하여는 형성된 p-타입 반도체 재료의 도포층은 래핑(lapping)될 수 있다.
위 층에 임의의 적절한 방법에 의한 패턴이 제공될 수 있다. 제 2 반도체 타입은, 예컨대 마스크를 사용하여 연속층에 선택적으로 도포되어(applied), 그 결과 직접적으로 원하는 패턴을 얻을 수 있다. 또한 제 2 반도체층을 연속층으로서 먼저 도포하는 것도 가능하다. 후속적으로 예컨대 식각(etching)으로 재료를 선택적으로 제거함으로써, 원하는 패턴이 얻어질 수 있다. 다양한 실행가능한 방법들은 반도체 기술업계에서 널리 공지되어 있으므로 여기에서 추가적인 설명은 불필요하다.
만일 원한다면, 연속층은 그 자체로 기판에 도포될 수 있다. 여기서는 제 2 반도체 재료층은 기판과 반대면에 있는 연속층 면에서 도포된다. 기판은 가시광에 대하여 투명한 것이 바람직하다. 사파이어(산화 알루미늄의 투명한 형태)가 이러한 목적에 특히 적합하다.
다음에, 위 기판은 전도성 재료의 패턴으로 제공된다. 기판 자체는 절연성 재료로 이루어졌다는 것이 명백하다. 위 전도성 재료를 위한 패턴의 선택은, 제 2 반도체 재료층에 접착한 이후 원하는 다이오드 회로가 만들어지는 방식이다. 그 결과 다이오드들의 배향의 변화는 불필요하다.
후속적으로, 위 기판은 전도층(conducting layer) 면으로 위 제 2 층에 접착된다. 이렇게 하여 제 2 반도체 층과 예컨대 외부의 납땜점(soldering point) 사이의 전기적 접촉부가 만들어 지게 된다. 더 좋은 전기 접촉부를 만들기 위하여는 접착에 앞서 제 2 반도체 층에 전도성 재료를 제공하는 것이 바람직할 것이다.
연속층은 개별 LED를 형성하기 위하여 커팅된다. 여기서의 용어 커팅("cutting")은 제 1 반도체 재료를 적어도 연속층 두께의 깊이까지 선택적으로 하향제거하는 - 그로 인하여 제 1 반도체 재료의 상호 격리된 아일랜드(isolated island)가 만들어짐 - 모든 적절한 방법을 포함한다. 적합한 방법의 예로는 레이저 커팅, 플라즈마 커팅 및 심지어 머시닝(machining)까지 포함한다.
연속층이 기판에 도포되는지 또는 도포되지 않는지에 따라 연속층은 전도성 재료 패턴이 있는 기판이 접착되기 이전 또는 이후에 커팅된다. 다른 말로 하면, 위 연속층이 기판에 도포된다면, 연속층은 전도성 패턴을 가진 위 기판이 접착되기 이전에 먼저 커팅된다(즉, e) 단계는 d) 단계 이전에 실행된다). 만일 위 연속층이 기판에 도포되지 않는다면, d) 단계가 먼저 실행되고, 이후 e) 단계가 그 뒤를 잇는다.
본 발명은 또한 본 발명에 따른 방법으로 만들어진 다수의 LED를 포함하는 전기회로와도 관련이 있다.
아래에, 본 발명은 다음의 도면을 이용하여 예시될 것이다. 이 도면들은 본 발명의 범주를 제한하려고 한 것은 아니고, 단지 예시로서 기여한다.
도 1은 다이오드-브리지 회로가 있는 회로의 다이어그램을 도시한다.
도 2a는 도 1의 다이오드-브리지 회로에 대한 가능한 구현의 다이어그램을 도시한다.
도 2b는 도 2a의 다이오드-브리지 회로에 대한 가능한 구현의 다른 표현을 도시한다.
도 3a - 3e는 본 발명의 제 1 실시예에 따라 다이오드-브리지 회로를 준비하기 위한 방법의 다이어그램을 도시한다.
도 4는 도 3a - e에 도시된 방법에서 사용 가능한 두 구조물을 연결하기 위한 방법을 도시한다.
도 5a - f는 본 발명의 제 2 실시예에 따라 다이오드-브리지 회로 내의 사용을 위하여 정렬된 다수의 개별(individual) LED 준비방법의 다이어그램을 도시한다.
도 6a는 도 2b에 도시된 다이오드-브리지 회로에 상응하는 전기적 트레이스들 패턴의 상면도를 도시한다.
도 6b는 도 6a의 전기적 트레이스들 패턴의 등가회로 다이어그램을 도시한다.
도 7a - c는 도 2b에 도시된 다이오드-브리지 회로의 직류 브랜치에 사용 가능한 상이한 회로 다이어그램을 도시한다.
도 8a, 8b는 각각, 본 발명을 이용하여 준비할 수 있는 병렬 연결된 4개의 다이오드-브리지 회로의 회로 다이어그램과 전기적 트레이스들 패턴을 도시한다.
본 발명은 다수의 특정한 실시예에 의하여 더 도시될 것이다. 발명이 이러한 실시예들에 제한되지 않는다는 것은 명백하다.
제 1 실시예에서 본 발명은,
- 발광면(emitting side)과 접착면(attachment side)을 포함하는 제 1 기판을 제공하는 - 접착면에서 상기 제 1 기판은 제 1 반도체 타입의 제 1 층과 제 1 기판의 상기 접착면상에 배치되는 제 1 패턴에 의한 반도체 타입의 제 2 층을 포함함 - 단계;
- 상기 제 1 기판의 접착면을 절연되어 있고 적어도 하나 이상의 전도층의 제 2 패턴이 제공된 상기 제 2 기판에 접착하는 단계; 및
- 상기 제1 기판을 상기 제 1 기판의 발광면으로부터 제 3 패턴에 의한 상기 적어도 하나 이상의 전도층의 상기 제 2 패턴까지 하향방향으로 커팅하는 - 이로 인하여 다수의 LED가 형성됨 - 단계를 포함하는 방법과 관련된 것이다.
제 2 기판상의 적어도 하나 이상의 전도층의 제 2 패턴이 LED들 사이에 연결부를 형성하기 위하여 제공되기 때문에, LED들은 임의의 특정한 배향으로 배치될 필요가 없다.
바람직한 실시예에서, 접착에 앞서 제 1 기판의 접착면에 적어도 하나 이상 전도층의 제 4 패턴이 제공된다. 이러한 적어도 하나 이상의 전도층의 출현은 그 층이 어느 정도까지는 반사적이기 때문에, LED들의 광특성을 향상시킨다. 나아가 위 적어도 하나 이상의 전도층은 접착 이후에는 열전달를 위한 접촉부 영역(a contact area)을 제공한다.
제 1 기판의 접착면을 제 2 기판에 접착하는 것은 소위 범프들(bump)의 도움을 통하여 실행될 수 있다. 범프들을 사용하는 경우, 접착은 상대적으로 간이하고, 그리고 다른 무엇보다도 모든 전기적 연결이 다수의 LED의 한쪽 면에서만 발생하는 것 - 그 결과 이러한 연결은 LED에 의하여 방출된 빛의 장애물을 형성하지 않음 - 을 보장한다. 나아가 위 범프들의 도움으로, 제 1 및 2 기판은 각각으로부터 조정가능한 거리에 배치될 수 있으며, 그 결과 커팅 단계 동안에 제 2 기판상의 적어도 하나 이상의 전도층의 제 2 패턴에 대한 가능한 손상(damage)은 가능한 한 제한될 수 있다.
위 범프들은 적어도 제 1 및 2 사이즈의 범프들을 포함하는 것이 바람직하다. 접착으로, 제 1 사이즈의 범프들은 제 1 반도체 타입의 제 1 층과 접촉하게 되며, 그리고 제 2 사이즈의 범프들은 제 2 반도체 타입의 제 2 층과 접촉하게 된다. 이러한 사이즈의 차이는 만일 제 1 층과 제 2층이 같은 수평면에 배치되지 않는다면 제 2 반도체 타입의 제 2 층뿐만 아니라 제 1 반도체의 제 1 층과도 좋은 연결을 가능하게 한다.
제 1 사이즈는 제 2 사이즈보다 넓은 것이 바람직하다. 범프들을 이용한 연 결이 제 2 기판상의 적어도 하나 이상의 전도층의 제 2 패턴상의 하나 또는 그 이상의 전도층 납땜에 의하여 설치된 연결보다 일반적으로 열 전도가 되지 않지만, 이러한 사이즈 분배는 제 1 반도체 타입의 재료와 제 2 반도체 타입의 재료 사이의 접합부(junction)에서 대부분의 열이 생성되기 때문에 가능하다. 제 2 반도체 타입 영역은 열의 대부분을 발산하여야 하기 때문에, 제 2 반도체 타입의 층을 연결하는 범프들(예컨데 제 2 사이즈의 범프들)는 지나치게 큰 사이즈가 아닌 것이 바람직하다.
LED의 광특성을 향상시키기 위하여, 커팅 이전에 제 1 기판의 발광면의 제 3 절연 기판 - 제 3 절연 기판은 다수의 LED 중 적어도 하나 이상에 의하여 생성될 수 있는 파장에 대하여 투명함 - 에의 연결을 형성하는 것이 가능하다. 상기 제 3 기판으로 가능한 재료는 사파이어이다. 이 경우 사파이어 역시 LED들이 분리될 때 커팅되기 때문에, 위 LED들의 발광 면적은 증가한다.
두번째 실시예에서, 본 발명은 다수의 LED를 포함하는 전기 회로를 준비하는 방법과 관련되어 있고, 상기 방법은,
- 다수의 LED 중의 적어도 하나에 의하여 생성될 수 있는 파장에 대하여 투명한 제 1 절연 기판을 제공하는 단계;
- 제 1 반도체 타입의 제 1 층과 제 2 반도체 타입의 제 2 층을 포함하는 상기 제 1 절연 기판상에 층을 형성하는 단계;
- 제 1 패턴에 따라 상기 제 2 층을 상기 제 1 층의 일부가 노출되고 적어도 홈들(grooves)로서 상기 제 2 반도체 타입의 격리 영역이 형성될 때까지 선택적으 로 제거하는 단계;
- 제 2 패턴에 따라 적어도 하나 이상의 전도층을 선택적으로 도포하는 - 그로 인하여 상기 제 1 반도체 타입의 제 1 층과의 제 1 연결 및 상기 제 2 반도체 타입의 격리 영역과의 제 2 연결을 만듬 - 단계;
- 제 3 패턴에 따라 적어도 하나 이상의 전도층, 상기 제 2 반도체 타입의 제 2 층 및 상기 제 1 반도체 타입의 제 1 층을 통과하여 상기 제 1 절연 기판까지 하향방향으로 커팅하는 - 그로 인하여 다수의 LED가 형성됨 - 단계; 및
- 적어도 하나 이상의 전도층의 제 3 패턴을 포함하는 상기 제 2 절연 기판으로 적어도 하나 이상의 전도층을 상기 제 1 절연 기판에 접착하는 - 그로 인하여 상기 제 1 절연 기판상의 적어도 하나 이상의 전도층과 상기 제 2 절연 기판상의 적어도 하나 이상의 전도층 사이의 적어도 하나 이상의 전도성 접촉부를 형성하게 됨 - 단계를 포함한다.
도 1은 다이오드-브리지 회로(1)가 있는 회로 다이어그램을 도시한다. 위 회로에서 교류 네트워크(2)는 커패시터(3)에 연결된다. 다이오드-브리지 회로(1)은 커패시터(3)과 직렬로 연결된다. 도 1의 다이오드-브리지 회로(1)는 전기 회로에 연결된 하나 또는 그 이상의 전기 부품을 포함하는 중앙의 전류 브랜치를 통한 전류의 2상(two-phase) 정류의 원인이 되는 4개의 LED(4, 5, 6, 7)를 포함한다. 이 경우에 중앙 전류 브랜치는 두 개의 병렬 연결된 LED(8, 9)를 포함한다. LED(8, 9)는 순방향시 교류의 양 상 모두에서 충전되기 때문에, LED(8, 9)에 의하여 방출된 빛은 실질적으로 상수의 강도값을 가질 것이다.
도 1에 도시된 회로는 기판상에 개별 다이오드를 배치함으로써 준비할 수 있다. 칩 실시예의 다이오드들은 통상적으로 셋팅된 동일한 배향으로서 릴(reel) 즉 긴 라인너(liner)상의 배치장치에 공급되기 때문에, 기판에 놓이기 전에 다이오드의 방향을 전환하여야 한다. 이런 부가적인 조치로 인하여 속도와 정확도가 소모되는 것이다. 결론적으로 위 배치장치의 생산성이 감소하는 것이다. 더구나 위 회로의 모든 전기 부품들을 연결하는 것은 특히 다른 무엇보다도 본딩(bonding) 사이의 접촉이 회피되어야 하기 때문에 복잡하다. 이러한 복잡성은 자주 몇몇의 전기 부품 사이의 긴 본딩을 가져오게 한다. 이미 언급한 긴 본딩 때문에 상대적으로 큰 에너지 손실이 발생하고, 원하지 않은 여분의 열이 생성된다.
도 2a는 중앙 충전된 LED(8, 9)가 있는 도 1의 다이오드-브리지 회로 - 위 회로는 세 그룹(20, 21, 22)으로 나누어짐 - 를 다시 도시한다. 점선으로 표시된 직사각형(20, 21, 22)들, 각 그룹에 2개의 LED가 같이 존재한다. 여기에 전체적으로 참고자료로서 포함된 네덜란드 출원 NLL 1027961 호는 2개의 다이오드를 포함하는 이러한 그룹들은 pnp 다이오드에 의하여 또는 npn 다이오드에 의하여(이 건은 여기에 해당) 교체될 수 있음을 제시한다. 이러한 교체로 인하여 회로의 부품 수가 감소될 수 있다. 그러나 좀더 적은 부품으로의 좀더 간단한 교체가 가능하다는 것이 심화된 연구에 의하여 밝혀진다.
이는 도 2b에 도시되어 있는데, 동일한 회로가 동일한 그룹을 포함하여 도 2a에 도시된다. 이 회로에서 LED들은 도 2a의 동일한 그룹에 대응하는 그룹(22)와 그룹(21, 22)을 - 그 결과 LED들(4, 5, 6, 7)도 - 포함하는 그룹(23)으로 그룹화된 다. LED들(4, 5, 6, 7)은 함께 단일한 다이오드-브리지 회로를 형성한다. 그러나 위 그룹들의 배열은 개별 LED들(4, 5, 6, 7)의 단일 구조물로의 교체가 도 1에서 도시된 대로 회로 준비를 더욱 더 간이화할 수 있게끔 한다.
도 3a - e는 본 발명의 제 1 실시예에 따라 다이오드-브리지 회로에서의 사용을 위하여 정렬된 다수의 개별 LED들을 준비하는 방법의 다이어그램을 도시한다. 우선, 반도체 재료의 기판(30)이 도 3a에서 보인대로 제공된다. 이 기판(30)에 적합한 재료는 사용 중에 LED에 의하여 방출되는, 원하는 파장대(wavelength band)에 달려 있다. 녹색 빛의 생성을 위하여는 기판(30)은 인듐 갈륨 나이트라이드(InGaN) 및/또는 실리콘 카바이드(SiC)를 포함한다. 적색 또는 호박 빛의 생성을 위하여는 기판(30)은 알루미늄 갈륨 인듐 포스파이드(AlGaInP), 갈륨 포스파이드(GaP) 및/또는 다른 무엇보다도 특히 이들의 조합물을 포함한다.
기판(30)은 공지의 선행기술 방법을 이용하여 형성된다. 공지의 방법으로는 에피택셜 결정의 성장이 있다. 기판(30)의 적절한 전도성을 얻기 위하여, n-타입 또는 p-타입 전도를 보장하는 원자들로 도핑된다. 기판(30)은 n-타입 반도체인 것이 바람직하다. 이를 실현하기 위하여, 질소(N) 원자들이 예컨대 에피택셜 결정 성장 중에 부가될 수 있다. 다음에, 도 3b에 도시된 대로, p-타입 반도체 재료층(31)이 형성된다. 이는 적합한 온도에서 알루미늄(Al) 또는 보론(B)의 확산을 통하여 가능하다. 여기에서는 p-타입 반도체 재료(31)은 p-층으로 언급될 것이다. 일반적으로 형성된 p-층은 겨우 수 마이크론의 두께이다. 결과구조물을 실질적으로 평활화하기 위하여는, p-타입 반도체 재료의 도포층(31)은 래핑된다.
다음에, p-타입 반도체 재료는 p-층(31)에서 기저 기판(base substrate, 30)의 원하는 영역이 노출될 때까지 선택적으로, 예컨대 마스크를 사용한 패턴을 식각함으로써, 제거된다(도 3c). 여기에서는 보이지 않지만 본 발명의 선택적 실시예에서는, p-층은 예컨대 본 발명의 기술영역에서 통상의 지식을 가진 자에게 널리 공지된 마스킹을 이용하여 선택적으로 형성되었다. p-타입 반도체 재료를 선택적으로 제거함으로써 격리영역(31a - d)이 p-타입 반도체 재료로부터 형성된다.
상기 방법이 실행되기 이전에, p-층(31)이 도포되지 않는 n-타입 반도체 재료 기판(30)의 면은 LED의 광특성을 향상시키기 위하여 도 3a의 단속외곽선(broken outline)의 직사각형에서 도시된 대로 절연재료 기판(38)에 본딩될 수 있다. 절연재료의 이 기판(38)은 실질적으로 개별 LED에 의하여 방출된 빛의 하나 또는 그 이상의 파장에 대하여 투명하다. 여기서 이 기판(38)은 투명기판(38)으로 언급될 것이다. 적합한 재료는 예컨대 사파이어이다.
다음에 절연 재료의 제 2 기판(33)이 제공된다. 이 제 2 기판(33)은 도 3d에서 도시된 대로, 도 3c에서 얻어진 역구조물(inverted structure, 32)의 반대면에 접착된다. 전기적 트레이스들(34)은 제 2 기판(33)의 한 면, 즉 단면 구조물(32)에 대향하는 면에 도포되는 것이 바람직한데, 이는 함께 LED들 - 예컨대 도 1의 다이오드-브리지 회로에 있는 LED들(4, 5, 6, 7)과 도 1의 LED(8, 9)와 같은 외부적 접촉부 - 사이의 원하는 연결을 가능하게 하는데 적합한 패턴을 형성한다.
제 2 기판(33)은 작은 열 신장(extension) 계수 및 좋은 열 전도성을 가지는 재료 - 예컨대 세라믹 또는 알루미늄 - 로 만드는 것이 바람직하다. 알루미늄 제 2 기판(33)의 경우에, 적어도 기판(33)의 적어도 한면, 바람직하게는 구조물(32)과 연결된 면은 20 - 100 ㎛의 하향방향 깊이까지 하드 애노다이즈(hard anodize)된다. 통상적으로 제 2 기판(33)의 두께는 1 - 5 ㎜이다. 이러한 측정값들은 높은 브레이크다운 전압, 즉 1 ㎸ 이상을 보장한다.
부수적으로, 구조물(32)의 디멘션과 비교하여 제 2 기판(33)의 보여지는 디멘션은 많은 경우에 마지막 실시예와 일치하지 않을 뿐 아니라, 단지 본 발명을 명료하게 하기 위하여 이런 식으로 도시되었다는 점에 유의하여야 한다. 정상적으로는, 제 2 기판(33)은 두께뿐만 아니라 지름에 있어서도 구조물(32)보다 더 크다.
전기적 트레이스들(34)은 구리(Cu), 실리콘(Si) 또는 양자의 조합에 의한 메탈층을 포함하는 것이 바람직하다. 구리는 좋은 전기적 및 열 전도성을 보인다. 실리콘은 LED의 통상적인 열 팽창(expansion) 계수와 거의 유사한 팽창 계수를 가지고 있기 때문에 유용하다. 결론적으로 기계적 스트레스는 거의 발생하지 않는다.
제 2 기판(33)과 구조물(32) 사이의 연결을 가능하게 하기 위하여는, 제 1 기판(30)과 p-타입 반도체 재료(31a - d) 영역은 예컨대 마스크 또는 본 발명의 기술영역에서 통상의 지식을 가진 자에게 널리 공지된 다른 방법을 이용한 적합한 패턴에 의하여 전도층(35) - 언더메탈라이징(under-metalizing)으로 불리기도 함 - 을 갖추는 것이 바람직하다. 따라서 전기적 접촉점(contact point)이 준비된다. 전도층(35)을 도포함에 있어, p-타입 반도체 재료의 격리 영역(31a - d)과 n-타입 반도체 재료의 기판(30) 사이에 어떠한 전도성 연결이 만들어지지 않도록 하는 것이 중요하다. 도 3d에서, 기판(30)뿐만 아니라 p-타입 반도체 재료의 격리 영역(31a - d)은 같은 전도층(35)에 의하여 덮여져 있다. 그러나 상이한 종류의 전도성 재료가 상이한 위치에 적용되는 것도 가능하다. 택일적으로, 몇몇의 전도층들(35)은 다층화될 수 있다(super-positioned). 후속적으로 예컨대 크롬층(Cr), 몰리브뎀 층(Mo) 및 은층(Ag)의 도포가 가능하다. 만일 필요하다면, 예컨대 격리 영역(31a - d) 및/또는 기판(30) 사이의 전도층(35)을 통한 단락회로(short-circuit)의 출현 때문에, 전도층(35)은 식각과 같은 공지의 방법을 사용하여 선택적으로 제거될 수 있다. 그 위치에 따라 전도층(35)은 p-전극(즉, 격리영역(31a - d) 중의 하나와 접촉하고 있는 전극) 또는 n-전극(n-타입 반도체 재료의 기판과 접촉하고 있는 전극) 중 하나로서 기능할 수 있다.
n-타입 반도체 재료 기판(30)상의 접촉부는 실질적으로 영역들(31a - d)과 동일한 높이까지 전도성 재료로 제공될 수 있다. 이러한 방식으로 만들어진 접촉부들이 전기 회로에 연결되면, n-타입 반도체 재료 기판(30) 전류의 더 균일한 분포가 사용 중에 발생할 것이고, 기판(30)과 31a - d와 같은 격리 영역 사이의 pn-접합점에서 광출력의 더 균일한 분포가 일어날 것이다.
제 1 기판(30)상의 전도층(35)과 영역(31a - d) 사이의 연결이 발생하는 제 2 기판(33) 위치들에서의 전도 트레이스들(34) 영역은 전도층(35)으로부터 형성된 전기적 접촉부의 영역보다 작은 것이 바람직하다. 이것의 장점은 예컨대 납땜으로 접착되었을 경우에, n-타입 반도체 재료 기판(30)과 영역(31a - d) 사이의 단락 회로의 위험성이 최소로 유지된다는 점이다. 제 2 기판(33)의 다른 면은 예컨대 구리(Cu)와 같은 부가적 전도층 - 열발산이 주요한 기능임 - 으로 덮일 수 있다.
도 3d상의 준비 구조물의 연결은 예컨대 278℃의 적합한 온도에서 Au-Sn-땜납 등을 이용한 납땜 등의 공지의 방법을 이용하여 실현될 수 있다.
만일 원한다면, 당연히 몇몇의 부가적 층들이 n-타입 반도체 재료 기판(30)과 p-타입 반도체 재료 영역들(31a - d) 사이에 배치될 수 있다. 예로는 광학적 향상을 위한 하나 또는 그 이상의 소위 클래드(clad) 층 및/또는 전도성 활성층(conduction active layer)을 들 수 있다.
공통적인 구조물(36)을 형성한 다음에, 가급적 규칙적인 패턴(regular pattern)에 따라 커팅된다. 커팅은 n-타입 반도체 재료 기판(30) 면 및 적어도 전기적 트레이스들(34)까지 뻗어 있는 커팅 평면들로부터 발생한다. 이 방식에 따라 도 1상의 LED(4, 5, 6, 7)과 같은 개별 LED가 얻어진다. 커팅은 레이저를 이용하는 것이 바람직하지만, 그러나 플라즈마 커팅과 같은 다른 커팅 형태, 어떤 경우에는 심지어 머시닝도 적절할 수 있다. 커팅에 있어서는, 예컨대 전도층(35) 또는 전기적 트레이스들(34) 중 하나로부터 발생할 수 있는 커팅된(cut-away) 전도성 재료가 n-타입 반도체 재료와 p-타입 반도체 재료 사이의 단락 회로를 야기시키지 않는 것이 중요하다. 결론적으로 가능한 한 최소의 커팅 라인이 전기적 트레이스들(34)의 출현위치에 있는 것이 바람직하다. 커팅조각들은 40 마이크론보다 적은 폭을 가지는 것이 바람직하다.
구조물(32)이 또한 앞에서 기술한 대로 투명기판(38)을 포함하는 하나의 실시예에서, 커팅은 그 커팅으로 인하여 절연 재료의 투명기판(38)의 바깥 표면이 넓어진다는 부가적 장점을 생기게 한다. 결론적으로 이 투명기판(38)의 빛 출구 영역 이 확장되고, 도 6b에 도시된 다이오드-브리지 회로의 총 광출력이 증가하게 된다.
형성된 회로는 네덜란드 출원 NLL 1027961 호에서 기술한 대로 보호 커버(protective cover, 여기서는 생략됨)에 의하여 보호될 수 있다.
제 2 기판(33)상의 전기적 트레이스들(34)는 위 연결부를 제공하기 때문에, LED는 특정한 배향으로 놓일 필요가 없다. 형성된 회로는 반도체 재료 피스의 1회 배치를 요구할 뿐이며, LED-다이오드-브리지 회로는 배치 및 접착 이후에야 형성된다.
도 4는 도 3d에 도시된 구조물(32)과 제2 기판(33)의 연결을 위한 선택적 형태를 보여준다. 이 연결 방법에서 소위 범프들("bumps", 40, 41)이 사용된다. 대체로 범프들(40, 41)은 표면에 국부적으로 도포된 전도성 재료의 구형 입자가 바람직한데, 이로 인하여 기판의 국부적 고층부가 만들어진다.
범프들(40, 41)은 전기적 트레이스들(34) 및/또는 전도층(35) 상에 도포된다. 범프들(40, 41)의 국부적인 응용은 본 발명의 기술영역에서 통상의 지식을 가진 자에게 공지의 방법인, 예컨대 기상증착법(vapor deposition), 도금(galvanization), 스텐실링(stenciling) 등에 의하여 실행될 수 있다. 범프들은 구조물(32)을 제 2 기판(33)에 연결함에 있어, 구조물(32)이 통상 범프들 높이의 전기적 트레이스들(34)로부터 특정 거리를 유지하게끔 하는 장점을 제공한다. 이러한 거리는 구조물(36)을 커팅할 때에 전기적 트레이스들(34)을 방해하지 않게 하는 것을 용이하게 한다.
구조물(36)이 p-타입 반도체 재료(31a - d) 영역과 n-타입 반도체 재료 기 판(30) 파트들의 변경으로 인하여 표면으로 나와 있기 때문에, 서로 연결되어야 하는 구조물(32)의 전체 표면은 평탄하지 않다. p-타입 반도체 재료 영역(31a - d)과 서로 연결되는 전기적 트레이스들(34)의 파트들 사이의 거리를 관련 트레이스 파트들에 상이한 두께를 제공함으로써 n-타입 반도체 재료 기판이 표면으로 나와 있는 파트들과 서로 연결되어지는 전기적 트레이스(34)의 파트들 사이의 거리에 일치하게끔 하는 것은 가능하다. 그러나 도 4에 도시된 대로, p-타입 반도체 재료의 연결보다는 n-타입 반도체 재료의 연결에 더 큰 범프를 사용함으로써 전기적 트레이스들(34)이 있는 절연 기판(33)의 좋은 연결을 얻는 것이 더 간단하다. 이 경우에 있어, n-범프들(40, 도 4에서는 흰색 구형으로 표시됨), 즉 기판(33) 연결을 위하여 구조물(32)의 n-타입 반도체 재료가 도포된 범프들은 p-범프들(41, 도 4에서는 검은색 구형으로 표시됨), 즉 기판(33) 연결을 위하여 구조물(32)상의 p-타입 반도체 재료(32a, 32b) 영역들이 있는 범프들과는 상이한 재료 조성을 가진다.
범프들의 사용은 형성된 LED들의 정상(top)에 있는 본딩으로 몇몇의 접촉부를 전기적으로 연결할 필요를 제거한다. 특히 적합한 재료로는, 다른 무엇보다도, 금 및 전도성 에폭시, 폴리술폰(polysulpone)과 폴리우레탄(polyurethane)으로 이루어지는 그룹의 하나 또는 그 이상을 포함하는 폴리머가 있다. 다른 많은 재료들과 대조하여, 금은 상대적으로 좋은 밀착 특성을 가지며, 범프들을 도포하기 이전에 접착되어야 하는 층들을 금속배선(metalizing)할 필요를 제거한다. 폴리머 범프들은 스텐실링에 의한 리소그래픽 패턴(lithographic pattern)에 의하여 도포될 수 있고, 따라서 사용하기에 용이하다. 나아가 폴리메트릭 재료의 범프들은 양호한 탄 성(elastic properties)을 가진다. 범프들을 사용한 연결부는 대체로 전도층의 하나 또는 그 이상을 납땜하여 만들어진 연결부보다 더 작은 열을 전도하지만, 열의 대부분은 p-타입 반도체 재료와 n-타입 반도체 재료의 재료적 접합부로부터 발생하기 때문에 어쨌든 범프들을 이용한 연결부가 가능하다. n-타입 반도체 재료 파트가 더 작은 열을 발산하는 것이 필요하므로, n-범프가 더 큰 사이즈를 가질 수 있다.
도 5a - f는 본 발명의 제 2 실시예에 따라 다이오드-브리지 회로에서의 사용을 위하여 정렬된 다수의 개별 LED 준비 방법의 다이어그램이다. 우선, 절연 재료의 기저 기판(50) - 이는 사실상 개별 LED에 의하여 방출된 빛의 하나 또는 그 이상의 파장에 대하여 투명하며, 그러한 예로는 사파이어가 있음 - 이 제공된다. 이 기저 기판(50)상에, 본 발명의 기술영역에서 통상의 지식을 가진 자들에게 널리 공지된 방법을 이용하여 n-타입 반도체 재료층(51)이 도포되는데, 여기서는 n-층(51, 도 5a)으로서 언급될 것이다.
다음에, n-층의 윗부분에, 선행 기술의 방법을 이용하여 p-타입 반도체 재료층(52)이 형성되는데, 여기서는 p-층(52, 도 5b)으로 언급될 것이다. 층(52) 안의 위 n/p-도너 원자 엘리먼트뿐만 아니라 층(52) 안의 반도체에 사용된 재료는 도 3a - e와 연계하여 설명된 그것들과 동일하게 선택될 수 있다. 결과 구조물의 표면을 실질적으로 평활화하기 위하여 도포된 p-층(52)은 래핑될 수 있다.
다음에 이 p-층(52)에서, p-타입 반도체 재료는, 예컨대 마스크를 이용하여 패턴을 에칭함으로써, n-층(51)의 원하는 영역이 노출될 때까지 선택적으로 제거된다(도 5c). p-타입 반도체 재료를 선택적으로 제거함으로써, n-층까지 뻗쳐있는 홈 들(53)이 만들어지고, 그로 인하여 p-타입 반도체 재료의 격리 영역(54a, 54b)을 형성한다.
여기서는 적당하게 전도성 있는 층(55)이, 예컨대 새도우 마스크를 이용하여, 선택적으로 도포된다(도 5d). 이 층을 도포하는 경우, p-타입 반도체 재료 영역(54a, 54b)들과 n-층(51) 사이에 어떠한 전기적 연결이 발생하지 않아야 하는 것이 중요하다. 도 6d에서, 홈들(53)뿐만 아니라 p-타입 반도체 재료 영역들(54a, 54b)은 동일한 전도층(55)으로 덮여진다. 그러나 상이한 타입의 반도체 재료가 상이한 위치에 도포되는 것도 가능하다. 선택적으로 몇몇의 전도층(55)이 수퍼-임포즈(super-imposed)될 수 있다. 따라서 크롬층(Cr), 몰리브덴(Mo)층 및 은층(Ag)을 후속적으로 도포하는 것이 예컨대 가능하다. 예컨대 영역들(54a, 54b) 및/또는 n-층(51) 사이에 전도층(55)으로 인한 단락회로의 발생 등의 필요한 경우에는, 위 전도층(55)은 에칭 등의 공지의 방법을 이용하여 선택적으로 제거될 수 있다. 그 위치에 따라서 위 전도층(55)은 n-전극뿐만 아니라 p-전극으로서 - p-전극과 n-전극은 도 3a - e의 실시예와 관련하여 내린 정의(definition)와 동일함 - 기능할 수 있다.
도 3a - e에 도시된 방법과 대조하여, 전도층(55)은 도포 이후에 가급적 규칙적 패턴(도 5e)에 따라 이미 커팅된다. 또한 커팅은 n-층(51) 면으로부터가 아니라, 영역들(54a, 54b)이 존재하는 p-층(52) 면으로부터 실행된다. 모든 커팅(56) - 그 중 하나가 도 5e에서 도시됨 - 은 적어도 기저 기판(50)까지 이르고 있다. 이러한 방식에 의하여 예컨대 도 1의 LED(4, 5, 6, 7)와 같은 개별 LED가 얻어지는 것 이다. 커팅은 레이저를 사용하여 행하는 것이 바람직하지만, 플라즈마 커팅과 같은 다른 형태의 커팅 및 어떠한 경우에 있어서는 머시닝 역시 고려될 수 있다. 커팅 도 도중에는 전도층(55)에서 생긴 커팅된 전도성 재료가 n-층(51)과 p-타입 반도체 재료 영역들(54a, 54b) 사이의 단락 회로의 원인이 되지 않게 하는 것이 중요하다. 따라서 커팅선 위치에서 보이는 이러한 방법으로 도포된 전도층(55)은 최소가 되도록 유지되어야 한다. 다음에 도 f에서 도시된 대로, 그 특성면에서 도 3e의 제 2 기판(33)에 상응하는 절연 재료의 제 2 기판(57)이 제공된다. 이 제 2 기판(57)은 도 5e의 역구조(57)와 반대편으로 도 5f에 도시되어 있다. 전기적 트레이스들(59)은 제 2 기판(57)의 한 면에만 도포되는 것이 바람직한데, 전기적 트레이스들은 함께 원하는 연결을 만드는 데 적합한 패턴을 형성한다. 전기적 트레이스들(59)은 그 특성면에서 도 3에 도시된 본 발명의 실시예에서의 트레이스들(34)와 상응한다. 전기적 트레이스들(59)의 패턴은 선행기술의 방법을 사용하여 준비될 수 있다. 구조물(58)과의 연결이 발생하는 위치에서 전도성 트레이스들(59)의 영역은 이 구조물(58)위의 관련 접촉부 영역보다 작은 것이 바람직하다. 이는 예컨대 납땜으로 접착할 때에 n-층(51)과 p-타입 반도체 재료 영역(54a, 54b) 사이의 단락 회로의 위험이 최소가 된다는 장점이 있다. 도 3의 실시예처럼, 제 2 기판(57)의 다른 면은 열 발산의 주요 기능을 가지는 예컨대 구리(Cu) 등의 전도층(도면에서 생략됨)으로 덮여 있다.
물론, 원한다면 몇몇의 부가적인 층이 n-층(51)과 p-타입 반도체 재료 영역(54a, 54b) 사이에 배치될 수 있다. 예로는 본 발명의 기술영역에서 통상의 지식 을 가진 자들에게 공지된 광특성 향상을 위한 하나 또는 그 이상의 클래드층 및/또는 활성층(active layers)을 들 수 있다.
마지막으로, 구조물(58)과 전기적 트레이스들(59)을 갖춘 제 2 기판(57)을 결합(join)함으로써 형성된 구조물은 예컨대 도 1의 다이오드-브리지 회로의 LED(4, 5, 6, 7)와 같이 각 4개의 LED가 있는 피스로 커팅된다(도면에서 생략됨). 구조물(36)을 피스로 커팅하는 것은 도 5e에서 도시된 대로 개별 다이오드를 분리하기 위한 커팅과 동일한 방식에 의하여 행하여질 수 있다.
형성된 회로는 네덜란드 출원 NLL 1027961 호에서 기술한 대로 보호용 덮개(도면에서 생략됨)로 보호될 수 있다.
다시 한번, 제 2 기판(57)상의 전기적 트레이스들(59)는 위에서 언급한 연결을 보장하기 때문에 LED는 특정한 배향대로 배치될 필요는 없다.
도 6a는 도 2b의 프레임(23)에 의하여 포함된 다이오드-브리지 회로에 상응하는 전기적 트레이스들(60)의 패턴에 대한 상면도를 도시한다. 외곽 점선(61, 62, 63, 64)는 배치되어야 하는 4개의 LED의 위치에 상응한다. 배치된 LED(61, 62, 63, 64)를 포함하는 이 트레이스들 패턴의 등가 회로 다이어그램이 도 6b에 도시되어 있다. 넓은 영역은 p-타입 반도체 재료의 격리 영역에 상응하는 반면, 외곽 점선(61, 62, 63, 64)안의 좁은 영역들은 n-타입 반도체 재료와 연결되기 위한 장치에 상응한다. 직류 브랜치를 위한 연결부들 - 도 1의 브리지 회로에는 그 사이에 LED(8, 9)가 병렬로 배치되어 있음 - 는 각각 A와 B로 표시되어 있고, 회로 바깥쪽에 위치하고 있다. 따라서 LED(8, 9)와 같은 하나 또는 그 이상의 외부 부품과의 전기적 연결을 제공하는 것은 상대적으로 용이해지는 것이다.
도 6a에서 볼 수 있듯이, p-타입 반도체 재료의 넓은 영역 밑의 트레이스 패턴의 접촉 영역은 넓다. 이러한 넓은 표면 영역 때문에, 열 발산 능력이 증가된다.
도 7a - c는 연결부 A와 B 사이의 직류 브랜치에서 연결될 수 있는 몇몇의 회로 다이어그램을 보여준다. 도 7a는 두 개의 LED(70, 71)가 병렬로 연결되어 있는 도 1의 회로에서 사용된 회로를 보여준다. 이러한 LED(70, 71)가 도 6b에 도시된 브리지 회로의 LED(65, 66, 67, 68)와 동일한 색의 빛을 방출할 필요는 없다. 네덜란드 특허 출원 NLL 1027960 호에서 이미 기술하였듯이, 4개의 LED로 브리지 회를 이용하고, 브리지 회로의 직류 브랜치에서 다른 두 개의 LED는 병렬로 연결되어 있는 식으로 다수의 LED가 사용되는 경우, 적절한 파장을 방출하기 위하여 배열된 LED를 선택함으로써 전체 회로에 의하여 방출된 빛 색깔이 영향을 받을 수 있다. 예컨대 만일 도 6b의 브리지 회로에서 4 개의 LED(65, 66, 67, 68)가 590㎚ 영역에서의 파장을 가지는 빛(즉 호박색 빛)을 방출하게끔 배열되고, 도 7a의 병렬 연결된 LED(70, 71)이 녹색 빛(즉 약 525nm의 파장을 가진 빛) 및 파란색 빛(즉 약 470nm의 파장을 가진 빛)을 각 방출한다면, 회로 내의 모든 LED(65, 66, 67, 68, 70, 71)의 강도가 적절하게 비율이 맞는다면 전체 회로는 백색 빛을 방출할 수 있다.
도 7a 및 7b에서 도시된 대로, 방출된 빛은 하나 또는 그 이상의 LED(70, 71, 72)에 병렬로 가변저항(73)을 배치함으로써 더 영향을 받게 될 수 있다. 저항(73) 값을 변화함으로써, 전체 회로로부터 방출된 빛의 색은 영향을 받게 되는 것이다. 가변저항(73)은 예컨대 전위차계(potentiometer)일 수 있다. 선택적으로, 가변저항(73)에서 유도될 수 있는 전력을 고려하면, 전위차계를 사용하여 좀더 작은 전류의 베이스단을 제어함으로써 파워 트랜지스터가 사용될 수 있다.
도 7b에서 도시된 회로 다이어그램은 네덜란드 특허 출원 NLL 1029231 호에서 언급된 대로 다른 무엇보다도 특히 야간용 조명을 위한 램프 응용예에서 사용될 수 있다. 이 경우에 도 6b에 도시된 브리지 회로의 4개의 LED(65, 66, 67, 68)는 480 및 550 nm(즉 녹색기운의(greenish) 빛) 사이의 파장을 가지는 빛을 방출하게끔 배치되어 있다. 더 큰 시각적 대비(visual contrast)를 제공하기 위하여는 570 - 610 nm(즉 호박색 빛) 사이의 파장을 가진 빛이 섞이는("mixed") 것이 바람직하다. 이는 도 7a에서 도시된 회로 다이어그램을 이용함으로써 가능하다. 호박색 빛의 총 합산량이 항상 필요한 것은 아니다. 그에 따라서 도 7b에 도시된 대로 가변저항을 가진 회로는 램프의 위치 및 주변 환경에 따라서 녹색 기운의 빛에 섞여 있는 호박색 빛의 양을 조절할 때 매우 유용하다.
지금까지 여기에서, 본 발명은 4개의 다이오드를 가진 다이오드-브리지 회로의 준비를 참조하여 설명되었다. 본 발명이 이 실시예에 제한되지 않음은 명백하다. 예컨대 도 8a에 도시된 대로 4개의 병렬 브리지 회로를 가진 회로를 준비하는 것도 유사하게 가능하다. 이 회로를 가능하게 하는 가능한 전기적 트레이스 패턴이 도 8b에 도시되어 있다. 여기에 또한 도 7a - c에 도시된 회로 다이어그램에 따른 전기 부품은 C-D, E-F, G-H 및 I-J 연결들 사이에 배치할 수 있다.
위 설명에서 본 발명은 p-타입 반도체 재료층이 n-타입 반도체 재료의 기저 기판에서 형성된 실시예를 참조하여 설명되었다. 재료의 적당한 선택으로써 반대 즉 n-타입 반도체 재료층을 포함하는 p-타입 반도체 재료의 기저 기판도 가능하다는 것은 명백하다.
나아가, 위에서 설명한 실시예에서, 개별 LED만이 보여졌다. 위에서 설명한 방법을 이용함으로써 하나 또는 그 이상의 소위 듀오-LED(duo-LEDs) - 그 특성은 네덜란드 특허 출원 NLL 1027961 호에서 더 완벽하게 설명되어 있으며, 여기서 전체적으로 참조되고 있음 - 가 준비될 수 있음은 명백하다.
위 설명은 단지 본 발명의 수많은 가능한 실시예를 특정하고 있다. 그 모든 것이 본 발명의 범주 안에 있는 본 발명의 많은 선택적 실시예가 생각될 수 있다는 것을 아는 것은 쉽다. 본 발명의 범주는 다음의 청구항으로써 획정된다.

Claims (21)

  1. 다수의 LED(Light-Emitting Diodes)를 포함하는 전기회로를 준비하기 위한 방법으로서,
    a) 제 1 반도체 재료의 연속층(continuous layer)을 제공하는 단계;
    b) 상기 연속층에 인접하게 제 1 패턴에 의하여 제 2 반도체 재료층을 제공하는 단계;
    c) 제 2 패턴에 의하여 전도성 재료층을 갖는 기판을 제공하는 단계;
    d) 상기 제 1 패턴에 의한 상기 제 2 반도체 재료층을 상기 제 2 패턴에 의한 상기 전도성 재료층에 접착(attach)하는 단계; 및
    e) 개별(individual) LED를 형성하기 위하여 상기 연속층을 커팅하는 단계
    를 포함하는
    다수의 LED를 포함하는 전기회로 준비 방법.
  2. 제 1 항에 있어서,
    상기 제 1 반도체 재료는,
    n-타입 반도체 재료이고,
    상기 제 2 반도체 재료는,
    p-타입 반도체 재료인
    다수의 LED를 포함하는 전기회로 준비 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 연속층은,
    기판에 도포되는
    다수의 LED를 포함하는 전기회로 준비 방법.
  4. 제 3 항에 있어서,
    상기 e) 단계는,
    상기 d) 단계 이전에 실행되는
    다수의 LED를 포함하는 전기회로 준비 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 전기 회로는,
    적어도 하나 이상의 다이오드-브리지 회로(23)를 포함하는 것을 특징으로 하는
    다수의 LED를 포함하는 전기회로 준비 방법.
  6. 다수의 LED를 포함하는 전기 회로로서,
    상기 전기 회로는,
    제 1 항 내지 제 5 항 중 어느 한 항에 따른 방법에 의하여 준비되는
    다수의 LED를 포함하는 전기회로.
  7. 제 1 항에 있어서,
    다수의 LED(4, 5, 6, 7)을 포함하는 전기 회로를 준비하기 위하여,
    발광면(emitting side) 및 접착면(attachment side)을 포함하는 제 1 기판 - 상기 제 1 기판은 제 1 반도체 타입의 제 1 층(30)과 제 1 패턴에 의하여 제 2 반도체 타입의 제 2 층(31)을 포함하고, 상기 제 2 층(31)은 상기 제 1 기판의 접착면에 처리됨 - 을 제공하는 단계;
    상기 제 1 기판의 상기 접착면을 절연되어 있고 적어도 하나 이상의 전도층(conducting layer, 34)을 포함하는 제 2 기판(33)에 접착하는 단계; 및
    상기 제 1 기판을 상기 제 1 기판의 상기 발광면으로부터 제 3 패턴에 의한 적어도 상기 하나 이상의 전도층(34)의 제 2 패턴까지 커팅하고 이에 의하여 상기 다수의 LED(4, 5, 6, 7)이 형성되는 단계
    를 포함하는
    다수의 LED를 포함하는 전기회로 준비 방법.
  8. 제 1 항에 있어서,
    접착 전에 상기 제 1 기판의 상기 제 1 접착면은,
    적어도 하나 이상 전도층(35)의 제 4 패턴으로 제공되는
    다수의 LED를 포함하는 전기회로 준비 방법.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 제 1 기판의 상기 제 2 기판(33)에 대한 상기 접착은,
    범프들(40, 41)을 이용하여 발생하는
    다수의 LED를 포함하는 전기회로 준비 방법.
  10. 제 9 항에 있어서,
    상기 범프들(40, 41)은,
    적어도 제 1 및 제 2 사이즈의 범프들(40, 41)을 포함하며, 접착시 상기 제 1 사이즈의 상기 범프들(40)은 상기 제 1 반도체 타입의 상기 제 1 층(30)과 접촉하고, 상기 제 2 사이즈의 상기 범프들(41)은 상기 제 2 반도체 타입의 상기 제 2 층과 접촉하는
    다수의 LED를 포함하는 전기회로 준비 방법.
  11. 제 10 항에 있어서,
    상기 제 1 사이즈는 상기 제 2 사이즈보다 큰 것을 특징으로 하는
    다수의 LED를 포함하는 전기회로 준비 방법.
  12. 제 7 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 방법은,
    적어도 커팅 이전에는 상기 제 1 기판의 상기 발광면 위에 상기 다수의 LED 중 적어도 어느 하나에 의하여 생성될 수 있는 파장에 대하여 투명한 상기 제 3 절연 기판(38)을 도포하는 단계를 추가로 포함하는 것을 특징으로 하는
    다수의 LED를 포함하는 전기회로 준비 방법.
  13. 제 12 항에 있어서,
    상기 제 3 기판(38)은,
    사파이어를 포함하는 것을 특징으로 하는
    다수의 LED를 포함하는 전기회로 준비 방법.
  14. 제 7 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 제 2 기판(33)은,
    알루미늄을 포함하고,
    적어도 한 면에 (하드)애노다이즈((hard) anodized)한
    다수의 LED를 포함하는 전기회로 준비 방법.
  15. 이전 항 중 어느 한 항에 있어서,
    상기 제 1 반도체 타입은,
    n-타입 전도체이고,
    상기 제 2 반도체 타입은,
    p-타입 전도체인 것을 특징으로 하는
    다수의 LED를 포함하는 전기회로 준비 방법.
  16. 제 1 항에 있어서,
    다수의 LED(4, 5, 6, 7)를 포함하는 전기회로를 준비하기 위하여,
    상기 방법은,
    상기 다수의 LED(4, 5, 6, 7) 중의 적어도 하나에 의하여 생성될 수 있는 파장에 대하여 투명한 제 1 절연 기판(50)을 제공하는 단계;
    상기 제 1 절연 기판(50)상의 제 1 반도체 타입의 제 1 층(51) 및 제 2 반도체 타입의 제 2 층(52)을 포함하는 층을 형성하는 단계;
    상기 제 2 층(52)을 상기 제 1 층(51)의 부분이 노출되고, 적어도 상기 제 2 반도체 타입의 격리 영역(54a, 54b)이 홈들(53)로써 형성될 때까지 제 1 패턴에 의하여 선택적으로 제거하는 단계;
    제 2 패턴에 의하여 적어도 하나 이상의 전도층(55)을 선택적으로 도포하고 이에 의하여 상기 제 1 반도체 타입의 상기 제 1 층(51)과의 제 1 연결과 상기 제 2 반도체 타입의 상기 격리 영역(54a, 54b)과의 제 2 연결이 만들어지는 단계;
    제 3 패턴에 의하여 상기 적어도 하나 이상의 전도층(55), 상기 제 2 반도체 타입의 상기 제 2 층(52) 및 상기 제 1 반도체 타입의 상기 제 1 층(51)을 통하여 상기 제 1 절연 기판(50)까지 커팅하고 상기 다수의 LED(4, 5, 6, 7)이 형성하는 단계; 및
    상기 제 1 절연 기판(50)상의 상기 적어도 하나 이상의 전도층(55)을 적어도하나 이상의 전도층(59)의 제 3 패턴을 포함하는 상기 제 2 절연 기판(57)에 접착하고 이에 의하여 적어도 하나 이상의 전도성 접촉부가 상기 제 1 절연 기판(50)상의 상기 적어도 하나 이상의 전도층(55)과 상기 제 2 절연 기판(57)상의 상기 적어도 하나 이상의 전도층(59) 사이에 형성되는 단계
    를 포함하는
    다수의 LED를 포함하는 전기회로 준비 방법.
  17. 제 16 항에 있어서,
    상기 제 1 절연 기판(50)은,
    사파이어를 포함하는 것을 특징으로 하는
    다수의 LED를 포함하는 전기회로 준비 방법.
  18. 제 16 항 또는 제 17 항에 있어서,
    상기 제 2 절연 기판(57)은,
    알루미늄을 포함하고,
    적어도 한 면에 (하드)애노다이즈((hard) anodized)한
    다수의 LED를 포함하는 전기회로 준비 방법.
  19. 제 16 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 전기 회로는,
    적어도 하나 이상의 다이오드-브리지 회로(23)를 포함하는 것을 특징으로 하는
    다수의 LED를 포함하는 전기회로 준비 방법.
  20. 제 16 항 내지 제 19 항 중 어느 한 항에 있어서,
    상기 제 1 반도체 타입은,
    n-타입 전도체이고,
    상기 제 2 반도체 타입은,
    p-타입 전도체인
    다수의 LED를 포함하는 전기회로 준비 방법.
  21. 다수의 LED(4, 5, 6, 7)을 포함하는 전기 회로로서,
    상기 전기회로는,
    제 16 항 내지 제 20 항 중 어느 한 항에 따른 방법에 의하여 준비되는
    다수의 LED를 포함하는 전기회로.
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