KR20080029702A - Method of manufacturing mosfet device - Google Patents

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KR20080029702A
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조규석
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Abstract

A method for manufacturing an MOS device is provided to enhance operation characteristics in a low voltage by reducing a threshold voltage. A method for manufacturing an MOS device comprises forming a buffer oxide layer(42) on a semiconductor substrate(40) including a device isolation layer(41) defining an active region; firstly implanting impurity ion of low concentration into the semiconductor substrate on which the buffer oxide layer is formed; etching the buffer oxide layer and the substrate so that a stepped active region has a protruding portion at the center; forming a gate(43) of an asymmetry step structure in a stepped portion of the step active region; forming spacers at both sidewalls of the gate, respectively implanting impurity ion of high concentration to a substrate of both sides of the gate in which the spacers are formed to form source/drain regions.

Description

모스펫 소자의 제조방법{Method of manufacturing MOSFET device} Method of manufacturing MOSFET device

도 1은 종래기술에 따른 모스펫 소자의 제조방법을 설명하기 위한 공정 단면도.1 is a cross-sectional view for explaining a method for manufacturing a MOSFET device according to the prior art.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 모스펫 소자의 제조방법을 설명하기 위한 공정별 단면도 및 평면도.2A to 2E are cross-sectional views and plan views illustrating processes for manufacturing a MOSFET device according to an exemplary embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

40: 반도체기판 41: 소자분리막40: semiconductor substrate 41: device isolation film

42: 버퍼용 산화막 43: 게이트42: oxide film for buffer 43: gate

43a: 게이트절연막 43b: 게이트도전막43a: gate insulating film 43b: gate conductive film

43c: 하드마스크막 44: 스페이서43c: hard mask layer 44: spacer

71: 제1LDD영역 72: 제2LDD영역(Main LDD)71: first LDD region 72: second LDD region (main LDD)

81: 소오스/드레인영역81: source / drain area

본 발명은 모스펫 소자의 제조방법에 관한 것으로, 보다 상세하게는, 저전압에서의 동작 특성을 향상시킬 수 있는 모스펫 소자의 제조방법에 관한 것이다.다.The present invention relates to a method for manufacturing a MOSFET device, and more particularly, to a method for manufacturing a MOSFET device that can improve the operating characteristics at low voltage.

최근 개발되고 있는 모스펫(MOSFET) 소자의 고집적화가 진행되면서, 이에 따른, 모스펫 소자의 역할은 더 낮은 전압에서 더 많은 전류구동 능력을 가져야 하는 문제에 봉착하였다.As the integration of MOSFET devices has been recently developed, the role of the MOSFET device has been a problem of having more current driving capability at a lower voltage.

여기서, 상기 모스펫 소자는 반도체 소자를 구성하는 기본으로서 반도체기판 상에 형성된 전도성 소재의 게이트와, 그 양측의 기판 표면 내에 형성된 소오스/드레인(source/drain) 영역으로 구성된다. The MOSFET device includes a gate of a conductive material formed on a semiconductor substrate as a basis of a semiconductor device, and a source / drain region formed in the substrate surface on both sides thereof.

이하에서는, 도 1을 참조하여 종래 기술에 따른 모스펫 소자의 제조방법을 간략하게 설명하도록 한다. Hereinafter, a manufacturing method of the MOSFET device according to the related art will be briefly described with reference to FIG. 1.

도 1을 참조하면, 활성영역을 한정하는 소자분리막(11)이 구비된 반도체기판(10) 상에 게이트절연막(12)과 게이트도전막(13) 및 하드마스크막(14)으로 이루어진 게이트(15)를 형성한 후, 상기 게이트(15) 양측의 기판 표면 내에 LDD(Lightly Doped Drain) 방식에 의해 저농도 불순물 이온주입 공정을 실시하여 LDD영역(21)을 형성한다.Referring to FIG. 1, a gate 15 including a gate insulating layer 12, a gate conductive layer 13, and a hard mask layer 14 on a semiconductor substrate 10 having a device isolation layer 11 defining an active region. ), And then a low concentration impurity ion implantation process is performed on the surface of the substrate on both sides of the gate 15 by LDD (Lightly Doped Drain) to form the LDD region 21.

그런다음, 상기 게이트(15) 양측벽에 스페이서(16)를 형성한 후, 상기 스페이(15)가 형성된 게이트(15) 양측의 기판 표면 내에 고농도 불순물 이온주입을 수행하여 소오스/드레인영역(22)을 형성한다. Thereafter, spacers 16 are formed on both sidewalls of the gate 15, and then a high concentration of impurity ions are implanted into the surface of the substrate on both sides of the gate 15 on which the spacers 15 are formed. To form.

전술한 바와 같이 종래의 모스펫 소자의 제조방법에서는, 소자의 누설전류 증가 및 문턱전압 감소와 같은 단채널효과(short channel effect)를 개선시키기 위해 상기 게이트 양측의 기판 표면 내에 LDD영역(21)을 형성하고 있는데, 반도체 소자가 점차 고집적화되어감에 따라 매우 높은 농도의 불순물을 갖는 LDD영역의 형성 이 요구되고 있다.As described above, in the conventional method of manufacturing the MOSFET device, the LDD regions 21 are formed in the substrate surfaces on both sides of the gate to improve short channel effects such as an increase in leakage current and a decrease in threshold voltage of the device. As semiconductor devices are increasingly integrated, there is a demand for the formation of LDD regions having a very high concentration of impurities.

그러나, 소자의 고집적화로 인해 채널길이가 짧아짐에 따라 높은 농도의 불순물을 갖는 LDD영역은 상기 LDD영역간의 거리를 더 좁아지게 하여 전위 장벽을 낮추는 드레인 유기 장벽 감소(DIBL:Drain Induced Barrier Lowering)의 특성이 취약해지는 문제를 발생시켜 트랜지스터의 펀치(punch) 열화를 가져오고, 이는, 트랜지스터 OFF 특성의 열화를 가져오게 된다.However, as the channel length is shortened due to the high integration of the device, the LDD region having a high concentration of impurities narrows the distance between the LDD regions, thereby reducing the potential barrier (DIBL). This creates a problem of weakening, leading to punch degradation of the transistor, which leads to degradation of the transistor OFF characteristic.

한편, 반도체기판 표면의 불순물량을 더욱 증가시켜 트랜지스터의 Off 특성을 향상시킬 수는 있으나, 이는, 결국 트랜지스터의 문턱전압을 올리게 되어 낮은 전압에서의 동작을 어렵게 한다.On the other hand, it is possible to further improve the off characteristic of the transistor by further increasing the amount of impurities on the surface of the semiconductor substrate, which eventually raises the threshold voltage of the transistor, making it difficult to operate at low voltage.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, LDD영역간의 거리를 멀게 하여 DIBL 특성을 개선시킬 수 있는 모스펫 소자의 제조방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for manufacturing a MOSFET device that can improve the DIBL characteristics by increasing the distance between LDD regions as a solution to the conventional problems as described above.

또한, 본 발명은 문턱전압을 낮추어 낮은 전압에서의 동작 특성을 향상시킬 수 있는 모스펫 소자의 제조방법을 제공함에 그 다른 목적이 있다.In addition, another object of the present invention is to provide a method for manufacturing a MOSFET device that can improve the operating characteristics at a low voltage by lowering the threshold voltage.

상기와 같은 목적을 달성하기 위하여, 본 발명은 활성영역을 한정하는 소자분리막이 구비된 반도체기판 상에 버퍼용 산화막을 형성하는 단계; 상기 버퍼용 산화막이 형성된 기판에 대해 1차 저농도 불순물 이온주입을 수행하는 단계; 상기 기판 활성영역의 길이방향에 따른 활성영역의 중앙부가 돌출된 단차진 활성영역을 형 성하도록 상기 버퍼용 산화막과 기판을 식각하는 단계; 상기 단차진 활성영역의 단차부에 비대칭 단차 구조의 게이트를 형성하는 단계; 상기 게이트 양측의 기판에 대해 2차 저농도 불순물 이온주입을 수행하는 단계; 상기 게이트 양측벽에 스페이서를 형성하는 단계; 및 상기 스페이서가 형성된 게이트 양측의 기판에 대해 고농도 불순물 이온주입을 수행하여 소오스/드레인영역을 형성하는 단계;를 포함하는 모스펫 소자의 제조방법을 제공한다.In order to achieve the above object, the present invention comprises the steps of forming an oxide film for the buffer on a semiconductor substrate having a device isolation film defining an active region; Performing first low concentration impurity ion implantation on the substrate on which the buffer oxide film is formed; Etching the buffer oxide film and the substrate to form a stepped active region in which a central portion of the active region protrudes along the longitudinal direction of the substrate active region; Forming a gate having an asymmetric stepped structure in a stepped portion of the stepped active region; Performing a second low concentration impurity ion implantation on the substrates on both sides of the gate; Forming spacers on both sidewalls of the gate; And forming a source / drain region by performing high concentration impurity ion implantation on the substrates on both sides of the gate where the spacer is formed.

여기서, 상기 버퍼용 산화막은 100∼1000Å 두께로 형성하는 것을 특징으로 한다.Here, the buffer oxide film is formed to have a thickness of 100 to 1000 GPa.

상기 1차 저농도 불순물 이온주입은 As를 5E15∼1E14의 이온/㎠ 도우즈로 수행하는 것을 특징으로 한다.The first low concentration impurity ion implantation is characterized in that As is carried out with 5E15 to 1E14 ion / cm 2 dose.

상기 버퍼용 산화막과 기판을 식각하는 단계는, 상기 기판이 100∼2000Å 깊이만큼 식각되도록 수행하는 것을 특징으로 한다.The etching of the buffer oxide film and the substrate may be performed so that the substrate is etched by a depth of 100 to 2000 microns.

상기 2차 저농도 불순물 이온주입은 As 또는 P를 1E13∼5E14의 이온/㎠ 도우즈로 수행하는 것을 특징으로 한다. The secondary low concentration impurity ion implantation is characterized in that As or P is carried out by ion / cm 2 doses of 1E13 to 5E14.

(실시예)(Example)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 버퍼용 산화막이 형성된 반도체기판에 대해 1차 저농도 이온주입을 수행하고 나서, 상기 반도체기판의 활성영역 길이방향에 따른 활성영역의 중앙부가 돌출된 단차진 활성영역을 갖도록 상기 버퍼용 산화막과 반도체기판을 식각한다.First, the technical principle of the present invention will be described. In the present invention, after performing the first low concentration ion implantation on a semiconductor substrate on which an oxide film for buffer is formed, the center portion of the active region in the longitudinal direction of the active region of the semiconductor substrate is protruded. The buffer oxide film and the semiconductor substrate are etched to have a stepped active region.

그런다음, 상기 단차진 활성영역의 단차부에 비대칭 단자(asymmetry step) 구조의 게이트를 형성한 후, 상기 게이트 양측의 기판 표면에 대해 2차 저농도 이온주입을 수행하는 것을 특징으로 한다.Then, after forming a gate having an asymmetry step structure in the stepped portion of the stepped active region, the secondary low concentration ion implantation is performed on the substrate surface on both sides of the gate.

이렇게 하면, 단차진 활성영역의 단차부에 게이트를 형성하고 나서, 상기 게이트 양측의 기판 표면 내에 LDD영역 형성을 위한 저농도 불순물 이온주입을 수행함으로써, LDD영역간의 거리가 멀어지게 되어 DIBL 특성을 개선시킬 수 있다.In this case, a gate is formed in the stepped portion of the stepped active region, and then the low concentration impurity ion implantation is performed in the substrate surface on both sides of the gate to increase the distance between the LDD regions, thereby improving the DIBL characteristics. Can be.

또한, 상기 반도체기판의 소오스영역에 낮은 불순물의 농도를 갖는 LDD영역을 유지하고, 상대적으로 덜 민감한 드레인영역에 불순물의 농도를 추가로 이온주입함으로써, 전류구동 능력을 유지할 수 있게 된다.In addition, the current driving ability can be maintained by maintaining the LDD region having a low impurity concentration in the source region of the semiconductor substrate and additionally implanting the impurity concentration into the relatively less sensitive drain region.

아울러, 적은 도핑으로 트랜지스터의 문턱전압을 낮출 수 있어 낮은 전압에서도 양호한 동작특성을 얻을 수 있게 된다. In addition, the threshold voltage of the transistor can be lowered with less doping, so that good operating characteristics can be obtained even at a low voltage.

자세하게, 도 2a 내지 도 2e는 본 발명의 실시예에 따른 모스펫 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다. In detail, Figures 2a to 2e is a cross-sectional view for each process for explaining the manufacturing method of the MOSFET device according to an embodiment of the present invention, as follows.

도 2a을 참조하면, 활성영역을 한정하는 소자분리막(41)이 구비된 반도체기판(40)을 마련한 후, 상기 소자분리막(41)을 포함한 기판 전면 상에 100∼1000Å 두께로 버퍼(buffer)용 산화막(42)을 증착한다.Referring to FIG. 2A, after the semiconductor substrate 40 having the device isolation film 41 defining the active region is provided, the buffer substrate 100 may have a thickness of 100 to 1000 기판 on the entire surface of the substrate including the device isolation film 41. An oxide film 42 is deposited.

그런다음, 상기 버퍼용 산화막(42)이 증착된 기판에 대해 LDD(Lightly Doped Drain) 방식에 의한 1차 저농도 불순물 이온주입을 수행한다.Then, the first low concentration impurity ion implantation is performed on the substrate on which the buffer oxide film 42 is deposited by a lightly doped drain (LDD) method.

이때, 상기 1차 저농도 불순물 이온주입은 As를 5E15∼1E14의 이온/㎠ 도우 즈로 수행하도록 한다.At this time, the first low concentration impurity ion implantation is to be carried out in the ion / ㎠ dose of 5E15 ~ 1E14.

도 2b를 참조하면, 상기 버퍼용 산화막(42) 상에 상기 기판 활성영역의 길이방향에 따른 활성영역의 양측부를 노출시키는 감광막패턴(미도시)을 형성한 후, 상기 감광막패턴을 식각마스크로 이용해서 상기 노출된 버퍼용 산화막(42)을 식각한 후, 연이어, 상기 기판(40)을 100∼2000Å 깊이만큼 식각하여 상기 기판 활성영역의 중앙부가 돌출된 단차진 활성영역이 형성된다.Referring to FIG. 2B, a photoresist pattern (not shown) is formed on the buffer oxide layer 42 to expose both sides of the active region in the longitudinal direction of the substrate active region, and then the photoresist pattern is used as an etching mask. After etching the exposed buffer oxide film 42, the substrate 40 is successively etched to a depth of 100 to 2000 microns to form a stepped active region in which a central portion of the substrate active region protrudes.

이때, 상기 기판 활성영역의 양측부 식각시 상기 기판(40)을 100∼2000Å 깊이만큼 식각하기 때문에 1차 저농도 불순물이 주입된 부분까지 식각되어져 상기 돌출된 활성영역에만 저농도 불순물이 도핑된 상태이므로, 이로써, 상기 기판 활성영역의 중앙부에 제1LDD영역(71)이 형성하게 된다.In this case, since the substrate 40 is etched to a depth of 100 to 2000 Å when both sides of the substrate active region are etched, the substrate 40 is etched to a portion where the first low concentration impurity is implanted, so that the low concentration impurity is doped only in the protruding active region. As a result, the first LDD region 71 is formed at the center of the substrate active region.

도 2c를 참조하면, 상기 단차진 활성영역을 포함한 기판(40) 전면 상에 게이트 물질들, 즉, 게이트절연막(43a)과 게이트도전막(43b) 및 하드마스크막(43c)을 차례로 증착한 후, 이들을 식각하여 상기 활성영역의 단차부에 비대칭 단차(asymmetry step) 구조의 게이트(43)를 형성한다.Referring to FIG. 2C, gate materials, that is, the gate insulating layer 43a, the gate conductive layer 43b, and the hard mask layer 43c are sequentially deposited on the entire surface of the substrate 40 including the stepped active region. The gate 43 having an asymmetry step structure is formed by etching them.

도 2d를 참조하면, 상기 게이트(43) 양측의 기판에 대해 LDD(Lightly Doped Drain) 방식에 의한 2차 저농도 불순물 이온주입을 수행한다.Referring to FIG. 2D, secondary low concentration impurity ion implantation is performed on the substrates on both sides of the gate 43 by a lightly doped drain (LDD) method.

이때, 상기 2차 저농도 불순물 이온주입으로 상기 활성영역의 양측부 기판 표면, 바람직하게는, 소오스 예정 영역에 제2LDD영역(72)이 형성되며, 상기 활성영역의 중앙부에 형성된 제1LDD영역(71) 내측, 바람직하게는, 드레인 예정 영역에 제2LDD영역(72)이 형성된다.In this case, the second low concentration impurity ion implantation forms a second LDD region 72 on both side substrate surfaces of the active region, preferably, a source predetermined region, and a first LDD region 71 formed at the center of the active region. The second LDD region 72 is formed inside, preferably in the drain predetermined region.

한편, 상기 2차 저농도 불순물 이온주입은 As 또는 P를 1E13∼5E14의 이온/㎠ 도우즈로 수행하도록 한다.On the other hand, the secondary low concentration impurity ion implantation is to perform As or P to the ion / cm 2 dose of 1E13 ~ 5E14.

여기서, 본 발명은 기판 활성영역의 중앙부에 제1LDD영역을 형성한 후, 상기 게이트(43)를 단차진 활성영역의 단차부에 형성하고 나서, 상기 게이트 양측의 기판 표면 내에 제2LDD영역(Main LDD) 형성을 위한 이온주입을 수행함에 따라, 소오스/드레인영역에 형성된 LDD영역간의 거리가 멀어지게 되면서 DIBL 특성을 개선시킬 수 있게 된다.According to the present invention, after the first LDD region is formed in the center of the substrate active region, the gate 43 is formed in the stepped portion of the stepped active region, and then the second LDD region (Main LDD) is formed in the substrate surface on both sides of the gate. As the ion implantation is performed for the formation of the ion, the distance between the LDD regions formed in the source / drain regions is increased, and the DIBL characteristics can be improved.

또한, 상기 기판의 소오스 영역에는 낮은 불순물의 농도를 갖는 LDD영역이 형성되고, 드레인 영역에는 상대적으로 높은 불순물의 농도를 갖는 LDD영역이 형성됨에 따라 LDD 저항을 낮출 수 있게 되어 전류구동 능력을 향상시킬 수 있게 된다.In addition, an LDD region having a low impurity concentration is formed in the source region of the substrate, and an LDD region having a relatively high impurity concentration is formed in the drain region, thereby lowering the LDD resistance, thereby improving current driving capability. It becomes possible.

아울러, 적은 도핑으로 트랜지스터의 문턱전압을 낮출 수 있어 낮은 전압에서도 양호한 동작특성을 얻을 수 있게 된다. In addition, the threshold voltage of the transistor can be lowered with less doping, so that good operating characteristics can be obtained even at a low voltage.

도 2e를 참조하면, 상기 게이트(43)를 포함한 기판 전면 상에 스페이서(spacer)용 절연막을 증착한 후, 이를 식각하여 상기 게이트(43) 양측벽에 스페이서(44)를 형성한다.Referring to FIG. 2E, a spacer insulating film is deposited on the entire surface of the substrate including the gate 43 and then etched to form spacers 44 on both sidewalls of the gate 43.

그런다음, 상기 스페이서(44)가 형성된 게이트 양측의 기판에 대해 고농도 불순물 이온주입을 수행하여 소오스/드레인영역(81)을 형성한다.Thereafter, a high concentration of impurity ions are implanted into the substrates on both sides of the gate on which the spacers 44 are formed to form the source / drain regions 81.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다. As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

이상에서와 같이, 본 발명은 반도체기판의 단차진 활성영역의 단차부에 게이트를 형성하고 나서, 상기 게이트 양측의 기판 표면에 LDD 방식에 의해 저농도 불순물 이온주입 공정을 실시하여 LDD영역을 형성함으로서, 상기 LDD영역간의 거리는 멀어지게 되어 DIBL 특성을 개선시킬 수 있다.As described above, the present invention forms a LDD region by forming a gate in a stepped portion of a stepped active region of a semiconductor substrate and then performing a low concentration impurity ion implantation process on the surface of the substrate on both sides of the gate by an LDD method. The distance between the LDD regions is increased to improve the DIBL characteristic.

또한, 본 발명은 상기 기판의 소오스 영역에는 낮은 불순물의 농도를 갖는 LDD영역이 형성되고, 드레인 영역에는 상대적으로 높은 불순물의 농도를 갖는 LDD영역이 형성됨에 따라 LDD 저항을 낮출 수 있게 되어 전류구동 능력을 향상시킬 수 있게 된다.In addition, according to the present invention, an LDD region having a low impurity concentration is formed in the source region of the substrate, and an LDD region having a relatively high impurity concentration is formed in the drain region, thereby lowering the LDD resistance, thereby providing a current driving capability. It will be possible to improve.

아울러, 본 발명은 적은 도핑으로 트랜지스터의 문턱전압을 낮출 수 있어 낮은 전압에서도 양호한 동작특성을 얻을 수 있다.In addition, the present invention can lower the threshold voltage of the transistor with little doping, thereby obtaining good operating characteristics even at low voltage.

Claims (5)

활성영역을 한정하는 소자분리막이 구비된 반도체기판 상에 버퍼용 산화막을 형성하는 단계;Forming an oxide film for a buffer on a semiconductor substrate having an isolation layer defining an active region; 상기 버퍼용 산화막이 형성된 기판에 대해 1차 저농도 불순물 이온주입을 수행하는 단계;Performing first low concentration impurity ion implantation on the substrate on which the buffer oxide film is formed; 상기 기판 활성영역의 길이방향에 따른 활성영역의 중앙부가 돌출된 단차진 활성영역을 형성하도록 상기 버퍼용 산화막과 기판을 식각하는 단계;Etching the buffer oxide film and the substrate to form a stepped active region in which a central portion of the active region protrudes along the longitudinal direction of the substrate active region; 상기 단차진 활성영역의 단차부에 비대칭 단차 구조의 게이트를 형성하는 단계;Forming a gate having an asymmetric stepped structure in a stepped portion of the stepped active region; 상기 게이트 양측의 기판에 대해 2차 저농도 불순물 이온주입을 수행하는 단계;Performing a second low concentration impurity ion implantation on the substrates on both sides of the gate; 상기 게이트 양측벽에 스페이서를 형성하는 단계; 및Forming spacers on both sidewalls of the gate; And 상기 스페이서가 형성된 게이트 양측의 기판에 대해 고농도 불순물 이온주입을 수행하여 소오스/드레인영역을 형성하는 단계;Forming a source / drain region by performing high concentration impurity ion implantation on the substrates on both sides of the gate where the spacer is formed; 를 포함하는 것을 특징으로 하는 모스펫 소자의 제조방법.Method for producing a MOSFET device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 버퍼용 산화막은 100∼1000Å 두께로 형성하는 것을 특징으로 하는 모스펫 소자의 제조방법. The buffer oxide film is a method of manufacturing a MOSFET device, characterized in that formed to a thickness of 100 ~ 1000Å. 제 1 항에 있어서,The method of claim 1, 상기 1차 저농도 불순물 이온주입은 As를 5E15∼1E14의 이온/㎠ 도우즈로 수행하는 것을 특징으로 하는 모스펫 소자의 제조방법. The first low concentration impurity ion implantation method of manufacturing a MOSFET device characterized in that As is carried out in the ion / cm 2 dose of 5E15 ~ 1E14. 제 1 항에 있어서,The method of claim 1, 상기 버퍼용 산화막과 기판을 식각하는 단계는, 상기 기판이 100∼2000Å 깊이만큼 식각되도록 수행하는 것을 특징으로 하는 모스펫 소자의 제조방법. The etching of the buffer oxide film and the substrate may include etching the substrate so that the substrate is etched by a depth of 100 to 2000 microns. 제 1 항에 있어서,The method of claim 1, 상기 2차 저농도 불순물 이온주입은 As 또는 P를 1E13∼5E14의 이온/㎠ 도우즈로 수행하는 것을 특징으로 하는 모스펫 소자의 제조방법. The secondary low concentration impurity ion implantation is a method of manufacturing a MOSFET device, characterized in that As or P is carried out by ion / cm 2 dose of 1E13 to 5E14.
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