KR100588777B1 - Semiconductor device and its fabricating method - Google Patents
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Abstract
본 발명은 핫 캐리어 현상을 억제할 수 있는 반도체 소자 및 그 제조방법에 관한 것으로서, The present invention relates to a semiconductor device capable of suppressing a hot carrier phenomenon and a manufacturing method thereof.
본 발명에 따른 반도체 소자의 제조방법은 반도체 기판 상에 게이트 절연막 및 게이트 전극을 순차적으로 형성하는 단계;와, 상기 게이트 전극을 포함한 기판 전면 상에 식각 저지층을 형성하는 단계;와, 상기 식각 저지층 상에 산화막을 적층하는 단계;와, 상기 게이트 전극 상의 식각 저지층이 노출되도록 상기 산화막을 식각하는 단계;와, 상기 게이트 전극과 게이트 절연막의 일측벽 및 상기 게이트 전극의 일부 상부면 상의 식각 저지층을 선택적으로 제거하는 단계;와, 상기 잔류하는 산화막을 제거하는 단계;와, 상기 식각 저지층에 의해 노출되는 기판 및 게이트 전극의 일측벽과 일부 상부면 상에 절연층을 형성하는 단계;와, 상기 기판 및 게이트 전극의 상부면이 노출되도록 상기 식각 저지층을 제거하는 단계;와, 상기 기판 전면 상에 소스 및 드레인을 형성하기 위한 고농도의 불순물 이온을 주입하는 단계를 포함하여 이루어지는 것을 특징으로 한다.A method of manufacturing a semiconductor device according to the present invention may include sequentially forming a gate insulating film and a gate electrode on a semiconductor substrate; and forming an etch stop layer on the entire surface of the substrate including the gate electrode. Stacking an oxide film on a layer; and etching the oxide film to expose an etch stop layer on the gate electrode; and etch stop on one side wall of the gate electrode and the gate insulating layer and a part of an upper surface of the gate electrode. Selectively removing the layer; and removing the remaining oxide film; and forming an insulating layer on one side wall and some top surfaces of the substrate and the gate electrode exposed by the etch stop layer; and Removing the etch stop layer to expose top surfaces of the substrate and the gate electrode; Including the step of injecting a high concentration of impurity ions for forming the is characterized in that formed.
핀치 오프, 핫 캐리어Pinch Off, Hot Carrier
Description
도 1은 일반적인 반도체 소자의 트랜지스터의 구조 단면도.1 is a structural cross-sectional view of a transistor of a general semiconductor device.
도 2는 본 발명에 따른 반도체 소자의 구조 단면도.2 is a structural cross-sectional view of a semiconductor device according to the present invention.
도 3a 내지 3e는 본 발명에 따른 반도체 소자의 제조방법.3a to 3e is a method of manufacturing a semiconductor device according to the present invention.
<도면의 주요 부분에 대한 설명>Description of the main parts of the drawing
201 : 반도체 기판 202 : 소자분리막201: semiconductor substrate 202: device isolation film
203 : 게이트 절연막 204 : 게이트 전극203: gate insulating film 204: gate electrode
207 : 절연층207: insulation layer
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로서, 보다 상세하게는 핫 캐리어 현상을 억제할 수 있는 반도체 소자 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device capable of suppressing a hot carrier phenomenon and a method for manufacturing the same.
일반적으로, 반도체소자의 고집적화가 진행됨에 따라 반도체소자의 사이즈가 축소되고 반도체소자의 채널 길이 또한 축소된다. 이에 따라, 반도체소자 내부에 인가되는 전계 강도 역시 증가된다. 이러한 전계 강도의 증가는 소자 동작시 드레인 부근의 공핍층에서 채널 영역의 캐리어가 가속되어 게이트 절연막으로 주입되는 핫 캐리어 현상(hot carrier effect)이 나타난다. 게이트 절연막으로 주입된 캐리어는 반도체 기판과 게이트산화막의 계면에 준위를 생성시켜 문턱전압(Threshold Voltage, Vt)을 변화시키거나 상호 컨덕턴스를 저하시켜 소자 특성을 저하시킨다.In general, as the integration of semiconductor devices proceeds, the size of the semiconductor device is reduced and the channel length of the semiconductor device is also reduced. Accordingly, the electric field strength applied inside the semiconductor device is also increased. This increase in electric field strength results in a hot carrier effect in which carriers in the channel region are accelerated in the depletion layer near the drain and injected into the gate insulating layer. The carrier injected into the gate insulating layer generates a level at the interface between the semiconductor substrate and the gate oxide layer to change the threshold voltage (Vt) or lower the mutual conductance, thereby degrading device characteristics.
상기 핫 캐리어 현상을 도면을 참조하여 보다 상세히 설명하면 다음과 같다.The hot carrier phenomenon is described in more detail with reference to the drawings as follows.
도 1과 같이 일반적인 NMOS 트랜지스터를 기준으로 설명하면, 게이트 전극(103)에 인가되는 전압이 0인 상태에서 소스/드레인(S/D) 사이에 전압 VSD를 인가하면 전류 ISD가 흐르게 된다. 이에 따라 소스(S)와 드레인(D) 사이 즉, 게이트 전극 하부에 채널이 형성된다. 채널이 형성된 상태에서 게이트 전극에 전압 VG가 인가되고, 드레인 전압이 기해지면 드레인 부근의 공핍층(104)이 소스 부근의 공핍층보다 두꺼워지며 이에 따라 소스(S)로부터 방출된 전자(캐리어)는 드레인(D)을 향하여 이동하게 된다. Referring to a general NMOS transistor as shown in FIG. 1, when the voltage V SD is applied between the source / drain S / D while the voltage applied to the
그러나, 드레인 전압이 일정치 이상이 되면 공핍층이 두꺼워져 채널을 차단하게 되어 소스/드레인 사이의 전류는 포화되고 만다. 이를 핀치 오프(pinch off)라 하며 핀치 오프가 발생되는 지점을 핀치 오프 지점(pinch off point)(A)이라 한다. 핀치 오프 지점(A)에서 전자가 순간적으로 사라지는 듯 보이는데 실제로는 전 자가 드레인 영역으로 이동하지 못하고 전자의 속도 및 게이트 전압 등의 영향으로 게이트 절연막으로 침투하는 것이다. 이 때의 전자는 소스로부터 드레인으로 이동하면서 게이트 절연막(102)과 기판(101) 계면과의 잦은 충돌과 전계에 의한 빠른 속도로 인하여 열을 발생시키게 된다. 이러한 현상을 핫 캐리어 현상(hot carrier effect)이라고 한다.However, if the drain voltage is above a certain value, the depletion layer thickens to block the channel and the current between the source / drain becomes saturated. This is called pinch off and the point where pinch off occurs is called pinch off point (A). At the pinch-off point A, electrons appear to disappear momentarily, but in reality, electrons do not move to the drain region but penetrate into the gate insulating layer under the influence of electron speed and gate voltage. At this time, the electrons move from the source to the drain to generate heat due to the frequent collision between the
이러한 핫 캐리어 현상을 보완하기 위해 여러 가지 방법이 제안되었는데 그 중 하나가 LDD(Lightly Doped Drain) 구조이다.In order to compensate for this hot carrier phenomenon, various methods have been proposed, one of which is a lightly doped drain (LDD) structure.
상기 LDD 구조의 트랜지스터는 저농도(n-) 영역이 채널과 고농도(n+) 소스/드레인 사이에 위치하며 상기 저농도(n-) 영역이 상기 드레인 접합 주변에서 높은 드레인 전압을 완충시켜 급격한 전위 변동을 유발시키지 않음으로써 핫 캐리어의 발생을 억제시킨다. 고집적도의 반도체소자의 제조기술이 연구되면서 LDD 구조의 모스펫(MOSFET)을 제조하는 여러 가지 기술이 제안되었다. 이 중, 게이트전극의 측벽에 스페이서(spacer)를 형성하는 LDD 제조방법이 가장 전형적인 방법이며 현재까지 대부분의 양산 기술로 사용되고 있다.In the LDD transistor, a low concentration (n−) region is positioned between a channel and a high concentration (n +) source / drain, and the low concentration (n−) region buffers a high drain voltage around the drain junction to cause a sudden potential change. By not doing so, the generation of hot carriers is suppressed. As the manufacturing technology of high-density semiconductor devices has been studied, various techniques for manufacturing MOSFETs of LDD structures have been proposed. Among them, the LDD manufacturing method for forming spacers on the sidewalls of the gate electrode is the most typical method and is used in most mass production techniques.
그러나, 최근 반도체 소자가 고도로 집적화되면서 상기와 같은 LDD 형성만으로는 핫 캐리어 현상을 완벽하게 제어할 수 없게 되었고 이에 따라, 트랜지스터의 문턱 전압을 결정하는 채널 영역의 도핑 농도에는 영향을 주지 않으면서, 소스/드레인의 공핍 영역이 수평 방향으로 서로 근접하는 것을 억제하는 할로(HALO) 구조가 제시되었다.However, as semiconductor devices have been highly integrated in recent years, the formation of such LDDs cannot completely control the hot carrier phenomenon. Accordingly, the source / doping concentration of the channel region for determining the threshold voltage of the transistor is not affected. A halo structure has been proposed which suppresses the depletion regions of the drain from approaching each other in the horizontal direction.
할로 구조는 소스/드레인 주위에 반대 극성의 불순물 즉, 할로 이온을 주입 하여 형성하는 것으로서, 전계 효과 트랜지스터의 소스/드레인 주변에 웰(Well) 농도보다 높은 불순물 농도를 지닌 확산 영역을 에워싸도록 함으로써 소스/드레인의 공핍 영역의 길이를 축소시킨다.The halo structure is formed by implanting impurities of opposite polarity around the source / drain, that is, halo ions, by surrounding a diffusion region having an impurity concentration higher than the well concentration around the source / drain of the field effect transistor. Reduce the length of the depletion region of the source / drain.
종래의 기술에 있어서, 핫 캐리어 현상을 완화시키기 위해 LDD 구조 및 할로 구조를 제시하고 있으나 이러한 방법은 모두 반도체 기판 내에 소정의 불순물 이온을 주입시키는 방법을 택하고 있으나, LDD 구조의 경우 전술한 바와 같이 반도체소자의 고집적화에 따라 LDD 구조의 미세 프로파일 구현에 문제가 있으며, 할로 구조의 경우 소스/드레인과 반대 도전형의 불순물 이온을 소스/드레인 영역 주위에 주입시킴에 따라 주입된 할로 이온이 확산되는 경우 반도체소자의 전기적 특성을 열화시키는 문제가 있다.In the prior art, the LDD structure and the halo structure are proposed to alleviate the hot carrier phenomenon, but all of these methods adopt a method of injecting predetermined impurity ions into the semiconductor substrate. However, in the case of the LDD structure, as described above, Due to the high integration of semiconductor devices, there is a problem in realizing a fine profile of the LDD structure, and in the case of the halo structure, the implanted halo ions diffuse by implanting impurity ions of the opposite conductivity type around the source / drain region. There is a problem of deteriorating electrical characteristics of a semiconductor device.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 핫 캐리어 현상을 억제할 수 있는 반도체 소자 및 그 제조방법을 제공하는 것을 목적으로 한다.
The present invention has been made to solve the above problems, and an object of the present invention is to provide a semiconductor device capable of suppressing a hot carrier phenomenon and a manufacturing method thereof.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자는 소자분리막에 의해 정의되는 액티브 영역을 구비한 반도체 기판;과, 상기 반도체 기판의 액티브 영역 상에 순차적으로 형성된 게이트 절연막 및 게이트 전극;과, 상기 게이트 전극과 게 이트 절연막의 일측벽 및 게이트 전극의 일부 상부면 상에 형성된 절연층을 포함하여 이루어지는 것을 특징으로 한다.A semiconductor device of the present invention for achieving the above object is a semiconductor substrate having an active region defined by an isolation layer; a gate insulating film and a gate electrode sequentially formed on the active region of the semiconductor substrate; And an insulating layer formed on one side wall of the electrode and the gate insulating film and a part of an upper surface of the gate electrode.
본 발명에 따른 반도체 소자의 제조방법은 반도체 기판 상에 게이트 절연막 및 게이트 전극을 순차적으로 형성하는 단계;와, 상기 게이트 전극을 포함한 기판 전면 상에 식각 저지층을 형성하는 단계;와, 상기 식각 저지층 상에 산화막을 적층하는 단계;와, 상기 게이트 전극 상의 식각 저지층이 노출되도록 상기 산화막을 식각하는 단계;와, 상기 게이트 전극과 게이트 절연막의 일측벽 및 상기 게이트 전극의 일부 상부면 상의 식각 저지층을 선택적으로 제거하는 단계;와, 상기 잔류하는 산화막을 제거하는 단계;와, 상기 식각 저지층에 의해 노출되는 기판 및 게이트 전극의 일측벽과 일부 상부면 상에 절연층을 형성하는 단계;와, 상기 기판 및 게이트 전극의 상부면이 노출되도록 상기 식각 저지층을 제거하는 단계;와, 상기 기판 전면 상에 소스 및 드레인을 형성하기 위한 고농도의 불순물 이온을 주입하는 단계를 포함하여 이루어지는 것을 특징으로 한다.A method of manufacturing a semiconductor device according to the present invention may include sequentially forming a gate insulating film and a gate electrode on a semiconductor substrate; and forming an etch stop layer on the entire surface of the substrate including the gate electrode. Stacking an oxide film on a layer; and etching the oxide film to expose an etch stop layer on the gate electrode; and etch stop on one side wall of the gate electrode and the gate insulating layer and a part of an upper surface of the gate electrode. Selectively removing the layer; and removing the remaining oxide film; and forming an insulating layer on one side wall and some top surfaces of the substrate and the gate electrode exposed by the etch stop layer; and Removing the etch stop layer to expose top surfaces of the substrate and the gate electrode; Including the step of injecting a high concentration of impurity ions for forming the is characterized in that formed.
바람직하게는, 상기 식각 저지층은 실리콘 질화막으로 형성할 수 있다.Preferably, the etch stop layer may be formed of a silicon nitride film.
바람직하게는, 상기 절연층은 상기 기판을 열처리하여 열산화막으로 형성할 수 있다.Preferably, the insulating layer may be formed of a thermal oxide film by heat treating the substrate.
바람직하게는, 상기 절연층은 50∼500Å 정도의 두께로 형성할 수 있다.Preferably, the insulating layer may be formed to a thickness of about 50 to 500 kPa.
본 발명의 특징에 따르면, 게이트 전극과 드레인 영역 사이가 소정 거리 이격된 형태를 갖게되고, 이에 따라 소스/드레인 사이의 채널 영역을 통과하여 드레인 영역 부근에 도달한 캐리어 예를 들어, 전자는 상기 절연층으로 인해 유발되는 높은 문턱전압으로 인해 종래와 같이 게이트 전극 쪽으로 경로가 휘어지지 않고 드레인 영역 쪽으로 이동하게 된다.According to a feature of the present invention, a carrier having a shape spaced apart from the gate electrode and the drain region by a predetermined distance, thus passing through the channel region between the source / drain and reaching the drain region, for example, the electron Due to the high threshold voltage caused by the layer, the path is not bent toward the gate electrode as in the prior art but moves toward the drain region.
이하, 도면을 참조하여 본 발명에 따른 반도체 소자 및 그 제조방법을 상세히 설명하기로 한다. 도 2는 본 발명에 따른 반도체 소자의 구조 단면도이고, 도 3a 내지 3e는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.Hereinafter, a semiconductor device and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings. 2 is a cross-sectional view showing a structure of a semiconductor device according to the present invention, and FIGS. 3A to 3E are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.
먼저, 도 2에 도시한 바와 같이 본 발명에 따른 반도체 소자는 소자분리막(202)에 의해 정의된 액티브 영역을 구비하는 반도체 기판(201)의 액티브 영역 상에 게이트 절연막(203) 및 게이트 전극(204)이 순차적으로 적층되어 있으며, 상기 게이트 전극(204) 좌우의 기판(201) 내부에는 고농도의 불순물 이온이 주입되어 형성된 소스(S) 및 드레인(D) 영역을 구비하되, 상기 드레인(D) 영역은 상기 게이트 전극(204)으로부터 일정 거리 이격되어 형성되어 있다. 사기 드레인(D) 영역과 게이트 전극(204)사이의 이격 영역은 트랜지스터 동작시 절연층이 구비된 해당 영역에서의 문턱 전압을 상승시켜 소스로부터 드레인으로 향하는 캐리어 예를 들어, 전자가 게이트 절연막(203)과 충돌되는 것을 방지하는 역할을 수행한다.First, as shown in FIG. 2, a semiconductor device according to the present invention includes a
이와 같은 구조를 갖는 본 발명의 반도체 소자에 대한 제조방법은 다음과 같다. 먼저, 도 3a에 도시한 바와 같이 단결정 실리콘 등의 재질로 이루어지는 반도체 기판(201)에 대해 액티브 영역을 정의하기 위해 아이솔레이션 공정, 예를 들어 STI(Shallow Trench Isolation, STI) 공정을 이용하여 상기 반도체 기판(201)의 필드 영역에 소자분리막(202)을 형성한다. 여기서, 상기 반도체 기판(201)으로는 제 1 도전형 단결정 실리콘 기판(201)이 사용될 수 있고, 제 1 도전형은 n형 또는 p형이 될 수 있다. 본 발명은 설명의 편의상 제 1 도전형이 p형인 경우를 기준으로 설명하기로 한다.The manufacturing method for the semiconductor device of the present invention having such a structure is as follows. First, as shown in FIG. 3A, in order to define an active region for a
상기 소자분리막(202)의 형성이 완료되고 나면, 상기 반도체 기판(201)의 액티브 영역 상에 게이트 절연막(203)을 열산화 공정으로 성장시킨다. After formation of the
이어서, 상기 게이트 절연막(203) 상에 게이트 전극(204)을 위한 도전층을 적층한다. 상기 도전층으로는 고농도의 다결정실리콘층만으로 구성되거나 그 위의 실리사이드층과 함께 구성될 수 있다.Subsequently, a conductive layer for the
그런 다음, 상기 게이트 전극(204)을 위한 도전층이 적층되고 나면, 통상의 포토리소그래피 공정을 이용하여 상기 게이트 전극(204)이 형성될 영역의 상기 도전층 상에 게이트 전극(204)의 패턴에 해당하는 식각 마스크용 감광막(도시하지 않음)의 패턴을 형성한다. 이후, 상기 감광막의 패턴 아래의 상기 도전층 및 그 아래의 게이트 절연막(203)을 남기고 나머지 영역의 상기 도전층 및 게이트 절연막(203)을 그 아래의 반도체 기판(201)의 액티브 영역이 노출될 때까지 식각한다. 이에 따라, 게이트 전극(204) 및 게이트 절연막(203)의 패턴이 상기 액티브 영역의 일부분 상에 형성된다.Then, after the conductive layers for the
이와 같은 상태에서, 도 3b에 도시한 바와 같이 상기 게이트 전극(204)을 포함한 기판 전면 상에 식각 저지층(205)으로서 실리콘 질화막을 적층한다. 그런 다 음, 상기 식각 저지층(205) 상에 상기 게이트 전극(204) 패턴의 높이보다 큰 두께로 산화막(206)을 적층한다. 상기 산화막(206)은 고밀도 플라즈마 화학기상증착 공정을 이용하여 적층하거나 스핀 코팅법을 이용하여 SOG(Spin On Glass)막으로 형성할 수 도 있다. 스핀 코팅법을 이용하여 SOG막을 형성한 경우에는 SOG막 적층 후, 300∼500℃ 정도의 온도에서 열처리를 수행하여 상기 SOG막을 안정화하는 과정을 거치도록 한다.In this state, as shown in FIG. 3B, a silicon nitride film is stacked as an
이와 같은 상태에서, 블랑켓(blanket) 식각을 진행하여 게이트 전극(204) 상의 식각 저지층(205)이 드러날 때까지 상기 산화막(206)을 식각한다.In this state, blanket etching is performed to etch the oxide layer 206 until the
그런 다음, 도 3c에 도시한 바와 같이 상기 게이트 전극(204) 상의 식각 저지층(205)을 포함한 기판 전면 상에 감광막(도시하지 않음)을 도포한 후, 상기 게이트 전극(204)의 일측벽, 예를 들어 드레인 영역 쪽의 게이트 전극(204) 측벽에 형성된 식각 저지층(205)이 드러나도록 선택적으로 패터닝하여 감광막 패턴을 형성한다. 상기 감광막 패턴에 의해 상기 드레인 영역 쪽의 게이트 전극(204) 측벽에 형성되어 있는 식각 저지층(205) 및 게이트 전극(204) 상부의 일부 식각 저지층(205)이 노출된다.Next, as shown in FIG. 3C, a photoresist film (not shown) is coated on the entire surface of the substrate including the
이어, 습식 식각을 통해 노출된 식각 저지층(205)을 제거한다. 여기서, 상기 습식 식각은 상기 산화막(206)과 식각 저지층(205) 사이의 식각 선택비를 고려한 에천트(etchant)를 사용하며, 바람직하게는 인산(H3PO4) 계열의 에천트(etchant)를 이용한다. 그런 다음, 불산(HF) 계열의 에천트를 사용하여 잔류하는 산화막(206)을 제거한다.Subsequently, the
이어서, 도 3d에 도시한 바와 같이 상기 드레인 영역 쪽의 게이트 전극(204) 측벽 및 게이트 전극(204) 상부면에 스페이서 형상의 절연층(207)을 형성한다. 상기 절연층(207)은 상기 기판을 산화분위기 하에서 열처리하여 노출된 게이트 전극(204) 상부면 및 측벽 그리고 드레인 영역의 기판(201)이 산소와 반응시켜 실리콘 산화막(206)으로 형성할 수 있다. 이 때, 형성되는 절연층(207)은 그 두께가 50∼500Å 정도가 바람직하다.Subsequently, as shown in FIG. 3D, a spacer-shaped insulating
한편, 상기 절연층(207)의 형성이 완료되면, 도 3e에 도시한 바와 같이 상기 식각 저지층(205)을 습식 식각하여 제거한다. 이 때의 습식 식각 역시 에천트로서 인산 계열의 화학 용액을 사용할 수 있다. 이어, 상기 기판 전면 상에 제 2 도전형의 n형 불순물 이온을 주입하여 상기 게이트 전극(204) 좌우의 기판 내부에 고농도의 n형 불순물 영역을 형성한 다음, 소정의 열처리 공정을 통하여 소스/드레인(S/D)을 형성하면 본 발명에 따른 반도체 소자의 제조방법은 완료된다.Meanwhile, when the formation of the insulating
여기서, 상기 소스/드레인(S/D)을 형성하기 전에 상기 게이트 전극(204) 좌우의 기판 내부에 저농도의 불순물 영역을 형성하고 상기 게이트 전극(204) 좌우의 측벽에 스페이서를 형성한 다음, 소스/드레인 형성 공정을 진행할 수 있음은 물론이다.Here, before forming the source / drain S / D, a low concentration impurity region is formed in the substrates on the left and right sides of the
이와 같은 공정을 통해 완성된 트랜지스터는 상기 게이트 전극(204) 측벽의 절연층(207)으로 인해 게이트 전극(204)과 드레인(D) 사이가 소정 거리 이격된 형태를 갖게 된다. 이에 따라, 상기 게이트 전극(204)과 드레인(D) 사이의 절연층(207) 영역에서의 문턱 전압이 상기 게이트 전극(204)보다 높게되어 소스(S)쪽으로부터 드레인(D) 영역 쪽으로 이동되는 캐리어가 상기 높은 문턱 전압으로 인해 게이트 전극(204)쪽으로 휘어지지 않고 드레인(D) 영역 쪽으로 이동하게 된다. 즉, 게이트 전극(204)과 드레인(D) 사이의 이격된 영역은 트랜지스터 동작시 드레인 영역 부근의 문턱전압(Vt)을 채널 영역보다 높도록 하는 역할을 한다. 이에 따라, 소스/드레인(S/D) 사이의 채널 영역을 통과하여 드레인 영역 부근에 도달한 캐리어 예를 들어, 전자는 상기 절연층(207)으로 인해 유발되는 높은 문턱전압으로 인해 종래와 같이 게이트 전극(204) 쪽으로 경로가 휘어지지 않고 드레인 영역 쪽으로 이동하게 된다. 즉, 캐리어는 게이트 절연막과 충돌하지 않게 되고 그로 인해, 핫 캐리어 현상도 발생하지 않게 된다(도 3e 참조).The transistor completed through this process has a form in which the
본 발명에 따른 반도체 소자 및 그 제조방법은 다음과 같은 효과가 있다.The semiconductor device and its manufacturing method according to the present invention has the following effects.
드레인 영역을 게이트 전극과 일정 간격 이격되도록 형성함으로써 소스/드레인 사이의 채널 영역을 통과하여 드레인 영역 부근에 도달한 캐리어 예를 들어, 전자는 상기 절연층으로 인해 유발되는 높은 문턱전압으로 인해 종래와 같이 게이트 전극 쪽으로 경로가 휘어지지 않고 드레인 영역 쪽으로 이동하게 된다.Carriers that reach the drain region through the channel region between the source / drain by forming the drain region to be spaced apart from the gate electrode, for example, electrons as in the prior art due to the high threshold voltage caused by the insulating layer The path is not bent toward the gate electrode and moves toward the drain region.
즉, 캐리어는 게이트 절연막과 충돌하지 않게 되고 그로 인해, 핫 캐리어 현상도 발생하지 않게 된다.That is, the carrier does not collide with the gate insulating film, and therefore, no hot carrier phenomenon occurs.
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