KR100995330B1 - Semiconductor device fabricating method - Google Patents

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Abstract

본 발명은 숏채널 효과를 줄일 수 있는 게이트전극 구조를 갖는 반도체소자 및 그의 제조방법을 제공하기 위한 것으로, 본 발명의 일 측면에 따르면, 기판상에 형성되어 불순물이 도핑된 제1게이트전극; 상기 제1게이트전극 양측면에 상기 제1게이트전극보다 낮은 불순물 도핑 농도를 갖도록 형성된 제2게이트전극; 상기 제2게이트전극 양측의 상기 기판에 형성된 LDD(Lightly Doped Drain) 소오스/드레인영역; 상기 제2게이트전극 양측면에 형성된 측벽절연막; 및 상기 측벽절연막 양측의 상기 기판에 상기 LDD 소오스/드레인영역보다 불순물 도핑 농도가 높게 형성된 고농도 소오스/드레인영역을 구비하는 반도체소자가 제공된다.SUMMARY OF THE INVENTION The present invention provides a semiconductor device having a gate electrode structure capable of reducing a short channel effect, and a method of manufacturing the same. According to an aspect of the present invention, a semiconductor device includes: a first gate electrode formed on a substrate and doped with impurities; Second gate electrodes formed on both sides of the first gate electrode to have a lower impurity doping concentration than the first gate electrode; Lightly Doped Drain (LDD) source / drain regions formed on the substrate on both sides of the second gate electrode; Sidewall insulating layers formed on both sides of the second gate electrode; And a high concentration source / drain region having an impurity doping concentration higher than that of the LDD source / drain region in the substrate on both sides of the sidewall insulating layer.

게이트전극, 소오스, 드레인, 숏채널, 이온 주입Gate electrode, source, drain, short channel, ion implantation

Description

반도체소자의 제조방법{SEMICONDUCTOR DEVICE FABRICATING METHOD}Manufacturing Method of Semiconductor Device {SEMICONDUCTOR DEVICE FABRICATING METHOD}

도 1은 종래 기술에 따른 반도체소자의 구조 단면도.1 is a cross-sectional view of a structure of a semiconductor device according to the prior art.

도 2a 내지 도 2c는 종래 기술에 따른 반도체소자의 제조방법을 나타낸 공정단면도.2A to 2C are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.

도 3은 본 발명의 제1실시예에 따른 반도체소자의 구조 단면도. 3 is a structural cross-sectional view of a semiconductor device according to a first embodiment of the present invention.

도 4a 내지 도 4e는 본 발명의 제1실시예에 따른 반도체소자의 제조방법을 나타낸 공정단면도. 4A through 4E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a first embodiment of the present invention.

도 5는 본 발명의 제2실시예에 따른 반도체소자의 구조 단면도.
5 is a cross-sectional view of a structure of a semiconductor device in accordance with a second embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

400, 500 : 반도체기판 401, 501 : 게이트절연막 400 and 500: semiconductor substrate 401 and 501: gate insulating film

402 : 제1반도체층 402a, 502 : 제1게이트전극 402: first semiconductor layer 402a, 502: first gate electrode

403 : 제2반도체층 403a, 503 : 제2게이트전극 403: second semiconductor layer 403a, 503: second gate electrode

404a, 504a : LDD 소오스영역 404b, 504b : LDD 드레인영역 404a, 504a: LDD source region 404b, 504b: LDD drain region

405, 505 : 측벽절연막 406a, 506a : 고농도 소오스영역 405, 505: sidewall insulating films 406a, 506a: high concentration source region                 

406b, 506b : 고농도 드레인영역
406b, 506b: high concentration drain region

본 발명은 반도체소자 및 그의 제조방법에 관한 것으로, 특히 트랜지스터 및 그의 제조방법에 관한 것이며, 더 자세히는 숏채널 효과를 줄일 수 있는 게이트전극의 구조 및 그의 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a transistor and a method for manufacturing the same, and more particularly, to a structure of a gate electrode and a method of manufacturing the same, which can reduce a short channel effect.

반도체 메모리를 비롯한 반도체 소자는 수 많은 모스 트랜지스터를 포함하며, 모스 트랜지스터의 특성에 따라 소자의 동작 특성이 크게 좌우된다. Semiconductor devices, including semiconductor memories, include many MOS transistors, and the operation characteristics of the device depend largely on the characteristics of the MOS transistors.

한편, 소자가 고집적화 됨에 따라 모스 트랜지스터의 숏채널 효과에 의한 문제가 대두되고 있다. On the other hand, as the device is highly integrated, a problem caused by the short channel effect of the MOS transistor has emerged.

이하, 첨부된 도면을 참조하여 종래 기술에 따른 반도체소자 및 그의 제조방법에 대하여 설명한다. Hereinafter, a semiconductor device and a method of manufacturing the same according to the related art will be described with reference to the accompanying drawings.

도 1은 종래 기술에 따른 반도체소자의 구조 단면도이고, 도 2a 내지 도 2c는 종래 기술에 따른 반도체소자의 제조방법을 나타낸 공정단면도이다. 1 is a cross-sectional view illustrating a structure of a semiconductor device according to the prior art, and FIGS. 2A to 2C are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.

종래의 반도체소자는 도 1에 도시한 바와 같이 반도체기판(100)상의 일영역에 게이트절연막(101)과 게이트전극(102a)이 적층 형성되어 있고, 상기 게이트전극(102a) 양측의 반도체기판(100)내에 LDD(Lightly Doped Drain) 소오스/드레인영역(103)이 형성되어 있고, 상기 게이트전극(102a) 양측에 측벽절연막(104) 이 형성되어 있으며, 상기 측벽절연막(104) 양측의 반도체기판(100)내에 고농도 소오스/드레인영역(105)이 형성되어 있다. In the conventional semiconductor device, as illustrated in FIG. 1, a gate insulating film 101 and a gate electrode 102a are stacked in one region on the semiconductor substrate 100, and the semiconductor substrate 100 on both sides of the gate electrode 102a is formed. LDD (Lightly Doped Drain) source / drain regions 103 are formed, sidewall insulating films 104 are formed on both sides of the gate electrode 102a, and semiconductor substrates 100 on both sides of the sidewall insulating film 104 are formed. A high concentration source / drain region 105 is formed in the dot.

상기 구성을 갖는 종래의 반도체소자의 제조방법은 먼저, 도 2a에 도시한 바와 같이 반도체기판(100)상에 게이트절연막(101)과 도핑이 되지 않은 폴리실리콘층(102)을 차례로 증착하고, 폴리실리콘층(102)내에 고농도 불순물이온(n+)을 주입한다. In the conventional method of manufacturing a semiconductor device having the above structure, first, as shown in FIG. 2A, a gate insulating film 101 and an undoped polysilicon layer 102 are sequentially deposited on a semiconductor substrate 100, and then poly High concentration impurity ions (n +) are implanted into the silicon layer 102.

이후에 도 2b에 도시한 바와 같이 통상의 게이트 마스크(미도시)를 이용하여 폴리실리콘층(102)과 게이트절연막(101)을 식각하여 게이트절연막(101)과 게이트전극(102a)을 적층 형성한다. After that, as shown in FIG. 2B, the polysilicon layer 102 and the gate insulating layer 101 are etched using a conventional gate mask (not shown) to form the gate insulating layer 101 and the gate electrode 102a by lamination. .

그리고 상기 게이트전극(102a)을 마스크로 상기 게이트전극(102a) 양측의 반도체기판(100)내에 저농도 불순물이온(n-)을 주입하여 LDD(Lightly Doped Drain) 소오스/드레인영역(103)을 형성한다. Lightly doped drain (LDD) source / drain regions 103 are formed by implanting low concentration impurity ions (n−) into the semiconductor substrate 100 on both sides of the gate electrode 102a using the gate electrode 102a as a mask. .

다음에 도 2c에 도시한 바와 같이 게이트전극(102a)을 포함한 반도체기판(100) 전면에 HLD(High temperature Low pressure Deposition)막 또는 HSD+로 구성된 절연막을 증착한 후 에치백(Etch Back)하여 측벽절연막(104)을 형성한다. Next, as shown in FIG. 2C, an HLD (High Temperature Low Pressure Deposition) film or an HSD + insulating film is deposited on the entire surface of the semiconductor substrate 100 including the gate electrode 102a, and then etched back to form a sidewall insulating film. Form 104.

그리고 게이트전극(102a) 및 측벽절연막(104)을 마스크로 그 양측의 반도체기판(100)내에 고농도 불순물이온(n+)을 주입하고 열처리하여 고농도 소오스/드레인영역(105)을 형성한다. A high concentration source / drain region 105 is formed by injecting a high concentration of impurity ions (n +) into the semiconductor substrate 100 on both sides of the gate electrode 102a and the sidewall insulating layer 104 using a mask.

상기 반도체소자는 NMOS 트랜지스터로써, NMOS 트랜지스터는 게이트전극의 도핑 효율과 일정 문턱전압을 확보하기 위하여 폴리실리콘층을 증착한 후 n+ 이온을 주입한다. The semiconductor device is an NMOS transistor, and the NMOS transistor implants n + ions after depositing a polysilicon layer to ensure a doping efficiency and a predetermined threshold voltage of the gate electrode.

이때 주입된 n+ 이온들이 이후 후속 열처리 공정에 의하여 게이트전극내에서 재분포를 일으키기도 하지만, 게이트전극 아래의 채널영역으로 이동되어 트랜지스터의 문턱전압을 낮게 하거나 트랜지스터의 국부적인 숏채널 효과를 일으키게 되는 문제가 있다.
In this case, the implanted n + ions may cause redistribution in the gate electrode by a subsequent heat treatment process, but may be moved to the channel region under the gate electrode to lower the threshold voltage of the transistor or cause a local short channel effect of the transistor. There is.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 숏채널 효과를 줄일 수 있는 반도체소자 및 그의 제조방법을 제공하는데 그 목적이 있다.
The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a semiconductor device and a method of manufacturing the same, which can reduce the short channel effect.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 기판상에 형성되어 불순물이 도핑된 제1게이트전극; 상기 제1게이트전극 양측면에 상기 제1게이트전극보다 낮은 불순물 도핑 농도를 갖도록 형성된 제2게이트전극; 상기 제2게이트전극 양측의 상기 기판에 형성된 LDD(Lightly Doped Drain) 소오스/드레인영역; 상기 제2게이트전극 양측면에 형성된 측벽절연막; 및 상기 측벽절연막 양측의 상기 기판에 상기 LDD 소오스/드레인영역보다 불순물 도핑 농도가 높게 형성된 고농도 소오스/드레인영역을 구비하는 반도체소자가 제공된다.According to an aspect of the present invention for achieving the above technical problem, a first gate electrode formed on the substrate doped with impurities; Second gate electrodes formed on both sides of the first gate electrode to have a lower impurity doping concentration than the first gate electrode; Lightly Doped Drain (LDD) source / drain regions formed on the substrate on both sides of the second gate electrode; Sidewall insulating layers formed on both sides of the second gate electrode; And a high concentration source / drain region having an impurity doping concentration higher than that of the LDD source / drain region in the substrate on both sides of the sidewall insulating layer.

또한, 본 발명의 다른 측면에 따르면, 기판상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 불순물이 도핑된 제1게이트전극을 형성하는 단계; 상기 제1게이트전극 양측면에 상기 제1게이트전극보다 낮은 불순물 도핑 농도를 갖는 제2게이트전극을 형성하는 단계; 상기 제2게이트전극 양측의 상기 기판에 LDD 소오스/드레인영역을 형성하는 단계; 상기 제2게이트전극 양측면에 측벽절연막을 형성하는 단계; 및 상기 측벽절연막 양측의 상기 기판에 상기 LDD 소오스/드레인영역보다 불순물 도핑 농도가 높은 고농도 소오스/드레인영역을 형성하는 단계를 포함하는 반도체소자의 제조방법이 제공된다.Further, according to another aspect of the invention, forming a gate insulating film on a substrate; Forming a first gate electrode doped with an impurity on the gate insulating film; Forming second gate electrodes on both sides of the first gate electrode having a lower impurity doping concentration than the first gate electrode; Forming an LDD source / drain region on the substrate on both sides of the second gate electrode; Forming a sidewall insulating layer on both sides of the second gate electrode; And forming a high concentration source / drain region having an impurity doping concentration higher than that of the LDD source / drain region in the substrate on both sides of the sidewall insulating layer.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 도면을 참조하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may more easily implement the present invention.

먼저, 본 발명의 제1실시예에 따른 반도체소자 및 그의 제조방법에 대하여 설명한다. First, a semiconductor device and a manufacturing method thereof according to a first embodiment of the present invention will be described.

도 3은 본 발명의 제1실시예에 따른 반도체소자의 구조 단면도이고, 도 4a 내지 도 4e는 본 발명의 실시예에 따른 반도체소자의 제조방법을 나타낸 공정단면도이다. 3 is a cross-sectional view illustrating a structure of a semiconductor device in accordance with a first embodiment of the present invention, and FIGS. 4A to 4E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

본 발명의 제1실시예에 따른 반도체소자는 도 3에 도시한 바와 같이 필드영역과 액티브영역이 정의된 반도체기판(400)의 액티브영역의 일영역에 제1게이트전극(402a)이 형성되어 있고, 제1게이트전극(402a)의 양측면에 제2게이트전극(403a)이 형성되어 있다. In the semiconductor device according to the first embodiment of the present invention, as shown in FIG. 3, a first gate electrode 402a is formed in one region of an active region of a semiconductor substrate 400 in which a field region and an active region are defined. The second gate electrode 403a is formed on both sides of the first gate electrode 402a.

이때 제1게이트전극(402a)은 n+ 도핑된 폴리실리콘층으로 구성되어 있고, 제2게이트전극(403a)은 도핑되지 않은 폴리실리콘층으로 구성되어 있다. In this case, the first gate electrode 402a is composed of an n + doped polysilicon layer, and the second gate electrode 403a is composed of an undoped polysilicon layer.

상기에서 제2게이트전극(403a)은 제1게이트전극(402a)보다 낮은 도핑 농도를 갖는 폴리실리콘층으로 구성될 수도 있다. The second gate electrode 403a may be formed of a polysilicon layer having a lower doping concentration than the first gate electrode 402a.

그리고 제2게이트전극(403a)의 양측에 측벽절연막(405)이 형성되어 있다. The sidewall insulating film 405 is formed on both sides of the second gate electrode 403a.

또한, 제1, 제2게이트전극(402a, 403a) 및 측벽절연막(405)의 하부에는 게이트절연막(401)이 형성되어 있다. In addition, a gate insulating film 401 is formed under the first and second gate electrodes 402a and 403a and the sidewall insulating film 405.

또한 제1게이트전극(402a) 하부를 제외한, 제2게이트전극(403a) 양측의 반도체기판(400)내에 LDD(Lightly Doped Drain) 소오스/드레인영역(404a/404b)이 형성되어 있다. Lightly doped drain (LDD) source / drain regions 404a / 404b are formed in the semiconductor substrate 400 on both sides of the second gate electrode 403a except for the lower portion of the first gate electrode 402a.

그리고 제1, 제2게이트전극(402a, 403a)과 측벽절연막(405) 하부를 제외한, 측벽절연막(405) 양측의 반도체기판(400)내에 고농도 소오스/드레인영역(406a/406b)이 형성되어 있다. High concentration source / drain regions 406a / 406b are formed in the semiconductor substrate 400 on both sides of the sidewall insulating film 405 except for the first and second gate electrodes 402a and 403a and the lower side of the sidewall insulating film 405. .

상기 고농도 소오스/드레인영역(406a/406b)이 LDD 소오스/드레인영역(404a/404b)보다 얕게 형성되어 있다. 이때 도면에는 도시되지 않았지만 고농도 소오스/드레인영역(406a/406b)이 LDD 소오스/드레인영역(404a/404b)보다 깊게 형성될 수도 있다.The high concentration source / drain regions 406a / 406b are formed shallower than the LDD source / drain regions 404a / 404b. Although not shown in the drawing, the high concentration source / drain regions 406a / 406b may be formed deeper than the LDD source / drain regions 404a / 404b.

다음에 상기 구성을 갖는 본 발명의 제1실시예에 따른 반도체소자의 제조방법에 대하여 설명한다. Next, a method of manufacturing a semiconductor device according to the first embodiment of the present invention having the above configuration will be described.

본 발명의 제1실시예에 따른 반도체소자의 제조방법은 도 4a에 도시한 바와 같이 반도체기판(400)상에 게이트절연막(401)과 제1반도체층(402)을 적층 형성한다. In the method of manufacturing a semiconductor device according to the first embodiment of the present invention, as shown in FIG. 4A, a gate insulating film 401 and a first semiconductor layer 402 are stacked on a semiconductor substrate 400.

이때 게이트절연막(401)은 열산화 공정이나 화학기상 증착 공정으로 형성된 실리콘산화막(SiO2)으로 구성되고, 제1반도체층(402)은 화학기상 증착 공정으로 형성된 도핑이 되지 않은 폴리실리콘층으로 구성된다. In this case, the gate insulating film 401 is composed of a silicon oxide film (SiO 2) formed by a thermal oxidation process or a chemical vapor deposition process, and the first semiconductor layer 402 is composed of an undoped polysilicon layer formed by a chemical vapor deposition process. .

이후에 제1반도체층(402)내에 n+ 이온을 주입한다. Thereafter, n + ions are implanted into the first semiconductor layer 402.

그리고 게이트 마스크를 이용하여 상기 제1반도체층(402)을 식각해서 도 4b에 도시한 바와 같이 반도체기판(400)의 일영역에 제1게이트전극(402a)을 형성한다. The first semiconductor layer 402 is etched using a gate mask to form a first gate electrode 402a in one region of the semiconductor substrate 400 as shown in FIG. 4B.

이후에 제1게이트전극(402a)을 포함한 반도체기판(400) 전면에 제2반도체층(403)을 증착한다. 이때 제2반도체층(403)은 도핑이 되지 않은 폴리실리콘층이다. Thereafter, the second semiconductor layer 403 is deposited on the entire surface of the semiconductor substrate 400 including the first gate electrode 402a. At this time, the second semiconductor layer 403 is a polysilicon layer which is not doped.

다음에 도 4c에 도시한 바와 같이 제1게이트전극(402a)의 상부면이 드러나도록 제2반도체층(403)을 에치백하여 제1게이트전극(402a)의 측면에 제2게이트전극(403a)을 형성한다. 이때 게이트절연막(401)도 기판이 노출되도록 식각한다. Next, as shown in FIG. 4C, the second semiconductor layer 403 is etched back so that the top surface of the first gate electrode 402a is exposed, and the second gate electrode 403a is disposed on the side of the first gate electrode 402a. To form. At this time, the gate insulating film 401 is also etched to expose the substrate.

그리고 제1, 제2게이트전극(402a, 403a)을 이온 주입 마스크로 이용하여 그 양측의 반도체기판(400)내에 저농도의 불순물이온(n-)을 주입한 후 열처리하여 LDD(Lightly Doped Drain) 소오스/드레인영역(404a/404b)을 형성한다. A low concentration of impurity ions (n-) are implanted into the semiconductor substrate 400 on both sides using the first and second gate electrodes 402a and 403a as ion implantation masks, followed by heat treatment. / Drain regions 404a / 404b are formed.

이후에 도 4d에 도시한 바와 같이 제1, 제2게이트전극(402a,403a)을 포함한 반도체기판(400)의 전면에 HLD(High temperature Low pressure Deposition)막 또는 HSD+로 구성된 절연막을 증착한 후, 에치백하여 제2게이트전극(403a) 양측면에 측벽절연막(405)을 형성한다. Thereafter, as shown in FIG. 4D, an HLD (High temperature Low pressure Deposition) film or an HSD + insulating film is deposited on the entire surface of the semiconductor substrate 400 including the first and second gate electrodes 402a and 403a. The sidewall insulating layer 405 is formed on both sides of the second gate electrode 403a by etching back.                     

이후에 도 4e에 도시한 바와 같이 제1, 제2게이트전극(402a,403a) 및 측벽절연막(405) 양측의 반도체기판(400) 내에 고농도의 불순물이온(n+)을 주입한 후 열처리하여 고농도 소오스/드레인영역(406a/406b)을 형성한다. Subsequently, as shown in FIG. 4E, a high concentration of impurity ions (n +) are injected into the semiconductor substrate 400 on both sides of the first and second gate electrodes 402a and 403a and the sidewall insulating layer 405, followed by heat treatment. / Drain regions 406a / 406b are formed.

상기에서 고농도 소오스/드레인영역(406a/406b)은 LDD 소오스/드레인영역(404a/404b)보다 얕은 깊이로 형성할 수도 있고, 깊게 형성할 수도 있다. The high concentration source / drain regions 406a / 406b may be formed to have a shallower depth or deeper than the LDD source / drain regions 404a / 404b.

상기와 같이 도핑이 된 폴리실리콘층 양측면에 도핑이 되지 않은 폴리실리콘층을 직렬로 형성하여 게이트전극을 구성하면, 제1, 제2게이트전극(402a,403a)에 동일 전압이 인가될 때 도핑이 되어 있지 않은 제2게이트전극(403a)의 저항이 제1게이트전극(402a)보다 상대적으로 크게된다. When the undoped polysilicon layer is formed on both sides of the doped polysilicon layer in series to form a gate electrode, when the same voltage is applied to the first and second gate electrodes 402a and 403a, doping is performed. The resistance of the second gate electrode 403a, which is not, becomes relatively larger than the first gate electrode 402a.

이에 의해서, 도핑이 되어 있는 제1게이트전극(402a)과 비교할 때 제2게이트전극(403a)은 제1게이트전극(402a)보다 좀더 큰 전압이 인가되어야 채널영역이 형성된다. 즉, 제2게이트전극(403a)은 제1게이트전극(402a)보다 높은 문턱전압이 요구된다. As a result, when compared with the doped first gate electrode 402a, the second gate electrode 403a needs to have a voltage greater than that of the first gate electrode 402a to form a channel region. That is, the second gate electrode 403a requires a higher threshold voltage than the first gate electrode 402a.

특히, 숏채널(short channel)에서는 롱채널(long channel)보다 도핑이 않된 제2게이트전극(403a)이 차지하는 영역이 크므로, 롱채널에서 보다 크게 영향을 받게되고 그로 인해 숏채널 효과(short channel effect)를 감소시킬 수 있다. In particular, since the region occupied by the undoped second gate electrode 403a is larger in the short channel than the long channel, it is more affected in the long channel and thus the short channel effect. effect can be reduced.

다음에 본 발명의 제 2 실시예에 따른 반도체소자 및 그의 제조방법에 대하여 설명하기로 한다. Next, a semiconductor device and a manufacturing method thereof according to a second embodiment of the present invention will be described.

도 5는 본 발명의 제2실시예에 따른 반도체소자의 구조 단면도이다. 5 is a cross-sectional view of a structure of a semiconductor device in accordance with a second embodiment of the present invention.                     

본 발명의 제2실시예에 따른 반도체소자는 도 5에 도시한 바와 같이 필드영역과 액티브영역이 정의된 반도체기판(500)의 액티브영역의 일영역에 제1게이트전극(502)이 형성되어 있고, 제1게이트전극(502)의 양측면에 제2게이트전극(503)이 형성되어 있다. In the semiconductor device according to the second exemplary embodiment of the present invention, as shown in FIG. 5, a first gate electrode 502 is formed in one region of an active region of a semiconductor substrate 500 in which a field region and an active region are defined. The second gate electrode 503 is formed on both sides of the first gate electrode 502.

이때 제1게이트전극(502)은 n+ 도핑된 폴리실리콘층으로 구성되어 있고, 제2게이트전극(503)은 소오스영역에 인접한 부분은 n+ 도핑된 폴리실리콘층으로 구성되어 있고, 드레인영역에 인접한 부분은 도핑되지 않은 폴리실리콘층으로 구성되어 있다. In this case, the first gate electrode 502 is composed of an n + doped polysilicon layer, and the second gate electrode 503 is composed of an n + doped polysilicon layer adjacent to the source region and is adjacent to the drain region. Is composed of an undoped polysilicon layer.

상기에서 제2게이트전극(503)은 제1게이트전극(502) 및 소오스영역에 인접한 폴리실리콘층 보다 낮은 도핑 농도를 갖는 폴리실리콘층으로 구성될 수도 있다. The second gate electrode 503 may be formed of a polysilicon layer having a lower doping concentration than the polysilicon layer adjacent to the first gate electrode 502 and the source region.

그리고 제2게이트전극(503)의 양측에 측벽절연막(505)이 형성되어 있다. The sidewall insulating film 505 is formed on both sides of the second gate electrode 503.

또한, 제1, 제2게이트전극(502,503)의 하부에는 게이트절연막(501)이 형성되어 있다. In addition, a gate insulating film 501 is formed under the first and second gate electrodes 502 and 503.

또한 제1게이트전극(502) 하부를 제외한, 제2게이트전극(503) 양측의 반도체기판(500)내에 LDD(Lightly Doped Drain) 소오스/드레인영역(504a/504b)이 형성되어 있다. Lightly doped drain (LDD) source / drain regions 504a / 504b are formed in the semiconductor substrate 500 on both sides of the second gate electrode 503 except for the lower portion of the first gate electrode 502.

그리고 제1, 제2게이트전극(502, 503)과 측벽절연막(505) 하부를 제외한, 측벽절연막(505) 양측의 반도체기판(500)내에 고농도 소오스/드레인영역(506a/506b)이 형성되어 있다. High concentration source / drain regions 506a and 506b are formed in the semiconductor substrate 500 on both sides of the sidewall insulating film 505 except for the first and second gate electrodes 502 and 503 and the lower side of the sidewall insulating film 505. .

상기 고농도 소오스/드레인영역(506a/506b)이 LDD 소오스/드레인영역(504a/504b)보다 얕게 형성되어 있다. 이때 도면에는 도시되지 않았지만 고농도 소오스/드레인영역(506a/506b)이 LDD 소오스/드레인영역(504a/504b)보다 깊게 형성될 수도 있다.The high concentration source / drain regions 506a / 506b are formed shallower than the LDD source / drain regions 504a / 504b. Although not shown in the drawing, the high concentration source / drain regions 506a / 506b may be formed deeper than the LDD source / drain regions 504a / 504b.

이후에 본 발명의 제 2 실시예에 따른 반도체소자의 제조방법은 도면에는 도시되지 않았지만, 제2게이트전극(503) 중 소오스영역에 인접한 제2게이트전극(503)에만 n+ 불순물이온을 주입하는 공정을 추가하는 것을 제외하고는 제1실시예에 따른 반도체소자의 제조방법과 동일하게 진행된다. Subsequently, a method of manufacturing a semiconductor device according to the second embodiment of the present invention is not shown in the drawing, but the step of implanting n + impurity ions only to the second gate electrode 503 adjacent to the source region of the second gate electrode 503 The same process as in the method of manufacturing the semiconductor device according to the first embodiment is performed except that

즉, 제1실시예에 따른 반도체소자의 제조방법에서 제2게이트전극(503)을 형성 한 후, 마스크를 이용하여 드레인영역에 인접한 제2게이트전극(503)만 가리고 소오스영역에 인접한 제2게이트전극(503)에만 이온 주입을 하여 도핑시키는 공정을 추가한다. That is, after the second gate electrode 503 is formed in the method of manufacturing a semiconductor device according to the first embodiment, the second gate adjacent to the source region is covered by only the second gate electrode 503 adjacent to the drain region using a mask. An ion implantation step is added to only the electrode 503.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
The present invention described above is not limited to the above-described embodiment and the accompanying drawings, and it is common in the art that various substitutions, modifications, and changes can be made without departing from the technical spirit of the present invention. It will be evident to those who have knowledge of.

전술한 본 발명의 반도체소자 및 그의 제조방법은 다음과 같은 효과가 있다. The above-described semiconductor device of the present invention and its manufacturing method have the following effects.

첫째, 도핑된 폴리실리콘층 양측면에 도핑되지 않은 폴리실리콘층을 형성하여 게이트전극을 구성하므로써, 폴리의 저항 차이를 유발시켜서 문턱전압을 상승시 킬 수 있으므로 숏채널 효과를 감소시킬 수 있다. First, by forming a gate electrode by forming an undoped polysilicon layer on both sides of the doped polysilicon layer, the threshold voltage can be raised by causing a difference in resistance of poly, thereby reducing the short channel effect.

둘째, 드레인영역에 인접한 부분의 제2게이트전극만 도핑되지 않게 하므로써 전기적인 전압 특성이 중앙부 보다 낮게 되어 핫 캐리어(hot carrier) 특성을 양호하게 할 수 있으며, 상대적으로 소오스 영역의 저항도 감소시킬 수 있다. Second, since only the second gate electrode of the portion adjacent to the drain region is not doped, the electrical voltage characteristic is lower than that of the center portion, thereby making it possible to improve hot carrier characteristics and to relatively reduce the resistance of the source region. have.

셋째, 제1게이트전극 양측면에 제2게이트전극을 형성하여 폴리실리콘층 식각시 발생할 수 있는 낫싱(notching) 문제(폴리 게이트 아래 부분의 게이트절연막과 만나는 부분이 잘록하게 들어가는 문제)를 해결할 수 있다.
Third, the second gate electrode may be formed on both sides of the first gate electrode to solve a notching problem (a problem in which a portion of the gate insulating layer that meets the gate insulating layer under the poly gate) may be solved.

Claims (8)

삭제delete 삭제delete 삭제delete 삭제delete 기판상에 게이트절연막을 형성하는 단계;Forming a gate insulating film on the substrate; 상기 게이트절연막 상에 불순물이 도핑된 제1게이트전극을 형성하는 단계;Forming a first gate electrode doped with an impurity on the gate insulating film; 상기 제1게이트전극 양측면에 상기 제1게이트전극보다 낮은 불순물 도핑 농도를 갖는 제2게이트전극을 형성하는 단계;Forming second gate electrodes on both sides of the first gate electrode having a lower impurity doping concentration than the first gate electrode; 상기 제2게이트전극 양측의 상기 기판에 LDD 소오스/드레인영역을 형성하는 단계;Forming an LDD source / drain region on the substrate on both sides of the second gate electrode; 상기 제2게이트전극 양측면에 측벽절연막을 형성하는 단계; 및Forming a sidewall insulating layer on both sides of the second gate electrode; And 상기 측벽절연막 양측의 상기 기판에 상기 LDD 소오스/드레인영역보다 불순물 도핑 농도가 높은 고농도 소오스/드레인영역을 형성하는 단계;를 포함하며,Forming a high concentration source / drain region having a higher impurity doping concentration than the LDD source / drain region in the substrate on both sides of the sidewall insulating layer; 상기 제 2 게이트전극을 형성하는 단계는, Forming the second gate electrode, 상기 LDD 드레인영역에 근접한 제 2 게이트전극은 마스크를 이용하여 가리고, 상기 LDD 소오스영역에 근접한 제 2 게이트전극에만 이온을 주입하는 단계;를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.And shielding the second gate electrode adjacent to the LDD drain region by using a mask and implanting ions only into the second gate electrode adjacent to the LDD source region. 제5항에 있어서,The method of claim 5, 상기 제1게이트전극은 불순물이 도핑된 폴리실리콘층으로 형성하고, 상기 제2게이트전극을 불순물이 도핑되지 않은 폴리실리콘층으로 형성하는 반도체소자의 제조방법. And the first gate electrode is formed of a polysilicon layer doped with impurities, and the second gate electrode is formed of a polysilicon layer not doped with impurities. 제5항에 있어서, The method of claim 5, 상기 제2게이트전극에서 상기 드레인영역에 인접한 상기 제2게이트전극은 불순물이 도핑 되지 않은 폴리실리콘층으로 형성하고, 상기 소오스영역에 인접한 상기 제2게이트전극은 불순물이 도핑된 폴리실리콘층으로 형성하는 반도체소자의 제조방법. In the second gate electrode, the second gate electrode adjacent to the drain region is formed of a polysilicon layer that is not doped with impurities, and the second gate electrode adjacent to the source region is formed of a polysilicon layer doped with impurities. Method of manufacturing a semiconductor device. 제5항에 있어서, The method of claim 5, 상기 제2게이트전극을 형성하는 단계는, Forming the second gate electrode, 상기 제1게이트전극을 포함한 상기 기판 전면에 불순물이 도핑 되지 않은 폴리실리콘층을 형성하는 단계;Forming a polysilicon layer that is not doped with impurities on the entire surface of the substrate including the first gate electrode; 상기 불순물이 도핑 되지 않은 폴리실리콘층을 에치백하는 단계; 및Etching back the polysilicon layer not doped with the impurity; And 상기 소오스영역에 인접한 상기 불순물이 도핑 되지 않은 폴리실리콘층에만 불순물을 이온주입하는 단계Implanting impurities only into the polysilicon layer that is not doped with the impurities adjacent to the source region 를 포함하는 반도체소자의 제조방법. Method for manufacturing a semiconductor device comprising a.
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