KR19980031851A

KR19980031851A - MOS transistor manufacturing method

Info

Publication number: KR19980031851A
Application number: KR1019960051414A
Authority: KR
Inventors: 김천수
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1996-10-31
Filing date: 1996-10-31
Publication date: 1998-07-25

Abstract

1. 청구 범위에 기재된 발명이 속한 기술 분야1. The technical field to which the invention described in the claims belongs

반도체 소자 제조 방법Semiconductor device manufacturing method

2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention

종래의 저도핑 드레인(LDD) 구조의 MOSFET 에서는 LDD 영역의 깊이 조절이 용하지 않고, 따라서 문턱전압(Threshold Voltage) 제어가 용이하지 않으므로 채널 길이를 효과적으로 줄일 수 없다는 구조적 문제점을 해결하기 위해 문턱전압 제어를 용이하게 하여 채널길이를 줄일 수 있는 모스형 전계 효과 트랜지스터 제조 방법을 제공하고자 함.Conventional low doped drain (LDD) MOSFETs do not use the depth control of the LDD region, and therefore, threshold voltage control is not easy, so threshold voltage control is required to solve the structural problem that the channel length cannot be effectively reduced. To provide a MOS-type field effect transistor manufacturing method that can reduce the channel length by facilitating easy.

3. 발명의 해결방법의 요지3. Summary of Solution to Invention

주 게이트 전극 측면에 보조 게이트 전극을 형성하고 상기 보조 게이트 하부에 반전층을 형성하여, 저도핑 드레인 영역의 기능을 수행하도록 하므로써, 문턱 전압의 제어를 용이하게 하고 소자의 집적도를 높이고자 함.An auxiliary gate electrode is formed on the side of the main gate electrode and an inversion layer is formed below the auxiliary gate to perform the function of the low doping drain region, thereby facilitating control of the threshold voltage and increasing the device integration.

4. 발명의 중요한 용도4. Important uses of the invention

반도체 소자, 특히 MOSFET 제조에 이용됨.Used in the manufacture of semiconductor devices, especially MOSFETs.

Description

MOS transistor manufacturing method

본 발명은 일반적으로 반도체 소자 제조 방법에 관한 것으로써, 특히 문턱전압(Threshold Voltage) 제어가 용이한 모스형 전계 효과 트랜지스터(MOSFET) 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention generally relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a MOS-type field effect transistor (MOSFET) that enables easy control of a threshold voltage.

현재, 반도체 소자는 날로 고집적화되고 있는 실정에 있으며, 따라서 MOSFET의 채널의 길이도 점점 짧아져 가고 있는 추세에 있다. 그런데, 일반적으로, 널리 채택되고 있는 저도핑 드레인(LDD: Lightly Doped Drain) 구조의 MOSFET에 있어서는, 제 1 도에 도시된 바와 같이, LDD 영역의 깊이 조절이 용이하지 않기 때문에, 이 LDD 영역을 얕게 형성하는 데에는 구조적 한계가 있으며, 따라서 LDD 영역이 소정의 깊이 이상으로 깊게 형성되는 경우에는 단채널 효과(Short Channel Effect)를 억제하기가 어려워 채널의 길이를 줄이는데 한계가 있다는 문제점이 있었다.At present, semiconductor devices are becoming increasingly integrated, and thus the channel length of MOSFETs is becoming shorter. By the way, in the MOSFET of the widely adopted lightly doped drain (LDD) structure, as shown in FIG. 1, since it is not easy to adjust the depth of an LDD region, this LDD region is made shallow. There is a structural limitation in forming, and therefore, when the LDD region is formed deeper than a predetermined depth, there is a problem in that it is difficult to suppress the short channel effect and thus there is a limitation in reducing the length of the channel.

따라서, 전술한 바와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 주 게이트 전극 측면에 보조 게이트 전극을 형성하고 상기 보조 게이트 하부에 반전층을 형성하므로써, 문턱 전압의 제어가 용이하고 집적도 높은 모스 트랜지스터를 제조하는 방법을 제공하는 것을 목적으로 한다.Accordingly, the present invention devised to solve the above-described problems, by forming the auxiliary gate electrode on the side of the main gate electrode and the inversion layer below the auxiliary gate, it is easy to control the threshold voltage and high integration MOS transistor It is an object to provide a method for producing a.

도 1 은 종래 기술에 따라 제조된 LDD 구조의 모스 트랜지스터의 공정 단면도.1 is a process sectional view of a MOS transistor of an LDD structure manufactured according to the prior art.

도 2A 내지 2C 는 본 발명의 한 실시예에 따라 제조된 모스 트랜지스터의 공정 단면도.2A-2C are cross-sectional views of a MOS transistor fabricated in accordance with one embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

1 : 반도체 기판 2 : 필드 산화막1: semiconductor substrate 2: field oxide film

3 : 게이트 산화막 4 : 주 게이트 전극3: gate oxide film 4: main gate electrode

5 : 저온 산화막 6 : 보조 게이트 전극5: low temperature oxide film 6: auxiliary gate electrode

7 : 소스/드레인 영역 8 : 반전층7 source / drain region 8 inversion layer

본 발명의 한 실시예에 따른 모스 트랜지스터 제조 방법은, 소자 분리막이 형성된 반도체 기판 상에 제1 절연막과 제1 게이트 전극용 폴리실리콘을 차례로 증착하는 단계; 포토리쏘그래피 공정을 실시하여 게이트 절연막 및 게이트 전극을 정의하는 단계; 전체 구조 상부에 제2 절연막을 증착하는 단계; 상기 제2 절연막상에 제2 게이트 전극용 폴리실리콘을 증착하는 단계; 블랭킷 식각을 실시하여, 상기 제1 게이트 전극 측벽에 스페이서 형태로 제2 게이트 전극을 형성하는 단계; 및 소스/드레인 영역을 형성하기 위한 이온주입을 실시하는 단계를 포함하는 것을 특징으로 한다.According to an embodiment of the present disclosure, a method of manufacturing a MOS transistor may include: sequentially depositing a first insulating film and polysilicon for a first gate electrode on a semiconductor substrate on which an isolation layer is formed; Performing a photolithography process to define a gate insulating film and a gate electrode; Depositing a second insulating film over the entire structure; Depositing polysilicon for a second gate electrode on the second insulating film; Performing a blanket etching to form a second gate electrode in a spacer form on sidewalls of the first gate electrode; And performing ion implantation to form source / drain regions.

이하, 본 발명은 첨부도면을 참조하여 일실시예에 대해 보다 상세하게 설명되게 된다. 먼저, 제 2A도에 도시된 바와 같이, 반도체 기판(1) 상에 LOCOS 공정을 이용하여 필드 산화막(2)을 형성한 다음, 게이트 산화막을 약 50Å 정도 성장시키고 그 위에 주 게이트 전극용 폴리실리콘을 증착한다. 다음에, 예를 들어 엑시머 레이저 노광기를 이용한 포토리쏘그래피(Photolithography) 공정을 실시하여 게이트 산화막(3) 및 게이트 전극(4)을 정의한다. 다음에는 제 2B도에 도시된 바와 같이, 전체 구조 상부에 저온 산화막(Low Temperature Oxide)(5)를 약 200Å 정도 증착하고 그 위에 폴리실리콘을 증착한 다음, 블랭킷 식각을 실시하므로써, 주 게이트 전극 측벽에 스페이서 형태로 보조 게이트 전극(6)을 형성한다. 이때, 저온 산화막(5)은 주 게이트 전극(4)과 보조 게이트 전극(6) 사이의 절연 기능을 수행하게 된다. 다음에, 제 2C도에 도시된 바와 같이, 이온 주입을 실시한 다음, 급속 열처리(Rapid Thermal Anneal)를 실시하여 소스/드레인 영역(7)을 형성한다. 이와 같이 제조된 모스 트랜지스터에 있어서는, 보조 게이트 전극(6)에 도핑된 n+ 이온으로 인해 그 하부에는 -전하들로 대전된 반전층(8)이 얕게 형성되게 되고, 이 반전층(8)이 LDD 영역의 역할을 수행하게 된다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings. First, as shown in FIG. 2A, the field oxide film 2 is formed on the semiconductor substrate 1 using the LOCOS process, and then the gate oxide film is grown by about 50 microseconds, and the polysilicon for the main gate electrode is formed thereon. Deposit. Next, for example, a photolithography process using an excimer laser exposure machine is performed to define the gate oxide film 3 and the gate electrode 4. Next, as shown in FIG. 2B, a low temperature oxide film 5 is deposited on the entire structure by about 200 kPa, polysilicon is deposited thereon, and a blanket etching is performed to form a sidewall of the main gate electrode. The auxiliary gate electrode 6 is formed in the form of a spacer. At this time, the low temperature oxide film 5 performs an insulating function between the main gate electrode 4 and the auxiliary gate electrode 6. Next, as shown in FIG. 2C, ion implantation is performed, followed by rapid thermal annealing to form the source / drain region 7. In the MOS transistor fabricated as described above, due to n + ions doped in the auxiliary gate electrode 6, the inversion layer 8 charged with negative charges is shallowly formed, and the inversion layer 8 is LDD. It will act as a realm.

전술한 바와 같은 공정을 이용하여 모스 트랜지스터에 있어서는, 보조 게이트 전극 하부에 얕게 형성된 반전층에 의해 단채널로 인한 영향을 효과적으로 억제할 수 있고, 따라서 채널의 길이가 줄어들 수 있으므로 소자의 전체적인 집적도를 향상시킬 수 있는 효과가 있다.In the MOS transistor using the above-described process, the effect due to the short channel can be effectively suppressed by the inversion layer shallowly formed under the auxiliary gate electrode, so that the channel length can be reduced, thereby improving the overall integration of the device. It can be effected.

Claims

Sequentially depositing a first insulating film and polysilicon for a first gate electrode on the semiconductor substrate on which the device isolation layer is formed;

Performing a photolithography process to define a gate insulating film and a gate electrode;

Depositing a second insulating film over the entire structure;

Depositing polysilicon for a second gate electrode on the second insulating film;

Performing a blanket etching to form a second gate electrode in a spacer form on sidewalls of the first gate electrode; And

A method of fabricating a MOS transistor, comprising performing ion implantation to form a source / drain region.

The method of claim 1,

After the ion implantation step, further comprising the step of performing a heat treatment for ion diffusion.

The method according to claim 1 or 2,

And the second insulating film is a low temperature oxide film having a thickness of about 200 kHz.