KR930010676B1 - Manufacturing method of n-channel mosfet - Google Patents

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Abstract

The NMOS is manufactured by forming a gate oxide film (2) and an amorphous polysilicon film (4') on 1st conductive type semiconductor substrate (1), selectively etching the amorphous film (4') to form a gate (4'a), implanting 1st conductive type impurity on all area to form ion implanting film (7) of different thicknesses at the lower gate part and the rest for controlling threshold voltage and preventing punch through, forming a sidewall spacer (5) at the gate side face, implanting 2nd conductive type impurity to form high concn. 2nd conductive type source and drain (6).

Description

앤모오스 제조방법Anmoose manufacturing method

제1a-f도는 종래의 엔모오스 제조공정도.1a-f is a conventional enmos manufacturing process chart.

제2a-e도는 본 발명에 따른 엔모오스 제조공정도.Figure 2a-e is a process diagram for producing enmoose according to the present invention.

제3도는 본 발명에 다른 실시예시도.3 is another embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 실리콘기판 2 : 게이트 옥사이드1: silicon substrate 2: gate oxide

4' : 비정질 폴리실리콘 4'a : 게이트4 ': amorphous polysilicon 4'a: gate

5 : 사이드윌 6 : 소오스 및 드레인 영역5: sidewill 6: source and drain regions

7 : 이온 주입층7: ion implantation layer

본 발명은 엔모오스 제조방법에 관한 것으로, 특히 VTN이온주입을 게이트 형성후 보론(Boron)으로 깊게 주입하여 채널(Channel) 쪽은 표면에 도핑되고 소오스 드레인 영역은 깊게 도우핑되게 하여 소오스 드레인 펀치 쓰루(Punch through)를 막도록 한 엔모오스 제조방법에 관한 것이다.The present invention relates to a method for manufacturing an enmoose, in particular, V TN ion implantation is deeply implanted into the boron after forming a gate so that the channel side is doped to the surface and the source drain region is deeply doped so that the source drain punch It relates to a method for producing enmoose to prevent punch through.

종래에는 먼저 제1a도에서와 같이 실리콘 기판(1)위에 첫번째 게이트 옥사이드 (2)를 형성한 후 제1b도에서와 같이 BF2로 문턱전압 조절을 위한 Vtn 이온주입을 행하고 그 다음 제1c도에서와 같이 첫번째 게이트 옥사이드(2)를 제거한 후 두번째 게이트 옥사이드(3) 및 게이트용 폴리실리콘(4)을 증착시킨다.Conventionally, first, the first gate oxide 2 is formed on the silicon substrate 1 as shown in FIG. 1a, and then Vtn ion implantation for adjusting the threshold voltage is performed with BF 2 as shown in FIG. 1b, and then in FIG. 1c. After removing the first gate oxide (2) as described above, the second gate oxide (3) and the polysilicon (4) for the gate is deposited.

그 다음 제1d도에서와 같이 폴리실리콘(4)을 선택적으로 에치하여 게이트(4a)를 형성한 후 제1e도에서와 같이 사이드윌(5)을 형성하고 고농도 n형 소오스 드레인 이온을 주입한 다음 제1f에서와 같이 어닐링(annealing)공정을 수행하여 고농도 n형 소오스 및 드레인(6)을 형성한다.Next, as shown in FIG. 1d, the polysilicon 4 is selectively etched to form the gate 4a, and then, as shown in FIG. 1e, the sidewill 5 is formed and the high concentration n-type source drain ions are implanted. The annealing process is performed as in 1f to form the high concentration n-type source and drain 6.

그런데 상기와 같은 종래 기술에서는 게이트를 형성하기 전에 VTN이온 주입을 전면(소오스ㅡ 및 드레인 영역도포함)에 얇게 형성하기 때문에 나중에 게이트 형성후 소오스 및 드레인 이온주입시 n형 불순물로 이온 주입하므로 소오스 및 드레인 영역에서 n형 불순물과 P형인 BF2이온이 서로 보상되므로 소오스 및 드레인 영역의 불순물 농도를 조절하기 어렵고, 반조체 소자의 초고집적화에 따른 채널길이 축소로 인한 소오스와 드레인간의 펀치쓰루(Punchthrough) 현상을 막을 수 있는 대책이 없었다.However, in the prior art as described above, since the V TN ion implantation is thinly formed on the entire surface (including the source and drain regions) before the gate is formed, the ion is implanted with n-type impurities during the source and drain ion implantation after the gate formation later. In the drain region, since n-type impurities and P-type BF 2 ions are compensated for each other, it is difficult to control the impurity concentration of the source and drain regions, and punchthrough between the source and the drain due to the reduction of the channel length due to the ultra-high integration of the semi-structured device There was no measure to prevent the phenomenon.

본 발명은 상술한 단점을 해결하기 위해 안출된 것으로, 문전전압 조절을 위한 이온주입을 게이트 전극을 형성한 후에 채널표면과 소오스/드레인 영역을 감싸도록 보론을 이용하여 행함으로써 문턱전압을 조절함과 동시에 펀츠쓰루를 방지하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned disadvantages, and by adjusting the threshold voltage by performing ion implantation for controlling the gate voltage using boron to cover the channel surface and the source / drain region after forming the gate electrode, At the same time, the purpose is to prevent punctures.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

먼저 제2a도에서와 같이 실리콘(1) 기판위에 게이트 옥사이드(2)와 비정질 (amorphous) 폴리실리콘(4')을 증착하고 폴리실리콘(4')에 불순물을 도핑한 후 제2b도에서와 같이 상기 폴리실리콘(4')을 선택적으로 에치하여 게이츠(4'a)를 형성한다.First, as shown in FIG. 2A, a gate oxide 2 and an amorphous polysilicon 4 'are deposited on the silicon 1 substrate, and the polysilicon 4' is doped with impurities. As shown in FIG. The polysilicon 4 'is selectively etched to form gates 4'a.

그 다음 제2c도에서와 같이 문턱전압조절을 위한 VTN이온을 주입하면 게이트 하부의 채널영역은 그 상부의 게이트(4'a)로 인해 주입되는 이온의 주입길이가 다른 영역, 즉, 소오스 및 드레인 영역에서의 이온 주입 깊이에 비해 게이트의 두께만큼 짧아져 기판표면(Surface)에 불순물 이온이 도우핑되게 되고, 소오스 및 드레인에 해당하는 영역은 상기 채널영역 보다 불순물이온이 깊게 도우핑되게(제2c도에서 '7')된다.Then, as shown in FIG. 2C, when the V TN ions are implanted for the threshold voltage control, the channel region under the gate has different implantation lengths of the ions implanted due to the gate 4'a thereon, that is, the source and The thickness of the gate is shorter than the ion implantation depth in the drain region, so that the impurity ions are doped on the surface of the substrate, and the regions corresponding to the source and drain are doped with the impurity ions deeper than the channel region. '7' in 2c).

여기서, 문턱전압 조절용 이온주입은 깊게 하여야 하므로 BF2이온보다는 보론(B) 이온이 적당하다.Here, since the ion implantation for adjusting the threshold voltage should be deep, boron (B) ions are more suitable than BF 2 ions.

그 이유는 이온주입의 깊이는 주입에너지에 비례하고 주입이온의 질량에 반비례하는데 보론이 BF2이온보다 질량이 적기 때문에 깊게 이온주입할 때는 보론(B)이 적당하고 얇은 정선을 얻을 때는 BF2이온이 적당하다.The reason is that the depth of ion implantation is proportional to the energy of implantation and inversely proportional to the mass of implanted ions.Boron (B) is suitable for deep ion implantation and BF 2 ions for deep ion implantation because boron has less mass than BF 2 ions. This is suitable.

다음에 제2d도에서와 같이 상기 제2c도의 결과물 전면에 절연막을 증착하고 이를 에 백하여 사이드윌(5)을 형성한 후 소오스 및 드레인 영역형성을 위한 n형 불순물을 고농도로 이온주입하고 이어서 어닐링 공정을 행하여 고농도 n형 소오스 및 드레인(6) 영역을 형성하게 되면 제2e도에 도시된 바와 같이 문턱전압 조절을 위한 이온주입층 (7)이 채널영역 뿐만 아니라 소오스 드레인(6)을 감싸면서 형성된다.Next, as shown in FIG. 2d, an insulating film is deposited on the entire surface of the resultant of FIG. 2c, and then backside is formed to form sidewalls 5, followed by ion implantation with high concentration of n-type impurities for forming source and drain regions, followed by annealing. When the high concentration n-type source and drain 6 region is formed by performing the process, as shown in FIG. 2E, an ion implantation layer 7 for controlling the threshold voltage is formed while covering the source drain 6 as well as the channel region. do.

물론 소오스 및 드레인 이온주입시 주입에너지를 조절하여 얇은 정선으로 형성된다.Of course, when the source and drain ions are implanted, the implantation energy is controlled to form a thin line.

본 발명의 다른 실시예로서 제3도에서와 같이 상기 사이드윌(5)을 형성하기 전에 게이트(4'a)를 마스크로 n형 불순물을 저농도 이온주입하는 공정을 추가하여 LDD(Lightly Doped)(8)을 형성할 수도 있다.As another embodiment of the present invention, as shown in FIG. 3, a lightly doped (LDD) method may be added by adding a process for low concentration ion implantation of n-type impurities using the gate 4'a as a mask before forming the sidewill 5. 8) may be formed.

따라서 본 발명은 비정질 폴리실리콘으로 게이트를 형성한 다음 문턱전압 조절을 위한 이온주입을 보론(Boron)을 이용하여 선택적으로 깊게 주입하므로 소오스 드레인 영역은 VTN도우즈(dose)가 감싸게 되어 VTN으로 주입된 이온이 소오스와 드레인간의 펀치쓰루를 막아줄 수 있게 된다.Accordingly, the present invention is the formation of the gate of amorphous polysilicon is then so Alternatively deeply implanted by an ion implantation for threshold voltage control using a boron (Boron) source and drain regions is V TN dose (dose) wrapped up as V TN Implanted ions prevent the punchthrough between the source and drain.

즉, 소오스 및 드레인을 감싸는 문턱전압 조절을 위한 보론의 이온주입에 의해 형성된 이온주입층의 보론농도가 기판의 불순물 농도 보다 높기 때문에 소오스 및 드레인영역과 보론이온주입층과의 접합에서 종래보다 디플리션(Depletion) 영역을 줄일 수 있어 펀치쓰루가 개선되게 된다.That is, since the boron concentration of the ion implantation layer formed by the ion implantation of boron for controlling the threshold voltage surrounding the source and drain is higher than the impurity concentration of the substrate, it is more dipped than the conventional junction in the source and drain region and the boron ion implantation layer. Depletion area can be reduced, resulting in improved punchthrough.

또한 채널쪽에는 그 표면에만 보론(Boron)으로 도우핑할 수도 있는 효과가 있다.The channel side also has the effect of doping boron (Boron) only on its surface.

따라서 문턱전압 조절용 이온주입 공정시 문턱전압 조절과 동시에 펀치쓰루를 개선할 수 있으므로 용이한 공정에 의해 전기적 특성이 향상된 고집적 반도체 소자를 제조할 수 있게 된다.Therefore, in the ion implantation process for adjusting the threshold voltage, the punch-through can be improved at the same time as the threshold voltage is adjusted, thereby manufacturing a highly integrated semiconductor device having improved electrical characteristics by an easy process.

Claims (4)

제1도전형 반도체 기판상(1)에 게이트 산화막(2)과 비정질 폴리실리콘층(4')을 형성하고 상기 비정질 폴리실리콘층(4')을 선택적으로 식각하여 기이트(4'a)를 형성하는 공정과, 상기 결과물 전면에 제1도전형의 불순물을 주입하여 상기 게이트 하부 영역과 그 외의 영역에 각기 다른 깊이로 문턱전압조절 및 펀치 쓰루방지용 이온주입층(7)을 형성하는 공정, 상기 게이트 측면에 측벽스페이서(5)를 형성한 후 제2도전형의 불순물을 주입하여 고농도 제2도전형 소오스 및 드레인(6)을 형성하는 공정을 포함하는 것을 특징으로 하는 엔모오스 제조방법.A gate oxide film 2 and an amorphous polysilicon layer 4 'are formed on the first conductive semiconductor substrate 1, and the amorphous polysilicon layer 4' is selectively etched to form the substrate 4'a. And forming an ion implantation layer (7) for controlling threshold voltage and preventing punch through at different depths in the lower region of the gate and the other regions by injecting impurities of the first conductivity type into the entire surface of the resultant; And forming a high concentration second conductive source source and a drain (6) by forming a sidewall spacer (5) on the gate side and injecting impurities of the second conductive type. 제1항에 있어서, 상기 이온주입층(7)이 게이트 하부 영역에는 기판의 표면에 얕게 형성되고 그 외의 영역인 소오스 및 드레인 영역에는 깊게 형성되어 소오스 및 드레인(6)을 감싸는 형태로 형성되는 것을 특징으로 하는 엔모오스 제조방법.The method of claim 1, wherein the ion implantation layer (7) is formed in the lower region of the gate is formed shallower on the surface of the substrate and deeper in the source and drain regions of the other regions to surround the source and drain (6) Enmoose manufacturing method characterized in that. 제1항에 있어서, 상기 게이트를 형성하기 위해 비정질 폴리실리콘(4')에 불순물을 도우핑하는 것을 특징으로 하는 엔모오스 제조방법.A method according to claim 1, wherein an impurity is doped into amorphous polysilicon (4 ') to form the gate. 제1항에 있어서, 상기 이온주입층을 형성하는 공정후 게이트(4'a)를 마스크로 하여 소오스 및 드레인 영역에 제2도전형의 불순물을 주입하여 저농도 불순물영역을 형성하는 공정이 더 포함되는 것을 특징으로 하는 엔모오스 제조방법.The method of claim 1, further comprising a step of forming a low concentration impurity region by implanting a second conductivity type impurity into the source and drain regions using the gate 4'a as a mask after the process of forming the ion implantation layer. Enmoose manufacturing method characterized in that.
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