KR100477542B1 - Method of manufacturing short-channel transistor in semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 238000000034 method Methods 0.000 claims abstract description 53
- 238000005468 ion implantation Methods 0.000 claims abstract description 22
- 239000012535 impurity Substances 0.000 claims abstract description 13
- 125000006850 spacer group Chemical group 0.000 claims abstract description 11
- 238000000151 deposition Methods 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 238000005498 polishing Methods 0.000 claims abstract description 8
- 239000000126 substance Substances 0.000 claims abstract description 8
- 238000000137 annealing Methods 0.000 claims abstract description 7
- 238000005530 etching Methods 0.000 claims abstract description 7
- 238000001039 wet etching Methods 0.000 claims description 6
- 230000003647 oxidation Effects 0.000 abstract description 8
- 238000007254 oxidation reaction Methods 0.000 abstract description 8
- 238000002347 injection Methods 0.000 abstract description 2
- 239000007924 injection Substances 0.000 abstract description 2
- 230000007547 defect Effects 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007943 implant Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
Abstract
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, RSCE에 영향을 주는 문턱 전압 조정용 이온주입을 산화 및 고온의 어닐 공정 이후에 진행함으로써 RSCE를 개선하여 소자의 신뢰성 및 수율을 향상시킬 수 있다. 이를 위한 본 발명의 반도체 소자의 트랜지스터 제조 방법은 필드 산화막이 형성된 반도체 기판 상부에 웰(Well)/필드 스톱 이온주입을 실시하는 단계와, 상기 결과물 상부에 게이트 산화막을 형성한 후 게이트를 형성하는 단계와, 상기 결과물 상부에 포켓(Pocket), LDD(Lightly Doped Drain) 이온주입을 실시하는 단계와, 상기 게이트 양측에 게이트 스페이서를 형성한 후 소오스/드레인을 형성한 다음 불순물의 활성화를 위해 어닐 공정을 진행한 단계와, 상기 결과물 상부에 절연막을 증착한 후 상기 게이트가 노출될 때까지 화학기계적연마(CMP) 공정을 진행하는 단계와, 상기 게이트를 식각한 후 문턱전압(Vt)을 조정하기 위한 이온 주입을 실시하는 단계와, 상기 결과물 상부에 게이트 폴리를 증착한 후 화학기계적연마(CMP) 공정을 실시하여 게이트를 형성한 다음 상기 절연막을 제거하는 단계를 포함하는 것을 특징으로 한다.The present invention relates to a method for fabricating a transistor of a semiconductor device, and to improve the RSCE by improving the threshold voltage adjusting ion implantation affecting the RSCE after the oxidation and high temperature annealing processes, thereby improving the reliability and yield of the device. The transistor manufacturing method of the semiconductor device of the present invention for this purpose is to perform a well / field stop ion implantation on the semiconductor substrate on which the field oxide film is formed, and to form a gate after forming a gate oxide film on the resultant And performing a pocket and lightly doped drain (LDD) ion implantation on the resultant, forming a gate spacer on both sides of the gate, forming a source / drain, and then performing an annealing process to activate impurities. Performing a chemical mechanical polishing (CMP) process until the gate is exposed after depositing an insulating film on the resultant and depositing an insulating film on the resultant, and for adjusting the threshold voltage (Vt) after etching the gate. Performing injection, depositing gate poly on the resultant, and then performing a chemical mechanical polishing (CMP) process to form a gate. And removing the insulating film.
Description
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 특히 RSCE(Reverse Short Channel Effect)를 개선하여 소자의 신뢰성 및 수율을 향상시킨 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a transistor of a semiconductor device, and more particularly, to a method of manufacturing a transistor of a semiconductor device in which the reliability and yield of the device are improved by improving a reverse short channel effect (RSCE).
일반적으로, 반도체 소자의 집적도가 증가하고, 트랜지스터가 쉬링크(Shrink)됨에 따라 쇼트 채널(Short Channel)에서의 펀치-스루(Punch-Through) 현상을 방지하기 위해, 포켓(Pocket)(HALO) 이온주입을 통한 웰(Well)을 형성하여 쇼트 채널 효과(Short Channel Effects: SCE)를 개선시켰다.In general, in order to prevent the punch-through phenomenon in the short channel as the degree of integration of the semiconductor device increases and the transistor shrinks, pocket ions (HALO) ions Wells via injection were formed to improve Short Channel Effects (SCE).
그러나, 포켓(Pocket)(HALO) 이온주입은 쇼트 채널 트랜지스터에서의 채널 도핑의 증가를 초래하게되며, 이로 인하여 롱 채널(Long channel)과의 농도 차이는 더욱더 증가하게 된다. However, pocket (HALO) ion implantation results in an increase in channel doping in the short channel transistor, and thus a difference in concentration with the long channel is further increased.
이는 RSCE를 증가시키는 요인이 되어 롱 채널 대비 쇼트 채널과의 트랜지스터 구조의 차이는 더욱더 커지게 됨으로써 회로 디자인시 많은 제약으로 작용한다.This increases the RSCE, and the difference in transistor structure between the short channel and the long channel becomes larger, which is a significant limitation in circuit design.
그러면, 종래의 게이트 전극 형성방법을 도 1a 내지 도 1d를 참조하여 설명하기로 한다.Then, the conventional gate electrode forming method will be described with reference to FIGS. 1A to 1D.
도 1a에 도시된 공정은, 필드 산화막(1)이 형성된 반도체 기판(2) 상부에 웰(Well) 영역과 필드 스톱(Field stop) 영역을 형성하고 문턱전압(Vt)을 조정하기 위한 이온을 주입(3)한 다음, 상기 결과물 상부에 소정 두께의 게이트 산화막(4)을 형성한 단계이다.In the process illustrated in FIG. 1A, ions are implanted to form a well region and a field stop region on the semiconductor substrate 2 on which the field oxide film 1 is formed and to adjust the threshold voltage Vt. (3), a gate oxide film 4 having a predetermined thickness is formed on the resultant.
도 1b를 참조하면, 상기 게이트 산화막(4) 위에 버퍼 게이트 절연막, 폴리실리콘층 및 하드 마스크층을 순차적으로 적층한다. 이어서, 상기 하드 마스크층을 게이트 전극의 형태로 패터닝한 다음, 이 하드 마스크층의 형태로, 폴리실리콘층 및 버퍼 게이트 절연막을 패터닝하여, 게이트(5)를 형성한다. Referring to FIG. 1B, a buffer gate insulating layer, a polysilicon layer, and a hard mask layer are sequentially stacked on the gate oxide layer 4. Next, the hard mask layer is patterned in the form of a gate electrode, and then, in the form of the hard mask layer, the polysilicon layer and the buffer gate insulating film are patterned to form the gate 5.
그후, 식각 공정시 손상(damage)된 부위를 보상하기 위해 50Å 두께로 산화를 진행한 다음 포켓(Pocket)(HALO) 및 LDD(Lightly Doped Drain) 이온주입(6) 공정을 진행한다.Thereafter, oxidation is performed at a thickness of 50 mm 3 to compensate for the damaged part during the etching process, followed by Pocket (HALO) and LDD (Lightly Doped Drain) ion implantation (6) processes.
도 1c를 참조하면, 공지의 방법에 의하여 상기 게이트(5) 양측에 게이트 스페이서를 증착한 후, 제 1 및 제 2 스페이서(7)(8) 형성을 위해 식각 공정을 진행한다.Referring to FIG. 1C, after the gate spacers are deposited on both sides of the gate 5 by a known method, an etching process is performed to form the first and second spacers 7 and 8.
다음, 상기 제 1 및 제 2 스페이서(7)(8) 외측의 반도체 기판(2)에 불순물을 이온주입 공정을 진행하여 소오스/드레인(9)을 형성한다. Next, the source / drain 9 is formed by performing an ion implantation process on the semiconductor substrate 2 outside the first and second spacers 7 and 8.
도 1d는 종래의 트랜지스터의 채널 길이(Channel Length)에 따른 문턱 전압(Threshold Voltage: Vth) 및 전위(Potential)를 나타낸 그래프이다. 여기서, 'a'는 쇼트(short) 채널을 나타내고, 'b'는 롱(Long) 채널을 나타낸다. FIG. 1D is a graph illustrating threshold voltage (Vth) and potential according to a channel length of a conventional transistor. Here, 'a' represents a short channel and 'b' represents a long channel.
도시된 바와 같이, 쇼트(short) 채널과 롱(Long) 채널 사이에 전위 차(△Vth)가 발생한다. 이러한 전위 차이는 후속 열(Thermal) 공정에서 기인되는 불순물의 재분포 때문에 발생되어진다. As shown, a potential difference DELTA Vth occurs between the short channel and the long channel. This potential difference is due to the redistribution of impurities resulting from subsequent thermal processes.
불순물 재분포란 이미 웰(Well) 이온주입 공정에서 주입된 불순물이 후속 열공정에 의해서 재 분포되는 것으로, 일반적인 메커니즘(Mechanism)은 다음과 같다.Impurity redistribution refers to redistribution of impurities already implanted in a well ion implantation process by a subsequent thermal process. The general mechanism is as follows.
LDD 및 소오스/드레인 이온 주입에 의해 발생하는 디펙트(defect)와 산화 공정시 유기되는 인터스티셜 디펙트(Interstitial defect) 등은 후속 열 공정시, 채널 및 필드 스톱(Field Stop) 영역의 불순물들의 확산 소오스(diffusion source)를 형성하게 된다. 그리고, 이곳으로 확산하여 재 분포된 불순물에 의하여 쇼트 채널에서의 전위는 증가하게 된다. 이로 인해, 롱 채널(b)과 쇼트 채널(a)에서의 트랜지스터 구조 차이는 더욱더 증가하게 된다.Defects caused by LDD and source / drain ion implantation, and interstitial defects induced during the oxidation process, can be traced back to impurities in the channel and field stop regions during subsequent thermal processes. It forms a diffusion source. In addition, the potential in the short channel is increased due to impurities redistributed and diffused here. As a result, the transistor structure difference between the long channel (b) and the short channel (a) is further increased.
그러므로, 트랜지스터의 구조에 따라 문턱 전압과 이에 기인하는 포화 전류(Saturation Current)의 차이가 증가함으로써, 회로의 디자인시 많은 제약을 주는 원인이 되었다.Therefore, the difference between the threshold voltage and the resulting saturation current according to the structure of the transistor increases, causing a lot of constraints in the design of the circuit.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명은 RSCE에 영향을 주는 문턱 전압 조정용 이온주입을 산화 및 고온의 어닐 공정 이후에 진행함으로써 RSCE를 개선하여 소자의 신뢰성 및 수율을 향상시킬 수 있는 반도체 소자의 트랜지스터 제조 방법을 제공하는데 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems, the present invention is to improve the RSCE by improving the RSCE by proceeding after the oxidation and high temperature annealing process for the threshold voltage adjustment affecting the RSCE to improve the reliability and yield of the device It is an object of the present invention to provide a method for manufacturing a transistor of a semiconductor device.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 트랜지스터 제조 방법은,The transistor manufacturing method of the semiconductor device of the present invention for achieving the above object,
필드 산화막이 형성된 반도체 기판 상부에 웰(Well)/필드 스톱 이온주입을 실시하는 단계와,Performing a well / field stop ion implantation on the semiconductor substrate on which the field oxide film is formed;
상기 결과물 상부에 게이트 산화막을 형성한 후 게이트를 형성하는 단계와,Forming a gate after forming a gate oxide layer on the resultant, and
상기 결과물 상부에 포켓(Pocket), LDD(Lightly Doped Drain) 이온주입을 실시하는 단계와,Performing a pocket or lightly doped drain (LDD) ion implantation on the resultant,
상기 게이트 양측에 게이트 스페이서를 형성한 후 소오스/드레인을 형성한 다음 불순물의 활성화를 위해 어닐 공정을 진행한 단계와,Forming gate spacers on both sides of the gate, forming a source / drain, and then performing an annealing process to activate impurities;
상기 결과물 상부에 절연막을 증착한 후 상기 게이트가 노출될 때까지 화학기계적연마(CMP) 공정을 진행하는 단계와,Depositing an insulating film on the resultant and performing a chemical mechanical polishing (CMP) process until the gate is exposed;
상기 게이트를 식각한 후 문턱전압(Vt)을 조정하기 위한 이온 주입을 실시하는 단계와,Performing ion implantation to adjust the threshold voltage (Vt) after etching the gate;
상기 결과물 상부에 게이트 폴리를 증착한 후 화학기계적연마(CMP) 공정을 실시하여 게이트를 형성한 다음 상기 절연막을 제거하는 단계를 포함하는 것을 특징으로 한다.And depositing a gate poly on the resultant to perform a chemical mechanical polishing (CMP) process to form a gate, and then removing the insulating layer.
상기 게이트 제거 공정은 습식 식각 방식으로 진행하는 것을 특징으로 한다.The gate removing process may be performed by a wet etching method.
상기 절연막을 제거하는 공정은 습식 식각 방식으로 진행하는 것을 특징으로 한다.The process of removing the insulating film is characterized in that it proceeds by a wet etching method.
상기 절연막은 LP-CVD 계열의 산화막을 사용하는 것을 특징으로 한다.The insulating film is characterized by using an LP-CVD-based oxide film.
(실시예)(Example)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2d는 본 발명에 의한 게이트 전극 형성방법을 설명하기 위한 단면도이다.2A to 2D are cross-sectional views illustrating a method of forming a gate electrode according to the present invention.
도 2a을 참조하면, 필드 산화막(11)이 형성된 반도체 기판(1) 상부에 웰(Well) 영역과 필드 스톱(Field stop) 영역을 형성한 다음, 상기 결과물 상부에 소정 두께의 게이트 산화막(4)을 형성한다.Referring to FIG. 2A, a well region and a field stop region are formed on the semiconductor substrate 1 on which the field oxide layer 11 is formed, and then the gate oxide layer 4 having a predetermined thickness is formed on the resultant. To form.
다음, 상기 게이트 산화막(4) 위에 버퍼 게이트 절연막, 폴리실리콘층 및 하드 마스크층을 순차적으로 적층한다. 이어서, 상기 하드 마스크층을 게이트 전극의 형태로 패터닝한 다음, 이 하드 마스크층의 형태로, 폴리실리콘층 및 버퍼 게이트 절연막을 패터닝하여, 게이트(5)를 형성한다. Next, a buffer gate insulating film, a polysilicon layer, and a hard mask layer are sequentially stacked on the gate oxide film 4. Next, the hard mask layer is patterned in the form of a gate electrode, and then, in the form of the hard mask layer, the polysilicon layer and the buffer gate insulating film are patterned to form the gate 5.
다음, 식각 공정시 손상(damage)된 부위를 보상하기 위해 50Å 두께로 산화를 진행한 다음 LDD(Lightly Doped Drain) 이온주입 공정을 진행한다.Next, in order to compensate for the damaged part during the etching process, oxidation is performed at a thickness of 50 mm 3 and then LDD (Lightly Doped Drain) ion implantation process is performed.
다음, 공지의 방법에 의하여 상기 게이트(5) 양측에 게이트 스페이서를 증착한 후, 제 1 및 제 2 스페이서(7)(8) 형성을 위해 식각 공정을 진행한다.Next, after the gate spacers are deposited on both sides of the gate 5 by a known method, an etching process is performed to form the first and second spacers 7 and 8.
다음, 상기 제 1 및 제 2 스페이서(7)(8) 외측의 반도체 기판(2)에 불순물을 이온주입 공정을 진행하여 소오스/드레인(9)을 형성한 다음 불순물의 활성화를 위해 어닐(anneal) 공정을 진행한 단계이다.Next, an ion implantation process is performed on the semiconductor substrate 2 outside the first and second spacers 7 and 8 to form a source / drain 9 and then annealed to activate the impurities. It is a step that proceeded the process.
도 2b에 도시된 공정은, 도 2a의 전체 구조물 위에 절연막(10)을 증착한 후 상기 게이트(5)가 노출될 때까지 화학기계적연마(Chemical Mechanical Polishing: CMP) 공정을 진행한 단계이다.The process shown in FIG. 2B is a step of performing a chemical mechanical polishing (CMP) process until the gate 5 is exposed after depositing the insulating film 10 over the entire structure of FIG. 2A.
도 2c에 도시된 공정은, 습식(Wet) 식각 공정으로 상기 게이트(5)를 식각한 후 문턱전압(Vt)을 조정하기 위한 이온 주입을 실시하여 반도체 기판(2) 내부에 문턱전압 조정 이온주입 영역(11)을 형성한 단계이다. In the process illustrated in FIG. 2C, after the gate 5 is etched by a wet etching process, ion implantation for adjusting the threshold voltage Vt is performed to implant the threshold voltage adjustment ion into the semiconductor substrate 2. In this step, the region 11 is formed.
도 2d에 도시된 공정은, 도 2c의 구조물 위에 게이트 폴리를 증착한 후 화학기계적연마(CMP) 공정을 실시하여 게이트(12)를 형성한다. 다음, 습식 식각 공정을 이용하여 절연막(10)을 제거시킨 단계이다.In the process illustrated in FIG. 2D, a gate poly is deposited on the structure of FIG. 2C and then subjected to a chemical mechanical polishing (CMP) process to form the gate 12. Next, the insulating layer 10 is removed by using a wet etching process.
도 2e는 본 발명에 의한 트랜지스터의 채널 길이에 따른 문턱 전압 및 전위를 나타낸 그래프이다.Figure 2e is a graph showing the threshold voltage and potential according to the channel length of the transistor according to the present invention.
도시된 바와 같이, 쇼트(short) 채널과 롱(Long) 채널 사이에 전위 차(△Vth)가 거의 발생되지 않음을 볼 수 있다. As shown, it can be seen that the potential difference DELTA Vth hardly occurs between the short channel and the long channel.
결론적으로, 본 발명은 RSCE에 영향을 주는 문턱 전압 조정용 이온주입을 산화 및 고온의 어닐 공정 이후에 진행함으로써 불순물 재분포를 제거할 수 있으므로 RSCE를 개선하여 소자의 신뢰성 및 수율을 향상시킬 수 있다.In conclusion, the present invention can remove the impurity redistribution by performing the ion implantation for adjusting the threshold voltage affecting the RSCE after the oxidation and high temperature annealing process, thereby improving the RSCE and improving the reliability and yield of the device.
이상에서 자세히 설명된 바와 같이, 본 발명에 의한 반도체 소자의 트랜지스터 제조 방법에 의하면, LDD 및 소오스/드레인 이온 주입에 의해 발생하는 디펙트(defect)와 산화 공정시 유기되는 인터스티셜 디펙트(Interstitial defect) 등은 후속 열 공정시, 채널 및 필드 스톱(Field Stop) 영역의 불순물들의 확산 소오스(diffusion source)를 형성하게 되고, 이곳으로 확산하여 재 분포된 불순물에 의하여 쇼트 채널에서의 전위는 증가하며, 이로 인해 롱 채널과 쇼트 채널에서의 트랜지스터 구조 차이는 더욱더 증가하게 됨에 따라 초래되는 RSCE를 개선하기 위하여, 불순물 재분포의 원인 공정인 산화 및 고온의 어닐 공정 이후에 문턱 전압 조정용 이온주입을 실시하도록 하였다. 그러므로, 트랜지스터의 구조에 따라 문턱 전압과 이에 기인하는 포화 전류(Saturation Current)의 차이가 증가하여 회로의 디자인시 많은 제약을 주는 원인을 개선시켰다.As described in detail above, according to the transistor manufacturing method of the semiconductor device according to the present invention, the defect caused by LDD and source / drain ion implantation and the interstitial defect induced during the oxidation process defects, etc., form a diffusion source of impurities in the channel and field stop regions during subsequent thermal processes, and the potential in the short channel increases due to impurities redistributed and redistributed here. As a result, the transistor structure difference between the long channel and the short channel is further increased, so that the ion implantation for adjusting the threshold voltage may be performed after the oxidation and high temperature annealing processes which cause impurity redistribution. It was. Therefore, according to the structure of the transistor, the difference between the threshold voltage and the resulting saturation current (Saturation Current) is increased to improve the cause of many constraints in the design of the circuit.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다. In addition, this invention can be implemented in various changes within the range which does not deviate from the summary.
도 1a 내지 도 1c는 종래 기술에 따른 트랜지스터의 제조 방법을 설명하기 위한 단면도1A to 1C are cross-sectional views illustrating a method of manufacturing a transistor according to the prior art.
도 1d는 종래의 트랜지스터의 채널 길이에 따른 문턱 전압 및 전위를 나타낸 그래프도 1D is a graph illustrating threshold voltages and potentials according to channel lengths of a conventional transistor.
도 2a 내지 도 2d는 본 발명에 의한 트랜지스터의 제조 방법을 설명하기 위한 단면도2A to 2D are cross-sectional views illustrating a method of manufacturing a transistor according to the present invention.
도 2e는 본 발명에 의한 트랜지스터의 채널 길이에 따른 문턱 전압 및 전위를 나타낸 그래프도Figure 2e is a graph showing the threshold voltage and potential according to the channel length of the transistor according to the present invention
(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)
1 : 필드 산화막 2 : 반도체 기판1 Field Oxide 2 Semiconductor Substrate
4 : 게이트 산화막 5, 12 : 게이트4 gate oxide film 5, 12 gate
6 : 포켓 및 LDD 이온주입 7 : 제 1 스페이서6: pocket and LDD ion implantation 7: first spacer
8 : 제 2 스페이서 9 : 소오스/드레인8: second spacer 9: source / drain
10 : 절연막 11 : 포켓 및 LDD 이온주입 영역10 insulating film 11 pocket and LDD ion implantation region
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0085200A KR100477542B1 (en) | 2001-12-26 | 2001-12-26 | Method of manufacturing short-channel transistor in semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0085200A KR100477542B1 (en) | 2001-12-26 | 2001-12-26 | Method of manufacturing short-channel transistor in semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030054790A KR20030054790A (en) | 2003-07-02 |
| KR100477542B1 true KR100477542B1 (en) | 2005-03-18 |
Family
ID=32213515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0085200A KR100477542B1 (en) | 2001-12-26 | 2001-12-26 | Method of manufacturing short-channel transistor in semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100477542B1 (en) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000077429A (en) * | 1998-08-27 | 2000-03-14 | Nec Corp | Manufacture of semiconductor device |
| KR20010064328A (en) * | 1999-12-29 | 2001-07-09 | 박종섭 | Method for fabricating MOS transistor with ITLDD structure |
| KR100313605B1 (en) * | 1999-10-07 | 2001-11-09 | 김영환 | A semiconductor device and fabricating method thereof |
| KR20030002701A (en) * | 2001-06-29 | 2003-01-09 | 주식회사 하이닉스반도체 | Method of manufacturing a transistor in a semiconductor device |
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2001
- 2001-12-26 KR KR10-2001-0085200A patent/KR100477542B1/en not_active IP Right Cessation
Patent Citations (4)
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