KR100695496B1 - Semiconductor device and method for fabricating the same - Google Patents
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Abstract
본 발명은 비트 라인이 콘택되는 셀 트랜지스터의 일측 기판 표면내에 할로 이온 주입 영역을 형성하여 소자의 동작 특성을 향상시킬 수 있도록한 반도체 소자 및 그의 제조 방법에 관한 것으로, 그 구조는 BLC 노드부와 SNC 노드부를 포함하고 소자격리층에 의해 정의되는 반도체 기판의 활성 영역; 상기 활성영역 상에 형성되는 게이트 전극; 상기 게이트 전극 양측의 활성영역의 표면 내에 형성되는 소오스/드레인 영역; 상기 게이트 전극의 양측면에 형성되는 게이트 사이드월 스페이서; 및 상기 게이트 전극의 하측 에지부 아래의 상기 BLC 노드부에 할로 이온 주입 공정으로 형성되는 펀치 드로우 방지 영역을 포함한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, in which a halo ion implantation region is formed in a surface of one substrate of a cell transistor to which a bit line is contacted, thereby improving the operating characteristics of the device. An active region of the semiconductor substrate including the node portion and defined by the device isolation layer; A gate electrode formed on the active region; Source / drain regions formed on surfaces of active regions on both sides of the gate electrode; Gate sidewall spacers formed on both side surfaces of the gate electrode; And a punch draw prevention region formed by a halo ion implantation process in the BLC node portion below the lower edge portion of the gate electrode.
트랜지스터, 게이트 사이드월 스페이서, 비대칭 Tr, 셀 할로(cell halo), 펀치 드로우.Transistor, Gate Sidewall Spacer, Asymmetric Tr, Cell Halo, Punch Draw.
Description
도 1은 종래 기술의 반도체 메모리 장치의 단면 및 셀 트랜지스터의 구조를 나타낸 단면도.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a cross sectional view showing a cross section of a conventional semiconductor memory device and a structure of a cell transistor.
도 2a와 도 2b는 본 발명에 따른 반도체 소자의 레이 아웃 구성도.2A and 2B are layout diagrams of a semiconductor device according to the present invention;
도 3a내지 도 3g는 본 발명에 따른 반도체 소자의 제조를 위한 공정 단면도.3A to 3G are cross-sectional views of a process for fabricating a semiconductor device in accordance with the present invention.
도 4a와 도 4b는 본 발명에 따른 반도체 소자의 최종 단면 구조 및 그에 따른 불순물 농도 프로파일.
4A and 4B show a final cross-sectional structure and hence impurity concentration profile of a semiconductor device according to the present invention.
*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
31 : 반도체 기판 32 : 소자 격리층31
33 : 게이트 전극 34 : 게이트 사이드월 스페이서33: gate electrode 34: gate sidewall spacer
35 : BLC 노드 오픈 마스크층 36 : 비트라인 콘택 영역35: BLC node open mask layer 36: bit line contact area
37 : 펀치 드로우 방지 영역 38 : 소오스/드레인 영역
37: punch draw prevention area 38: source / drain area
본 발명은 반도체 소자에 관한 것으로, 특히 비트 라인이 콘택되는 셀 트랜지스터의 일측 기판 표면내에 할로 이온 주입 영역을 형성하여 소자의 동작 특성을 향상시킬 수 있도록한 반도체 소자 및 그의 제조 방법에 관한 것이다.BACKGROUND OF THE
일반적으로 반도체 메모리 장치에 사용되는 셀 트랜지스터는 MOS 구조의 소오스(source), 드레인(drain), 게이트(gate)의 단자로 구성되는데 제조 방법이 간편하고 집적회로 구성에 활용도가 높다.In general, a cell transistor used in a semiconductor memory device is composed of a terminal of a source, a drain, and a gate of a MOS structure. The cell transistor has a simple manufacturing method and is widely used for an integrated circuit.
이와 같은 셀 트랜지스터는 게이트 단자에 일정 전압 이상이 인가되면 소오스와 드레인 단자간의 전압에 따라 전류가 흐르되 전류가 흐르는 전도 채널은 실리콘 물질로 되어 있다.In the cell transistor, when a predetermined voltage or more is applied to the gate terminal, a current flows according to the voltage between the source and drain terminals, but the conductive channel through which the current flows is made of a silicon material.
그러나 실리콘 물질내에서의 캐리어의 이동도는 낮은 편이므로 소자의 동작 속도를 증가시키는 데에는 한계가 있다.However, the mobility of carriers in the silicon material is low, so there is a limit to increasing the operating speed of the device.
특히 차세대 디바이스 개발에 따른 디자인 룰 축소 및 미세화에 따른 셀 펀치 드로우(cell punch through) 마진의 감소는 중요한 문제로 대두되고 있다.In particular, the reduction of cell punch through margins due to the reduction and refinement of design rules caused by the development of next-generation devices has emerged as an important issue.
이하에서 첨부된 도면을 참고하여 종래 기술의 반도체 소자에 관하여 설명한다.Hereinafter, a semiconductor device of the related art will be described with reference to the accompanying drawings.
도 1은 종래 기술의 반도체 메모리 장치의 단면 및 셀 트랜지스터의 구조를 나타낸 단면도이다.1 is a cross-sectional view showing a cross section of a conventional semiconductor memory device and a structure of a cell transistor.
종래 기술의 셀 트랜지스터는 도 1에서와 같이, 반도체 기판(10)상의 게이트 산화막(11a)상에 폴리 게이트층(11b),금속 실리사이드층(11c), 게이트 캡 절연층(11d)이 차례로 적층되는 게이트 전극과, 게이트 전극 측면의 제 1,2 게이트 사이드월 스페이서(12a)(12b)와, 게이트 전극 양측 기판 표면내에 형성되는 소오스/드레인 불순물 영역(13)으로 구성된다.In the conventional cell transistor, as shown in FIG. 1, the
여기서, 게이트 전극의 일측 불순물 영역은 비트라인 콘택 영역(BLC)이고, 게이트 전극의 타측 불순물 영역은 스토리지 노드 콘택 영역(SNC)이다.Here, one impurity region of the gate electrode is a bit line contact region BLC, and the other impurity region of the gate electrode is a storage node contact region SNC.
그러나 이와 같은 종래 기술에서는 BLC 노드부 및 SNC 노드부의 게이트 사이드월 스페이서가 동일하게 형성됨에 따라 BLC 노드부와 SNC 노드부에 영향을 주는 NBN 및 LPC 이온 주입이 동일한 조건으로 이루어지는 구조이기 때문에 다음과 같은 문제가 있다.However, in the prior art, since the gate sidewall spacers of the BLC node portion and the SNC node portion are formed in the same manner, the NBN and LPC ion implants affecting the BLC node portion and the SNC node portion are formed under the same conditions. there is a problem.
즉, BLC 노드부와 SNC 노드부의 전계가 동일하게 형성되기 때문에 셀 트랜지스터의 포화 문턱 전압(cell Vtast)의 변동(fluctuation)이 크며, 포화 문턱 전압의 제어가 어렵다.
That is, since the electric fields of the BLC node part and the SNC node part are formed in the same manner, fluctuation of the saturation threshold voltage (cell Vtast) of the cell transistor is large, and it is difficult to control the saturation threshold voltage.
본 발명은 이와 같은 종래 기술의 반도체 소자의 문제를 해결하기 위하여 제안된 것으로, 비트 라인이 콘택되는 셀 트랜지스터의 일측 기판 표면내에 할로 이온 주입 영역을 형성하여 소자의 동작 특성을 향상시킬 수 있도록한 반도체 소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.
The present invention has been proposed to solve such a problem of the semiconductor device of the prior art, a semiconductor that can improve the operating characteristics of the device by forming a halo ion implantation region in the substrate surface of one side of the cell transistor to which the bit line is contacted An object thereof is to provide a device and a method of manufacturing the same.
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자는 BLC 노드부와 SNC 노드부를 포함하고 소자격리층에 의해 정의되는 반도체 기판의 활성 영역; 상기 활성영역 상에 형성되는 게이트 전극; 상기 게이트 전극 양측의 활성영역의 표면 내에 형성되는 소오스/드레인 영역; 상기 게이트 전극의 양측면에 형성되는 게이트 사이드월 스페이서; 및 상기 게이트 전극의 하측 에지부 아래의 상기 BLC 노드부에 할로 이온 주입 공정으로 형성되는 펀치 드로우 방지 영역을 포함하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a semiconductor device including an active region of a semiconductor substrate including a BLC node portion and an SNC node portion and defined by an element isolation layer; A gate electrode formed on the active region; Source / drain regions formed on surfaces of active regions on both sides of the gate electrode; Gate sidewall spacers formed on both side surfaces of the gate electrode; And a punch draw prevention region formed by a halo ion implantation process in the BLC node portion below the lower edge portion of the gate electrode.
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그리고, 본 발명의 반도체 소자의 제조 방법은 반도체 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트전극의 양측면에 게이트 사이드월 스페이서를 형성하는 단계; 상기 반도체 기판 상부에 BLC 노드부가 오픈되는 마스크층을 형성하는 단계; 상기 마스크층에 의해 노출된 상기 BLC 노드부의 게이트 사이드월 스페이서를 제거하는 단계; 상기 BLC 노드부의 게이트전극의 하측 에지부에 할로 이온 주입 공정으로 펀치 드로우 방지 영역을 형성하는 단계; 및 상기 게이트 전극의 측면에 다시 게이트 사이드월 스페이서를 형성하고 소오스/드레인 이온 주입 공정을 진행하는 단계를 포함하는 것을 특징으로 한다.In addition, the method of manufacturing a semiconductor device of the present invention includes forming a gate electrode on a semiconductor substrate; Forming gate sidewall spacers on both sides of the gate electrode; Forming a mask layer on the semiconductor substrate, the mask layer having an open BLC node; Removing gate sidewall spacers of the BLC node portion exposed by the mask layer; Forming a punch draw prevention region by a halo ion implantation on a lower edge portion of the gate electrode of the BLC node; And forming a gate sidewall spacer on the side of the gate electrode and performing a source / drain ion implantation process.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .
도 2a와 도 2b는 본 발명에 따른 반도체 소자의 레이 아웃 구성도이고, 도 3a내지 도 3g는 본 발명에 따른 반도체 소자의 제조를 위한 공정 단면도이다.2A and 2B are layout diagrams of a semiconductor device according to the present invention, and FIGS. 3A to 3G are cross-sectional views illustrating a process of manufacturing a semiconductor device according to the present invention.
본 발명은 셀 트랜지스터의 숏 채널 마진(short channel margin) 및 셀 펀치 드로우(cell punch through) 마진 확보를 위해 BLC 노드부 및 SNC 노드부의 게이트 사이드월 스페이서를 서로 다르게 형성하여 비대칭(Asymmetric) 구조를 갖도록한 것이다.The present invention provides an asymmetric structure by forming gate sidewall spacers of the BLC node portion and the SNC node portion differently to secure a short channel margin and a cell punch through margin of the cell transistor. It is.
소자 격리층에 의해 정의되는 활성 영역(24)을 지나는 게이트 라인(23)과, 게이트 라인(23)의 일측의 활성 영역(24)에 BLC 노드부(22)와 타측의 SNC 노드부(21)가 구성된다.The BLC node portion 22 and the other side
여기서, 도 2b의 (가) 부분이 포토레지스트 마스크층에 의해 해당 부분만 오픈되어 셀 할로 이온 주입이 이루어지는 영역으로, BLC 노드부(22)만 오픈되는 것을 알 수 있다.Here, it can be seen that part (a) of FIG. 2B is a region where only the corresponding part is opened by the photoresist mask layer and cell halo ion implantation is performed, and only the BLC node part 22 is opened.
도 3g를 참조하여 제조공정이 완료된 단면 상에서 보면, 반도체 기판(31)의 소자 격리층(32)에 의해 정의되는 활성 영역상에 형성되는 게이트 전극(33)과, 게이트 전극(33)의 양측 반도체 기판의 표면내에 형성되는 소오스/드레인 영역(38) 및 게이트 전극(33)의 측면에 형성되는 게이트 사이드월 스페이서(34) 그리고 게이트 전극(33)의 일측 즉, BLC 노드부의 게이트 전극(33)의 하측 에지부에 형성되어 펀치 드로우 마진을 확보하기 위한 할로 이온 주입 영역(펀치드로우방지영역)(37)으로 구성된다.3G, the
여기서, BLC 노드부의 게이트 사이드월 스페이서(34)와 SNC 노드부의 사이드월 스페이서는 서로 다른 공정으로 형성되는 것으로 형성 두께가 다르다.
Here, the
이와 같은 구조를 갖는 본 발명에 따른 반도체 소자의 제조 공정은 다음과 같다.The manufacturing process of the semiconductor device according to the present invention having such a structure is as follows.
도 3a내지 도 3g는 도 2b의 A-A'선에 따른 단면 구조를 나타낸 것이다.3A to 3G show a cross-sectional structure along the line AA ′ of FIG. 2B.
먼저, 도 3a에서와 같이, 반도체 기판(31)의 소자 격리 영역에 STI(Shallow Trench Isolation) 공정으로 소자 격리층(32)을 형성한다.First, as shown in FIG. 3A, the
그리고 소자 격리층(32)에 의해 정의된 활성 영역내에 소자의 문턱 전압을 조절하기 위한 채널이온 주입 공정을 진행한다.In addition, a channel ion implantation process is performed to adjust the threshold voltage of the device in the active region defined by the
이어, 활성 영역상에 게이트 산화막(33a), 게이트 폴리 전극층(33b), 금속 실리사이드층(33c), 게이트 캡 절연층(33d)이 적층되는 구조의 게이트 전극(33)을 형성한다. Subsequently, a
그리고 도 3b에서와 같이, 전면에 게이트 사이드월 스페이서 형성용 물질층을 형성하고 에치백하여 게이트 전극(33)의 양측면에 동일한 구조의 게이트 사이드월 스페이서(34)를 형성한다.As shown in FIG. 3B, the material layer for forming gate sidewall spacers is formed on the entire surface and etched back to form
이어, 도 3c에서와 같이, 전면에 마스크 형성용 물질층으로 포토레지스트(PR)를 도포하고 비트라인 콘택 영역(36)만 오픈되도록 BLC 노드 오픈 마스크층(35)을 형성한다.3C, the photoresist PR is applied to the entire surface of the mask forming material layer, and the BLC node
여기서, 상기 BLC 노드 오픈 마스크층(35)을 이용하여 노출되는 게이트 사이드월 스페이서(34)를 제거한다.Here, the
그리고 도 3d에서와 같이, 상기 BLC 노드 오픈 마스크층(35)을 마스크로 하여 셀 할로 이온 주입 공정(cell halo ion implantation)을 진행하여 게이트 전극(33)의 하측 에지부에 펀치 드로우 현상을 방지하기 위한 할로 이온 주입층을 형성한다.As shown in FIG. 3D, the cell halo ion implantation process is performed using the BLC node
여기서, 셀 할로 이온 주입 공정은 게이트 전극(33)의 하측 에지부에 도핑 타겟이 형성되도록 틸트 이온 주입 공정으로 진행한다.Here, the cell halo ion implantation process proceeds to a tilt ion implantation process so that a doping target is formed in the lower edge portion of the
이어, 도 3e에서와 같이, BLC 노드 오픈 마스크층(35)을 제거하고 열처리 공정으로 주입된 할로 이온을 확산(diffusion)시켜 펀치 드로우 방지 영역(37)을 형성한다.Subsequently, as shown in FIG. 3E, the punch
그리고 도 3f에서와 같이, 상기 할로 이온 주입 공정을 위하여 게이트 사이드월 스페이서가 제거된 게이트 전극(33)의 측면에 다시 게이트 사이드월 스페이서를 형성한다.3F, the gate sidewall spacer is formed on the side of the
여기서, 게이트 전극(33) 양측의 게이트 사이드월 스페이서의 두께가 다르게 형성될 수 있다.Here, the thickness of the gate sidewall spacers on both sides of the
이어 도 3g에서와 같이, 비트라인 콘택 영역과 스토리지 노드 콘택 영역에 이온 주입 공정을 진행하여 소오스/드레인 영역(38)을 형성한다.3G, an ion implantation process is performed on the bit line contact region and the storage node contact region to form a source /
이와 같은 본 발명은 BLC 노드부의 게이트 사이드월 스페이서를 제거하여 셀 할로 이온주입을 진행함으로써 비대칭 트랜지스터를 제조하는 것으로 숏 채널 마진 및 셀 펀치 드로우 마진을 증가시킬 수 있다.The present invention can increase the short channel margin and the cell punch draw margin by manufacturing an asymmetric transistor by removing the gate sidewall spacer of the BLC node and proceeding cell halo ion implantation.
또한, SNC 노드부의 이온 주입을 증가시킬 수 있으므로 리프레쉬 특성을 개선할 수 있다.In addition, since the ion implantation of the SNC node portion can be increased, the refresh characteristics can be improved.
도 4a와 도 4b는 본 발명에 따른 반도체 소자의 최종 단면 구조 및 그에 따 른 불순물 농도 프로파일이다.4A and 4B show the final cross-sectional structure of the semiconductor device according to the present invention and the resulting impurity concentration profile.
도 4b에서 보면 채널부의 이온 주입 프로파일이 비대칭적으로 형성되어 할로 이온 주입 영역에서 높은 것을 알 수 있다.4b, it can be seen that the ion implantation profile of the channel portion is formed asymmetrically and is high in the halo ion implantation region.
이는 BLC 노드부에서는 셀 할로 이온 주입에 의해 숏 채널 마진 및 셀 펀치 드로우 마진을 증가시키고 SNC 노드부의 리프레쉬 개선을 위한 이온 주입을 증가시킬 수 있다는 것을 의미한다.This means that the cell channel halo ion implantation increases the short channel margin and the cell punch draw margin in the BLC node portion and increases the ion implantation for improving the refresh of the SNC node portion.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 본 발명은 게이트 사이드월 스페이서를 형성한 후에 BLC 노드부의 사이드월 스페이서를 제거하고 할로 이온 주입을 하는 것에 의해 숏 채널 마진 및 셀 펀치 드로우(cell punch through) 마진을 증가시키고, E-필드 완화를 통한 리프레쉬 특성을 개선하는 효과가 있다.
The present invention described above increases short channel margins and cell punch through margins by removing sidewall spacers of the BLC node portion and performing halo ion implantation after forming the gate sidewall spacers, and relaxing the E-field. There is an effect to improve the refresh characteristics through.
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