KR100552848B1 - Method for fabricating the MOSFET using selective silicidation - Google Patents

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Abstract

본 발명의 모스 전계효과 트랜지스터의 제조 방법은, 반도체 기판의 채널 형성 영역 위에 게이트 절연막 패턴을 개재하여 게이트 도전막 패턴을 형성한다. 이어서, 제1 이온 주입 공정으로 반도체 기판의 상부 일정 영역에 얕은 불순물 영역을 형성하고, 게이트 도전막 패턴의 측벽에 게이트 스페이서막을 형성한 후, 제2 이온 주입 공정으로 얕은 불순물 영역을 관통하는 깊은 불순물 영역을 형성하여 얕은 불순물 영역 및 깊은 불순물 영역으로 이루어지는 소스/드레인 영역을 형성한다. 계속하여, 소스/드레인 영역의 일부 표면을 노출시키는 컨택 홀을 갖는 절연막을 형성하고, 컨택 홀내에 장벽 금속층을 형성하고 어닐 공정을 수행하여 장벽 금속층과 소스/드레인 영역의 접촉 부분에 금속 실리사이드막을 형성하며, 금속 실리사이드막에 컨택되도록 컨택 홀 내부를 금속 컨택 플러그로 채우고, 금속 컨택 플러그 위에 금속 전극막을 형성한다.In the manufacturing method of the MOS field effect transistor of this invention, a gate conductive film pattern is formed on the channel formation area of a semiconductor substrate through a gate insulating film pattern. Subsequently, a shallow impurity region is formed in the upper predetermined region of the semiconductor substrate by the first ion implantation process, a gate spacer layer is formed on the sidewall of the gate conductive film pattern, and then deep impurity penetrates the shallow impurity region in the second ion implantation process. The regions are formed to form source / drain regions consisting of shallow impurity regions and deep impurity regions. Subsequently, an insulating film having a contact hole exposing a part surface of the source / drain region is formed, a barrier metal layer is formed in the contact hole, and an annealing process is performed to form a metal silicide film at the contact portion between the barrier metal layer and the source / drain region. The inside of the contact hole is filled with a metal contact plug to contact the metal silicide film, and a metal electrode film is formed on the metal contact plug.

모스 전계효과 트랜지스터, 접촉 저항, 선택적 실리사이드 공정Morse Field Effect Transistor, Contact Resistance, Selective Silicide Process

Description

선택적 실리사이드 공정을 이용한 모스 전계효과 트랜지스터의 제조 방법{Method for fabricating the MOSFET using selective silicidation}Method for fabricating the MOSFET using selective silicidation

도 1 내지 도 4는 본 발명에 따른 모스 전계효과트랜지스터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.1 to 4 are cross-sectional views illustrating a method of manufacturing a MOS field effect transistor according to the present invention.

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 선택적 실리사이드 공정을 이용한 모스 전계효과 트랜지스터의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a MOS field effect transistor using a selective silicide process.

반도체 소자, 특히 모스 전계효과 트랜지스터에 대한 개발이 진행되어 오면서 반도체 소자의 고속화를 위하여 여러 가지 방안들이 제안되어 왔는데, 그 중 하나는 실리사이드 공정의 적용이다. 실리사이드 공정 중에서 자기 정렬된 실리사이드인 샐리사이드(Salicide) 공정은, 모스 전계효과 트랜지스터의 소스/드레인 및 게이트의 접촉 저항(contact resistance)을 낮추어 소자의 성능을 향상시키는 것으로 잘 알려져 있다. 그러나 응용 분야에 따라서는 샐리사이드 공정이 적용되지 않는 경우도 있는데, 특히 낮은 누설 전류(low leakage)가 요구되는 응용 분야에서는 샐리사이드 공정이 적용되지 않는 경우가 많다. 하지만 이 경우에는 누설 전류 특성이 향상되기 하지만 접촉 저항이 높다는 문제가 있다.As the development of semiconductor devices, in particular, MOS field effect transistors, has been proposed for speeding up the semiconductor device, one of them is the application of the silicide process. The salicide process, which is a self-aligned silicide in the silicide process, is well known to improve the device performance by lowering the contact resistance of the source / drain and gate of the MOS field effect transistor. However, depending on the application, the salicide process may not be applied. In particular, the salicide process may not be applied to an application requiring low leakage current. In this case, however, the leakage current characteristic is improved, but the contact resistance is high.

통상적으로 샐리사이드 공정을 적용하지 않고 모스 전계효과 트랜지스터를 제조하기 위해서는, 먼저 반도체 기판의 채널 형성 영역 위에 게이트 절연막 패턴 및 게이트 도전막 패턴이 순차적으로 적층되는 게이트 스택을 형성하고, 이어서 게이트 도전막 패턴을 덮는 이온 주입 버퍼막을 형성한다. 다음에 첫 번째 이온 주입 공정을 수행하여 반도체 기판의 상부에 얕은 불순물 영역을 형성한다. 다음에 게이트 도전막 패턴 위에 보호 절연막을 형성하고, 그 측벽에는 스페이서막을 형성한다. 다음에 두 번째 이온 주입 공정을 수행하여 얕은 불순물 영역을 관통하는 깊은 불순물 영역을 형성하여 LDD(Lightely Doped Drain) 구조의 소스/드레인을 형성한다.In order to manufacture a MOS field effect transistor without applying a salicide process, a gate stack in which a gate insulating film pattern and a gate conductive film pattern are sequentially stacked is first formed on a channel formation region of a semiconductor substrate, and then a gate conductive film pattern is formed. An ion implantation buffer film is formed to cover the gap. Next, the first ion implantation process is performed to form shallow impurity regions on the semiconductor substrate. Next, a protective insulating film is formed on the gate conductive film pattern, and a spacer film is formed on the sidewall thereof. Next, a second ion implantation process is performed to form a deep impurity region penetrating the shallow impurity region to form a source / drain of a lightly doped drain (LDD) structure.

다음에 전면에 라이너를 형성하고, 라이너 위에 게이트 도전막 패턴까지 모두 덮은 절연막을 형성한다. 다음에 절연막의 일부를 제거하여 소스/드레인의 일부 표면을 노출하는 컨택 홀을 형성한다. 다음에 이 컨택 홀내에 장벽 금속막을 형성하고, 장벽 금속막 위에 금속 전극막을 형성한다.Next, a liner is formed on the entire surface, and an insulating film covering all the gate conductive film patterns is formed on the liner. Next, part of the insulating film is removed to form a contact hole exposing a part of the surface of the source / drain. Next, a barrier metal film is formed in this contact hole, and a metal electrode film is formed on the barrier metal film.

이와 같은 방법은, 앞서 설명한 바와 같이, 누설 전류 특성이 향상될 수는 있지만, 소스/드레인과 장벽 금속막 사이의 접촉 저항이 크다는 문제가 있다.As described above, the leakage current characteristic can be improved, but there is a problem that the contact resistance between the source / drain and the barrier metal film is large.

본 발명이 이루고자 하는 기술적 과제는, 샐리사이드 공정을 적용하지 않는 응용 분야에서도 낮은 접촉 저항을 갖도록 하는 선택적 실리사이드 공정을 이용한 모스 전계효과 트랜지스터를 제조하는 방법을 제공하는 것이다.An object of the present invention is to provide a method for manufacturing a MOS field effect transistor using a selective silicide process to have a low contact resistance even in applications that do not apply the salicide process.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 모스 전계효과 트랜지스터의 제조 방법은, 반도체 기판의 채널 형성 영역 위에 게이트 절연막 패턴을 개재하여 게이트 도전막 패턴을 형성하는 단계; 제1 이온 주입 공정으로 상기 반도체 기판의 상부 일정 영역에 얕은 불순물 영역을 형성하는 단계; 상기 게이트 도전막 패턴의 측벽에 게이트 스페이서막을 형성하는 단계; 제2 이온 주입 공정으로 상기 얕은 불순물 영역을 관통하는 깊은 불순물 영역을 형성하여 상기 얕은 불순물 영역 및 깊은 불순물 영역으로 이루어지는 소스/드레인 영역을 형성하는 단계; 상기 소스/드레인 영역의 일부 표면을 노출시키는 컨택 홀을 갖는 절연막을 형성하는 단계; 상기 컨택 홀내에 장벽 금속층을 형성하고 어닐 공정을 수행하여 상기 장벽 금속층과 상기 소스/드레인 영역의 접촉 부분에 금속 실리사이드막을 형성하는 단계; 상기 금속 실리사이드막에 컨택되도록 상기 컨택 홀 내부를 금속 컨택 플러그로 채우는 단계; 및 상기 금속 컨택 플러그 위에 금속 전극막을 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, a method of manufacturing a MOS field effect transistor according to the present invention, forming a gate conductive film pattern on the channel formation region of the semiconductor substrate via the gate insulating film pattern; Forming a shallow impurity region in an upper region of the semiconductor substrate by a first ion implantation process; Forming a gate spacer layer on sidewalls of the gate conductive layer pattern; Forming a deep impurity region penetrating the shallow impurity region by a second ion implantation process to form a source / drain region including the shallow impurity region and the deep impurity region; Forming an insulating film having a contact hole exposing a portion of the surface of the source / drain region; Forming a barrier metal layer in the contact hole and performing an annealing process to form a metal silicide film at a contact portion between the barrier metal layer and the source / drain region; Filling the inside of the contact hole with a metal contact plug to be in contact with the metal silicide layer; And forming a metal electrode film on the metal contact plug.

본 발명에 있어서, 상기 장벽 금속층을 형성하기 전에 상기 소스/드레인 영역의 노출 표면에 불순물 이온을 주입하는 제3 이온 주입 공정을 수행하는 단계를 더 포함하는 것이 바람직하다.In the present invention, the method may further include performing a third ion implantation process of implanting impurity ions into the exposed surface of the source / drain region before forming the barrier metal layer.

또한 본 발명에 있어서, 상기 금속 컨택 플러그 및 금속 전극막 사이에 확산 방지막을 형성하는 단계를 더 포함하는 것이 바람직하다.In the present invention, it is preferable to further include forming a diffusion barrier between the metal contact plug and the metal electrode film.

이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below.

도 1 내지 도 4는 본 발명에 따른 모스 전계효과 트랜지스터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.1 to 4 are cross-sectional views illustrating a method of manufacturing a MOS field effect transistor according to the present invention.

먼저 도 1을 참조하면, 실리콘 기판과 같은 반도체 기판(110)의 채널 형성 영역(112) 위에 게이트 절연막 패턴(120) 및 게이트 도전막 패턴(130)이 순차적으로 적층되는 게이트 스택을 형성한다. 채널 형성 영역(112)은 일정 조건하에서 반전층이 만들어져서 이 반전층을 통하여 캐리어(carrier)가 이동할 수 있는 경로를 제공하는 영역이다. 게이트 절연막 패턴(120)은 실리콘 산화막으로 형성하고, 게이트 도전막 패턴(130)은 폴리실리콘막으로 형성한다.First, referring to FIG. 1, a gate stack in which a gate insulating layer pattern 120 and a gate conductive layer pattern 130 are sequentially stacked is formed on a channel formation region 112 of a semiconductor substrate 110 such as a silicon substrate. The channel formation region 112 is a region in which an inversion layer is formed under a predetermined condition to provide a path through which a carrier can move through the inversion layer. The gate insulating film pattern 120 is formed of a silicon oxide film, and the gate conductive film pattern 130 is formed of a polysilicon film.

다음에 반도체 기판(110)의 노출 표면 및 게이트 도전막 패턴(130) 위에 이온 주입 버퍼막(142)을 형성한다. 이온 주입 버퍼막(142)은 산화막으로 형성한다. 다음에 도면에서 화살표로 나타낸 바와 같이, 제1 이온 주입 공정으로 불순물 이온을 주입하여 반도체 기판(110)의 채널 영역(112) 양쪽에 얕은 불순물 영역들(114)이 형성되도록 한다. 도면상으로 나타내지는 않았지만, 상기 이온 주입 공정을 위해 이온 주입 마스크막 패턴(미도시)을 사용할 수도 있다.Next, an ion implantation buffer layer 142 is formed on the exposed surface of the semiconductor substrate 110 and the gate conductive layer pattern 130. The ion implantation buffer layer 142 is formed of an oxide film. Next, as indicated by arrows in the drawing, impurity ions are implanted in the first ion implantation process so that shallow impurity regions 114 are formed on both sides of the channel region 112 of the semiconductor substrate 110. Although not shown in the drawings, an ion implantation mask layer pattern (not shown) may be used for the ion implantation process.

다음에 도 2를 참조하면, 이온 주입 버퍼막(도 1의 142)을 제거하고, 보호 절연막(144)을 형성한다. 보호 절연막(144)은 산화막으로 형성하다. 다음에 통상의 스페이서막 형성 공정을 수행하여 게이트 도전막 패턴(130)을 덮는 보호 절연막(144)의 측벽에 게이트 스페이서막(150)을 형성한다. 게이트 스페이서막(150)은 질화막으로 형성할 수 있으나, 반드시 이에 한정되는 것은 아니며, 경우에 따라서 여러개의 막질로 형성할 수도 있다. 게이트 스페이서막(150)을 형성한 후에는, 도면에서 화살표로 나타낸 바와 같이, 제2 이온 주입 공정으로 불순물 이온을 주입하여 반도체 기판(110)의 얕은 불순물 영역들(114)을 관통하는 깊은 불순물 영역들(116)을 형성함으로써, LDD 구조의 소스/드레인 영역(118)을 형성한다.Next, referring to FIG. 2, the ion implantation buffer film 142 of FIG. 1 is removed to form a protective insulating film 144. The protective insulating film 144 is formed of an oxide film. Next, a gate spacer layer 150 is formed on sidewalls of the protective insulating layer 144 covering the gate conductive layer pattern 130 by performing a normal spacer layer forming process. The gate spacer layer 150 may be formed of a nitride film, but is not limited thereto. In some cases, the gate spacer film 150 may be formed of a plurality of films. After the gate spacer layer 150 is formed, a deep impurity region penetrating the shallow impurity regions 114 of the semiconductor substrate 110 by implanting impurity ions by a second ion implantation process, as indicated by the arrows in the figure. By forming the holes 116, the source / drain regions 118 of the LDD structure are formed.

다음에 도 3을 참조하면, 도 2의 구조체 전면에 라이너(liner)(160)를 형성하고, 그 위에 절연막(170)을 형성한다. 다음에 소정의 마스크막 패턴(미도시)을 이용한 식각 공정으로 절연막(170)의 일부를 제거하여 소스/드레인 영역(118)의 일부 표면을 노출시키는 컨택 홀을 형성한다. 다음에 도면에서 화살표로 나타낸 바와 같이, 제3 이온 주입 공정으로 불순물 이온을 주입하여 소스/드레인 영역(118)의 노출 표면 부분에 추가 불순물 영역(180)을 형성한다. 이 추가 불순물 영역(180)은 후속의 실리사이드 공정시 실리사이드 반응이 잘 일어나도록 하기 위하여 만드는 것이다.Next, referring to FIG. 3, a liner 160 is formed on the entire structure of FIG. 2, and an insulating film 170 is formed thereon. Next, a portion of the insulating layer 170 is removed by an etching process using a predetermined mask layer pattern (not shown) to form a contact hole exposing a part of the surface of the source / drain region 118. Next, as indicated by arrows in the figure, impurity ions are implanted in a third ion implantation process to form additional impurity regions 180 on exposed surface portions of the source / drain regions 118. This additional impurity region 180 is made to facilitate the silicide reaction in the subsequent silicide process.

다음에 도 4를 참조하면, 컨택 홀 내부에 장벽 금속층(190)을 형성하고, 어닐(anneal) 공정을 수행하여 장벽 금속층(190)과 추가 불순물 영역(도 3의 180)이 접촉되는 부분에 금속 실리사이드막(200)을 형성한다. 다음에 금속 실리사이드막(200)에 접촉되도록 컨택 홀 내부를 금속 컨택 플러그(210)로 채우고, 통상의 방법으로 확산 방지막(220) 및 금속 전극막(230)을 형성한다.Next, referring to FIG. 4, the barrier metal layer 190 is formed inside the contact hole, and an annealing process is performed to contact the barrier metal layer 190 with the additional impurity region 180 in FIG. 3. The silicide film 200 is formed. Next, the inside of the contact hole is filled with the metal contact plug 210 to be in contact with the metal silicide layer 200, and the diffusion barrier layer 220 and the metal electrode layer 230 are formed in a conventional manner.

이상의 설명에서와 같이, 본 발명에 따른 선택적 실리사이드 공정을 이용한 모스 전계효과 트랜지스터의 제조 방법에 따르면, 컨택 홀 내에 장벽 금속층을 형성하고 이 장벽 금속층과 불순물 영역이 접촉되는 부분에 선택적으로 금속 실리사이드막을 형성함으로써, 샐리사이드 공정을 적용하지 않는 응용 분야에서도 낮은 접촉 저항을 갖는 모스 전계효과트랜지스터를 제조할 수 있다는 이점이 제공된다.As described above, according to the method of manufacturing a MOS field effect transistor using the selective silicide process according to the present invention, a barrier metal layer is formed in a contact hole and a metal silicide film is selectively formed at a portion where the barrier metal layer and an impurity region are in contact with each other. This provides an advantage that a MOS field effect transistor having a low contact resistance can be manufactured even in an application field without applying the salicide process.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the technical spirit of the present invention. Do.

Claims (3)

반도체 기판의 채널 형성 영역 위에 게이트 절연막 패턴을 개재하여 게이트 도전막 패턴을 형성하는 단계;Forming a gate conductive film pattern on the channel formation region of the semiconductor substrate through the gate insulating film pattern; 제1 이온 주입 공정으로 상기 반도체 기판의 상부 일정 영역에 얕은 불순물 영역을 형성하는 단계;Forming a shallow impurity region in an upper region of the semiconductor substrate by a first ion implantation process; 상기 게이트 도전막 패턴의 측벽에 게이트 스페이서막을 형성하는 단계;Forming a gate spacer layer on sidewalls of the gate conductive layer pattern; 제2 이온 주입 공정으로 상기 얕은 불순물 영역을 관통하는 깊은 불순물 영역을 형성하여 상기 얕은 불순물 영역 및 깊은 불순물 영역으로 이루어지는 소스/드레인 영역을 형성하는 단계;Forming a deep impurity region penetrating the shallow impurity region by a second ion implantation process to form a source / drain region including the shallow impurity region and the deep impurity region; 상기 소스/드레인 영역의 일부 표면을 노출시키는 컨택 홀을 갖는 절연막을 형성하는 단계;Forming an insulating film having a contact hole exposing a portion of the surface of the source / drain region; 상기 소스/드레인 영역의 노출 표면에 불순물 이온을 주입하는 제3 이온 주입 공정을 수행하는 단계;Performing a third ion implantation process for implanting impurity ions into an exposed surface of the source / drain region; 상기 컨택 홀내에 장벽 금속층을 형성하고 어닐 공정을 수행하여 상기 장벽 금속층과 상기 소스/드레인 영역의 접촉 부분에 금속 실리사이드막을 형성하는 단계;Forming a barrier metal layer in the contact hole and performing an annealing process to form a metal silicide film at a contact portion between the barrier metal layer and the source / drain region; 상기 금속 실리사이드막에 컨택되도록 상기 컨택 홀 내부를 금속 컨택 플러그로 채우는 단계; 및Filling the inside of the contact hole with a metal contact plug to be in contact with the metal silicide layer; And 상기 금속 컨택 플러그 위에 금속 전극막을 형성하는 단계를 포함하는 모스 전계효과 트랜지스터의 제조 방법.And forming a metal electrode film on the metal contact plug. 삭제delete 제 1항에 있어서,The method of claim 1, 상기 금속 컨택 플러그 및 금속 전극막 사이에 확산 방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 모스 전계효과 트랜지스터의 제조 방법.And forming a diffusion barrier layer between the metal contact plug and the metal electrode film.
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