KR100826981B1 - Semiconductor device and manufacturing method of the same - Google Patents

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KR100826981B1 KR1020060137219A KR20060137219A KR100826981B1 KR 100826981 B1 KR100826981 B1 KR 100826981B1 KR 1020060137219 A KR1020060137219 A KR 1020060137219A KR 20060137219 A KR20060137219 A KR 20060137219A KR 100826981 B1 KR100826981 B1 KR 100826981B1
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Abstract

A semiconductor device and a manufacturing method thereof are provided to improve the refresh property and mobility of a cell transistor by suppressing a neighbor gate effect. A semiconductor device includes a semiconductor substrate(200), a gate(230), a spacer(226), and a junction region(228). The semiconductor substrate includes a gate forming region, a storage node contact forming region, and a bit line contact forming region. A groove is formed on the gate forming region. The gate is formed on the groove. The spacers are formed at both sidewalls of the battery. The junction regions are formed in the storage node contact forming region and the bit line contact forming region at both sides of the gate. The junction region of the bit line contact forming region is deeper than the junction region of the storage node contact forming region.

Description

반도체 소자 및 그의 제조 방법{Semiconductor device and manufacturing method of the same}Semiconductor device and manufacturing method therefor {Semiconductor device and manufacturing method of the same}

도 1은 종래 반도체 소자를 도시한 단면도.1 is a cross-sectional view showing a conventional semiconductor device.

도 2는 본 발명의 실시예에 따른 반도체 소자를 도시한 단면도.2 is a cross-sectional view showing a semiconductor device according to an embodiment of the present invention.

도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정별 단면도. 3A to 3D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

200 : 반도체 기판 202 : 활성영역200 semiconductor substrate 202 active region

204 : 소자분리막 208 : 문턱전압 이온주입 영역204: device isolation layer 208: threshold voltage ion implantation region

210 : 제1접합 212 : 게이트절연막210: first junction 212: gate insulating film

214 : 제1게이트도전막 218 : 할로 이온주입 영역214: first gate conductive film 218: halo ion implantation region

222 : 제2게이트도전막 224 : 하드마스크막222: second gate conductive film 224: hard mask film

226 : 게이트 스페이서 228 : 제2접합226: gate spacer 228: second junction

230 : 게이트230: gate

A : 홈 A: Home

본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 보다 상세하게는, 셀 트랜지스터의 리프레시 특성 및 이동성을 개선할 수 있는 반도체 소자 및 그의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device and a method for manufacturing the same that can improve the refresh characteristics and mobility of a cell transistor.

반도체 메모리 소자의 고집적화가 진행됨에 따라, 종래 평면형 트랜지스터 구조에서는 셀(Cell) 지역의 문턱전압 마진 및 리프레쉬 시간 감소 문제로 상당한 어려움을 겪고 있고, 나노미터(nm)급의 채널 길이를 형성하기 위해서는 소스와 드레인의 디플리션(Depletion) 영역 감소가 필수적이기 때문에 반도체 메모리 소자의 고집적화에 부합하는 문턱전압을 확보하면서 리프레쉬 특성을 확보하기 위한 다양한 연구들이 활발하게 진행되고 있다.As semiconductor memory devices have been highly integrated, the conventional planar transistor structure has suffered from the problem of reducing the threshold voltage margin and refresh time in the cell region, and in order to form a nanometer channel length, Since the reduction of the depletion region of the drain and the drain is essential, various studies are being actively conducted to secure refresh characteristics while securing a threshold voltage corresponding to high integration of semiconductor memory devices.

이에, 리세스 게이트 모스펫 구조가 제안되었다. 상기 리세스 게이트 모스펫은 채널 영역을 U-형태로 리세스(Recess)시켜 유효 채널 길이(Effective Channel Length)를 증가시킨 구조로서 단채널효과(Short Channel Effect)를 줄여주어 소자 특성을 향상시킬 수 있다.Thus, a recess gate MOSFET structure has been proposed. The recess gate MOSFET is a structure in which the effective channel length is increased by recessing the channel region in a U-shape, thereby reducing the short channel effect, thereby improving device characteristics. .

종래 상기 리세스 게이트 모스펫 구조가 제안되기 이전에는 채널 길이의 축소에 따라 보다 얕은 접합을 형성하여 단채널의 드레인 유기 장벽 감소(Drain-Induced Barrie Lowering : 이하 DIBL 이라고 함) 마진을 확보해왔다. Conventionally, before the recess gate MOSFET structure is proposed, a shallower junction is formed as the channel length is reduced to secure a drain-induced barrie lowering (DIBL) margin of a short channel.

물론, 소스와 드레인 하단 영역에 모스펫의 소스와 드레인간의 강한 전기장에 의한 드리프트성의 전류를 차단하는 레이어(Punch Through Stop Layer)를 이온주입으로 형성하는 것이 기본 공정이기는 하나, 나노미터(nm)급의 채널 길이를 형 성하기 위해서는 얕은 접합을 통한 소스와 드레인의 디플리션(Depletion) 영역 감소가 필수적이기 때문에, 리세스 게이트 모스펫 구조와 같은 3차원 형상을 가진 트랜지스터의 사용은 피할 수 없는 현실이다.Of course, although the basic process is to form a layer through the ion implantation in the lower region of the source and drain by blocking the drift current due to the strong electric field between the source and drain of the MOSFET, nanometer (nm) class In order to form the channel length, it is necessary to reduce the depletion region of the source and drain through the shallow junction, so the use of a transistor having a three-dimensional shape such as a recess gate MOSFET structure is inevitable.

한편, 최근 반도체 소자가 고집적화에 의하여 리세스 게이트 모스펫의 유효 채널 길이도 줄어들어 비트라인 콘택 노드 접합의 폭만을 더욱 줄이는 근접 게이트(Neighbor gate) 형태의 리세스 게이트 모스펫 개발되었다. Recently, due to the high integration of semiconductor devices, the effective channel length of the recess gate MOSFET is also reduced, and thus, a recess gate MOSFET in the form of a neighbor gate, which further reduces only the width of the bit line contact node junction, has been developed.

그러나, 상기 근접 게이트(Neighbor gate) 형태의 리세스 게이트 모스펫을 포함하여 반도체 소자의 고집적화가 더욱 가속화될수록 리세스 게이트 모스펫에서는 리세스 게이트를 구성하는 홈의 구조상 문제로 이웃하는 게이트의 전압이 증가할 때 인접 게이트에 의한 전기장(E-Field)을 막지 못해 게이트 간에 전하 커플링(Charge Coupling)으로 인해 셀 트랜지스터의 문턱전압(Vt)이 감소하는 근접 게이트 효과(Neighbor gate effect)가 더욱 크게 나타나고 있다. However, as the integration of semiconductor devices including recess gate MOSFETs in the form of neighbor gates is accelerated, the voltages of neighboring gates may increase due to structural problems of grooves forming the recess gates in the recess gate MOSFETs. In this case, the neighbor gate effect of decreasing the threshold voltage (Vt) of the cell transistor is more significant due to charge coupling between gates because the E-Field is not blocked by adjacent gates.

도 1은 종래 반도체 소자를 도시한 단면도이다.1 is a cross-sectional view showing a conventional semiconductor device.

도시된 바와 같이, 반도체 기판(100)의 활성영역(102)에 리세스된 홈(A)이 형성되어 있고, 양측벽에 게이트 스페이서(126)를 구비한 리세스 게이트(130)가 형성되어 있다. 그리고, 상기 리세스 게이트(130) 양측의 반도체 기판(100) 내에는 비트라인 콘택 형성 영역의 접합 영역(128)이 스토리지 노드 콘택 형성 영역의 접합 영역(110)보다 얕게 형성되어 있다. 또한, 활성영역(102)의 하부에는 문턱전압 이온주입 영역(108)이 형성되어 있고, 비트 라인 콘택 형성 영역의 하부에는 할로 이온주입 영역(118)이 형성되어 있다.As shown, a recess A is formed in the active region 102 of the semiconductor substrate 100, and a recess gate 130 having gate spacers 126 is formed on both side walls thereof. . In the semiconductor substrate 100 at both sides of the recess gate 130, the junction region 128 of the bit line contact formation region is formed to be shallower than the junction region 110 of the storage node contact formation region. A threshold voltage ion implantation region 108 is formed below the active region 102, and a halo ion implantation region 118 is formed below the bit line contact formation region.

여기서, 상기 스토리지 노드 콘택 형성 영역의 접합 영역(110)은 추가적인 이온주입 공정과 열처리 공정으로 비트라인 콘택 형성 영역의 접합 영역(128)보다 깊게 형성된다. The junction region 110 of the storage node contact forming region is formed deeper than the junction region 128 of the bit line contact forming region by an additional ion implantation process and a heat treatment process.

그러나, 상기 전술한 바와 같이, 비트라인 콘택 형성 영역의 접합 영역이 리세스 게이트 홈의 깊이보다 얕게 형성되면 인접 게이트(Neighbor gate)에 의한 전기장(E-Field)을 막지 못해 셀 트랜지스터의 문턱전압(Vt) 강하가 발생한다. 이러한 인접 게이트 효과에 의한 문턱전압 강하를 보상해주기 위해서는 셀 문턱전압 도즈(Dose)를 상향시키게 되는데, 이로 인해, 스토리지 노드 콘택 접합의 전기장의 증가로 인한 리프레시 특성의 열화 및 셀 트랜지스터의 이동성이 감소된다. However, as described above, when the junction region of the bit line contact forming region is formed to be shallower than the depth of the recess gate groove, the threshold voltage of the cell transistor cannot be prevented because the electric field (E-Field) by the neighbor gate is not blocked. Vt) drop occurs. In order to compensate for the threshold voltage drop caused by the adjacent gate effect, the cell threshold voltage dose is raised, thereby reducing the refresh characteristics and the mobility of the cell transistor due to the increase in the electric field of the storage node contact junction. .

미설명된 도면부호 104는 소자분리막을, 112는 게이트절연막을, 114는 제1게이트도전막을, 122는 제2게이트도전막을, 124는 하드마스크막을 각각 나타낸다. Reference numeral 104 denotes an isolation layer, 112 a gate insulating film, 114 a first gate conductive film, 122 a second gate conductive film, and 124 a hard mask film.

본 발명은 셀 트랜지스터의 리프레시 특성 및 이동성을 개선할 수 있는 반도체 소자 및 그의 제조 방법을 제공한다.The present invention provides a semiconductor device capable of improving the refresh characteristics and mobility of a cell transistor and a method of manufacturing the same.

일 실시예에 있어서, 반도체 소자는, 게이트 형성 영역과 스토리지 노드 콘택 형성 영역 및 비트 라인 콘택 형성 영역을 가지며, 상기 게이트 형성 영역에 홈이 형성된 반도체 기판; 상기 홈 상에 형성된 게이트; 상기 게이트의 양측벽에 형성된 스페이서; 및 상기 게이트 양측 반도체 기판 표면의 스토리지 노드 콘택 형성 영역 및 비트 라인 콘택 형성 영역 내에 형성된 접합 영역을 포함하는 반도체 소자 에 있어서, 상기 비트라인 콘택 형성 영역의 접합 영역은 스토리지 노드 콘택 형성 영역의 접합 영역보다 깊게 형성된 것을 특징으로 한다.In an embodiment, the semiconductor device may include a semiconductor substrate having a gate formation region, a storage node contact formation region, and a bit line contact formation region, the groove being formed in the gate formation region; A gate formed on the groove; Spacers formed on both sidewalls of the gate; And a junction region formed in the storage node contact forming region and the bit line contact forming region on both sides of the gate of the semiconductor substrate, wherein the junction region of the bit line contact forming region is larger than the junction region of the storage node contact forming region. It is characterized by deep formation.

다른 실시예에 있어서, 반도체 소자의 제조 방법은, 게이트 형성 영역과 스토리지 노드 콘택 형성 영역 및 비트라인 콘택 형성 영역을 갖는 반도체 기판 내에 이온주입을 수행하여 제1접합 영역을 형성하는 단계; 상기 게이트 형성 영역의 반도체 기판 부분을 식각하여 홈을 형성하는 단계; 상기 홈의 표면 및 반도체 기판 상에 게이트절연막을 형성하는 단계; 상기 홈을 포함한 반도체 기판 상에 제1게이트도전막을 형성하는 단계; 상기 제1게이트도전막 상에 비트라인 콘택 형성 영역을 노출시키는 마스크패턴을 형성하는 단계; 상기 노출된 비트라인 콘택 형성 영역의 반도체 기판 내에 이온주입을 수행하여 제2접합 영역을 형성하는 단계; 상기 마스크패턴을 제거하는 단계; 상기 제1게이트도전막 상에 제2게이트도전막 및 하드마스크막을 형성하는 단계; 상기 하드마스크막, 제2게이트도전막, 제1게이트도전막 및 게이트 절연막을 식각하여 게이트를 형성하는 단계; 상기 게이트의 양측벽에 게이트 스페이서를 형성하는 단계; 및 상기 반도체 기판에 열처리 공정을 진행하여 상기 제1접합 영역으로 이루어진 스토리지 노드 콘택 접합 영역보다 더 깊게 제1접합 영역 및 제2접합으로 이루어진 비트라인 콘택 접합 영역을 형성하는 단계를 포함하는 것을 특징으로 한다. In another embodiment, a method of manufacturing a semiconductor device may include: forming a first junction region by performing ion implantation into a semiconductor substrate having a gate forming region, a storage node contact forming region, and a bit line contact forming region; Etching the semiconductor substrate portion of the gate formation region to form a groove; Forming a gate insulating film on a surface of the groove and on a semiconductor substrate; Forming a first gate conductive film on the semiconductor substrate including the groove; Forming a mask pattern exposing a bit line contact forming region on the first gate conductive layer; Forming a second junction region by performing ion implantation into a semiconductor substrate of the exposed bit line contact forming region; Removing the mask pattern; Forming a second gate conductive layer and a hard mask layer on the first gate conductive layer; Etching the hard mask layer, the second gate conductive layer, the first gate conductive layer, and the gate insulating layer to form a gate; Forming gate spacers on both sidewalls of the gate; And performing a heat treatment process on the semiconductor substrate to form a bit line contact junction region comprising a first junction region and a second junction deeper than a storage node contact junction region formed with the first junction region. do.

상기 제1접합 영역 형성 단계 전, 상기 반도체 기판 상에 스크린산화막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.And forming a screen oxide film on the semiconductor substrate before the forming of the first junction region.

상기 제1접합 영역 형성 단계 후, 홈을 형성하는 단계 전, 상기 반도체 기판 내에 문턱전압 이온주입 영역을 형성하는 단계를 더 포함하는 것을 특징으로 한다.And forming a threshold voltage ion implantation region in the semiconductor substrate after the forming of the first junction region and before forming the groove.

상기 문턱전압 이온주입 영역은 500 ∼ 3,000Å의 깊이에 형성된 것을 특징으로 한다.The threshold voltage ion implantation region is characterized in that formed at a depth of 500 ~ 3,000 Å.

상기 제1접합 영역은 100 ∼ 500Å의 깊이에 형성된 것을 특징으로 한다.The first junction region is characterized in that formed at a depth of 100 ~ 500Å.

상기 제2접합 영역은 상기 홈의 깊이만큼 형성되는 것을 특징으로 한다. The second junction region is formed by the depth of the groove.

상기 제2접합 영역을 형성하는 단계 후, 마스크패턴을 제거하는 단계 전, 상기 반도체 기판 내에 할로 이온주입 영역을 형성하는 단계를 더 포함하는 것을 특징으로 한다.The method may further include forming a halo ion implantation region in the semiconductor substrate after the forming of the second junction region and before removing the mask pattern.

상기 할로 이온주입 영역은 500 ∼ 3,000Å의 깊이에 형성된 것을 특징으로 한다.The halo ion implantation region is characterized in that formed at a depth of 500 ~ 3,000 Å.

(실시예)(Example)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 실시예에 따른 반도체 소자를 도시한 단면도이다.2 is a cross-sectional view illustrating a semiconductor device in accordance with an embodiment of the present invention.

도시된 바와 같이,반도체 기판(200)의 활성영역(202)에 리세스된 홈(A)이 형성되어 있고, 양측벽에 게이트 스페이서(226)를 구비한 리세스 게이트(230)가 형성되어 있다. 그리고, 상기 리세스 게이트(230) 양측의 반도체 기판(200) 내에는 비트 라인 콘택 형성 영역의 접합 영역(228)이 스토리지 노드 콘택 형성 영역의 접합 영역(210)보다 깊게 형성되어 비대칭 채널 접합을 이루고 있다. 또한, 활성영역(202)의 하부에는 문턱전압 이온주입 영역(208)이 형성되어 있고, 비트 라인 콘 택 형성 영역의 하부에는 할로 이온주입 영역(218)이 형성되어 있다.As shown, a recess A is formed in the active region 202 of the semiconductor substrate 200, and a recess gate 230 having gate spacers 226 is formed on both side walls thereof. . The junction region 228 of the bit line contact forming region is formed deeper than the junction region 210 of the storage node contact forming region in the semiconductor substrate 200 at both sides of the recess gate 230 to form an asymmetric channel junction. have. A threshold voltage ion implantation region 208 is formed below the active region 202, and a halo ion implantation region 218 is formed below the bit line contact formation region.

여기서, 상기 스토리지 노드 콘택 형성 영역의 접합 영역(210)은 100 ∼ 500Å의 깊이로 형성되고, 비트라인 콘택 형성 영역의 접합 영역(228)은 상기 리세스 게이트의 홈(A)의 깊이만큼 형성되며, 문턱전압 이온주입 영역(208) 및 할로 이온주입 영역(218)은 500 ∼ 3,000Å의 깊이로 형성된다.Here, the junction region 210 of the storage node contact forming region is formed to a depth of 100 to 500 Å, and the junction region 228 of the bit line contact forming region is formed to the depth of the groove A of the recess gate. The threshold voltage ion implantation region 208 and the halo ion implantation region 218 are formed to a depth of 500 to 3,000 Pa.

따라서, 전술한 바와 같이, 상기 비트 라인 콘택 형성 영역의 접합 영역(228)이 스토리지 노드 콘택 형성 영역의 접합 영역(210)보다 깊게 형성하고, 할로 이온주입으로 채널 농도를 국부적으로 증가시킴으로써 인접 게이트(Neighbor gate)에 의한 전기장을 차단되어 인접 게이트 효과를 근본적으로 차단되어 셀 트랜지스터의 리프레시 특성 및 이동성을 개선할 수 있다. Accordingly, as described above, the junction region 228 of the bit line contact formation region is formed deeper than the junction region 210 of the storage node contact formation region, and the adjacent gate ( The electric field caused by the neighbor gate is blocked to fundamentally block the adjacent gate effect, thereby improving the refresh characteristics and mobility of the cell transistors.

미설명된 도면부호 204는 소자분리막을, 212는 게이트절연막을, 214는 제1게이트도전막을, 222는 제2게이트도전막을, 224는 하드마스크막을 각각 나타낸다. Unexplained reference numeral 204 denotes an isolation layer, 212 denotes a gate insulating layer, 214 denotes a first gate conductive layer, 222 denotes a second gate conductive layer, and 224 denotes a hard mask layer.

도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정별 단면도이다.3A to 3D are cross-sectional views illustrating processes of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 3a를 참조하면, 활성영역(302)을 한정하는 소자분리막(304)이 형성된 반도체 기판(300)의 활성영역(302) 상에 스크린산화막(306)을 형성한 후, 상기 반도체 기판(300) 내에 이온주입을 수행하여 문턱전압 이온주입 영역(308)과 비트 라인 콘택 형성 영역 및 스토리지 노드 콘택 형성 영역에 제1접합 영역(310)을 형성한다. Referring to FIG. 3A, after the screen oxide layer 306 is formed on the active region 302 of the semiconductor substrate 300 on which the device isolation layer 304 defining the active region 302 is formed, the semiconductor substrate 300 is formed. The first junction region 310 is formed in the threshold voltage ion implantation region 308, the bit line contact formation region, and the storage node contact formation region by performing ion implantation.

이때, 상기 문턱전압 이온주입 영역(308)을 형성하기 위해 B 또는 BF2로 이온주입되는 p-타입의 억셉터(Acceptor)는 후속에 형성되는 리세스 게이트를 구성하는 홈의 바닥과 인접하게 500 ∼ 3,000Å의 깊이에 형성시킨다. 그리고, 비트 라인 콘택 형성 영역 및 스토리지 노드 콘택 형성 영역에 제1접합 영역(310)을 형성하기 위해 P 또는 As로 이온주입되는 n-타입의 도너(Donor)는 유효 채널 길이 및 리프레시 시간(tREF)을 고려하여 상기 p-타입과 적당히 먼 거리, 즉, 100 ∼ 500Å의 깊이로 얕게 형성시킨다.At this time, a p-type acceptor implanted with B or BF 2 to form the threshold voltage ion implantation region 308 is adjacent to the bottom of the groove constituting a subsequent recess gate. It is formed at a depth of 3,000 Pa. In addition, an n-type donor implanted with P or As to form the first junction region 310 in the bit line contact formation region and the storage node contact formation region may have an effective channel length and a refresh time tREF. In consideration of the above, a shallow distance is formed at a suitable distance from the p-type, that is, at a depth of 100 to 500 mW.

도 3b를 참조하면, 상기 반도체 기판(300) 상에 산화막과 폴리실리콘막으로 리세스 게이트가 형성될 영역을 노출시키는 마스크패턴(미도시)을 형성한 후, 식각 공정을 진행하여 홈(A)을 형성하고, 상기 마스크패턴(미도시)을 제거한다. 이때, 상기 스크린산화막은 마스크패턴의 제거시 함께 제거할 수도 있고 제거하지 않고 남겨둘 수도 있다. Referring to FIG. 3B, a mask pattern (not shown) is formed on the semiconductor substrate 300 to expose a region where a recess gate is to be formed of an oxide layer and a polysilicon layer, and then an etching process is performed to form a groove A. The mask pattern (not shown) is removed. In this case, the screen oxide film may be removed together or removed without removing the mask pattern.

도 3c를 참조하면, 상기 홈(A)의 표면을 포함하여 반도체 기판(300)의 활성영역(302) 상에 게이트절연막(312)을 형성한다. 그런 다음, 상기 홈(A)을 포함하여 반도체 기판(300) 상에 폴리실리콘막인 제1게이트도전막(314)을 형성한다.Referring to FIG. 3C, a gate insulating layer 312 is formed on the active region 302 of the semiconductor substrate 300 including the surface of the groove A. Referring to FIG. Then, the first gate conductive layer 314, which is a polysilicon layer, is formed on the semiconductor substrate 300 including the groove A.

그런 다음, 상기 제1게이트도전막(314) 상에 포토레지스트(Photoresist)로 비트라인 형성 영역만을 노출시키는 마스크패턴을 형성한다. 이후, P 또는 As의 n-타입 물질로 이온주입을 수행하여 상기 제1접합 영역(310)의 하부로부터 대략 상기 홈(A)의 깊이까지 제2접합(320) 영역을 형성한다. 그리고, 상기 형성된 문턱전압 이온주입 영역(308)의 깊이로 B 또는 BF2의 p-타입 물질로 이온주입을 수행하여 할로 이온주입 영역(318)을 형성한다.Next, a mask pattern is formed on the first gate conductive layer 314 to expose only a bit line forming region with a photoresist. Thereafter, ion implantation is performed with an n-type material of P or As to form a second junction 320 region from the bottom of the first junction region 310 to the depth of the groove A. FIG. The halo ion implantation region 318 is formed by performing ion implantation with a p-type material of B or BF 2 to the depth of the formed threshold voltage ion implantation region 308.

도 3d를 참조하면, 상기 마스크패턴을 제거한 후, 상기 제1게이트도전막(314) 상에 전극계막인 제2게이트도전막(322)과 하드마스크막(324)을 순차적으로 형성시킨다. 그런 다음, 상기 하드마스크막(324) 상에 게이트가 형성될 부분을 노출시키는 마스크패턴(미도시)을 형성한 후, 상기 하드마스크막(324), 제2게이트도전막(322), 제1게이트도전막(314) 및 게이트절연막(312)을 식각하여 리세스 게이트(330)를 형성하고, 이후, 상기 마스크패턴을 제거한 후, 상기 제1 및 제2게이트도전막(314, 322)의 양측벽에 게이트 스페이서(326)를 형성하고, 열처리 공정을 진행하여 리세스 게이트 모스펫의 제조를 완료한다. Referring to FIG. 3D, after removing the mask pattern, the second gate conductive layer 322 and the hard mask layer 324, which are electrode based layers, are sequentially formed on the first gate conductive layer 314. Then, after forming a mask pattern (not shown) exposing a portion where the gate is to be formed on the hard mask layer 324, the hard mask layer 324, the second gate conductive layer 322, and the first layer After the gate conductive layer 314 and the gate insulating layer 312 are etched to form a recess gate 330, and after removing the mask pattern, both sides of the first and second gate conductive layers 314 and 322 are removed. The gate spacer 326 is formed on the wall, and the heat treatment process is performed to complete the manufacture of the recess gate MOSFET.

이상에서와 같이, 비트라인 콘택 접합 영역(228)은 상기 열처리 공정으로 제1접합 영역과 제2접합 영역이 합쳐져 리세스 게이트의 홈의 바닥 깊이까지 형성됨으로써, 인접 게이트 효과에 의한 전기장(E-Field)를 근본적으로 차단할 수 있다. As described above, the bit line contact junction region 228 is formed by joining the first junction region and the second junction region to the bottom depth of the groove of the recess gate by the heat treatment process. Field can be blocked fundamentally.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

이상에서와 같이, 본 발명은 비트라인 콘택 접합을 스토리지 노드 콘택 접합 영역 보다 깊고, 리세스 게이트 홈의 깊이만큼 깊게 형성함으로써, 인접 게이트(Neighbor gate)에 의한 전기장을 차단하여 인접 게이트 효과를 근본적으로 차단하게 되어 셀 트랜지스터의 리프레시 특성 및 이동성을 개선할 수 있다. As described above, the present invention forms a bit line contact junction deeper than a storage node contact junction region and as deep as a recess gate groove, thereby blocking an electric field caused by a neighbor gate, thereby fundamentally preventing an adjacent gate effect. The blocking can improve the refresh characteristics and mobility of the cell transistors.

Claims (9)

게이트 형성 영역과 스토리지 노드 콘택 형성 영역 및 비트 라인 콘택 형성 영역을 가지며, 상기 게이트 형성 영역에 홈이 형성된 반도체 기판; 상기 홈 상에 형성된 게이트; 상기 게이트의 양측벽에 형성된 스페이서; 및 상기 게이트 양측 반도체 기판 표면의 스토리지 노드 콘택 형성 영역 및 비트 라인 콘택 형성 영역 내에 형성된 접합 영역을 포함하는 반도체 소자에 있어서, A semiconductor substrate having a gate forming region, a storage node contact forming region, and a bit line contact forming region, wherein a groove is formed in the gate forming region; A gate formed on the groove; Spacers formed on both sidewalls of the gate; And a junction region formed in a storage node contact forming region and a bit line contact forming region on both sides of the gate of the semiconductor substrate. 상기 비트라인 콘택 형성 영역의 접합 영역은 스토리지 노드 콘택 형성 영역의 접합 영역보다 깊게 형성된 것을 특징으로 하는 반도체 소자.And the junction region of the bit line contact forming region is deeper than the junction region of the storage node contact forming region. 게이트 형성 영역과 스토리지 노드 콘택 형성 영역 및 비트라인 콘택 형성 영역을 갖는 반도체 기판 내에 이온주입을 수행하여 제1접합 영역을 형성하는 단계;Performing ion implantation into a semiconductor substrate having a gate forming region, a storage node contact forming region, and a bit line contact forming region to form a first junction region; 상기 게이트 형성 영역의 반도체 기판 부분을 식각하여 홈을 형성하는 단계;Etching the semiconductor substrate portion of the gate formation region to form a groove; 상기 홈의 표면 및 반도체 기판 상에 게이트절연막을 형성하는 단계;Forming a gate insulating film on a surface of the groove and on a semiconductor substrate; 상기 홈을 포함한 반도체 기판 상에 제1게이트도전막을 형성하는 단계;Forming a first gate conductive film on the semiconductor substrate including the groove; 상기 제1게이트도전막 상에 비트라인 콘택 형성 영역을 노출시키는 마스크패턴을 형성하는 단계;Forming a mask pattern exposing a bit line contact forming region on the first gate conductive layer; 상기 노출된 비트라인 콘택 형성 영역의 반도체 기판 내에 이온주입을 수행하여 제2접합 영역을 형성하는 단계;Forming a second junction region by performing ion implantation into a semiconductor substrate of the exposed bit line contact forming region; 상기 마스크패턴을 제거하는 단계;Removing the mask pattern; 상기 제1게이트도전막 상에 제2게이트도전막 및 하드마스크막을 형성하는 단계;Forming a second gate conductive layer and a hard mask layer on the first gate conductive layer; 상기 하드마스크막, 제2게이트도전막, 제1게이트도전막 및 게이트 절연막을 식각하여 게이트를 형성하는 단계; Etching the hard mask layer, the second gate conductive layer, the first gate conductive layer, and the gate insulating layer to form a gate; 상기 게이트의 양측벽에 게이트 스페이서를 형성하는 단계; 및Forming gate spacers on both sidewalls of the gate; And 상기 반도체 기판에 열처리 공정을 진행하여 상기 제1접합 영역으로 이루어진 스토리지 노드 콘택 접합 영역보다 더 깊게 제1접합 영역 및 제2접합으로 이루어진 비트라인 콘택 접합 영역을 형성하는 단계;Performing a heat treatment process on the semiconductor substrate to form a bit line contact junction region consisting of a first junction region and a second junction deeper than a storage node contact junction region of the first junction region; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.Method of manufacturing a semiconductor device comprising a. 제 2 항에 있어서,The method of claim 2, 상기 제1접합 영역 형성 단계 전, 상기 반도체 기판 상에 스크린산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.And forming a screen oxide film on the semiconductor substrate before the forming of the first junction region. 제 2 항에 있어서,The method of claim 2, 상기 제1접합 영역 형성 단계 후, 홈을 형성하는 단계 전, 상기 반도체 기판 내에 문턱전압 이온주입 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.And forming a threshold voltage ion implantation region in the semiconductor substrate after the forming of the first junction region and before forming the groove. 제 4 항에 있어서,The method of claim 4, wherein 상기 문턱전압 이온주입 영역은 500 ∼ 3,000Å의 깊이에 형성된 것을 특징으로 하는 반도체 소자의 제조 방법.The threshold voltage ion implantation region is a semiconductor device manufacturing method, characterized in that formed in a depth of 500 ~ 3,000 Å. 제 2 항에 있어서, The method of claim 2, 상기 제1접합 영역은 100 ∼ 500Å의 깊이에 형성된 것을 특징으로 하는 반도체 소자의 제조 방법.The first junction region is formed at a depth of 100 to 500 kV. 제 2 항에 있어서, The method of claim 2, 상기 제2접합 영역은 상기 홈의 깊이만큼 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.And the second junction region is formed as deep as the groove. 제 2 항에 있어서,The method of claim 2, 상기 제2접합 영역을 형성하는 단계 후, 마스크패턴을 제거하는 단계 전, 상기 반도체 기판 내에 할로 이온주입 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.And forming a halo ion implantation region in the semiconductor substrate after the forming of the second junction region, and before removing the mask pattern. 제 8 항에 있어서,The method of claim 8, 상기 할로 이온주입 영역은 500 ∼ 3,000Å의 깊이에 형성된 것을 특징으로 하는 반도체 소자의 제조 방법.The halo ion implantation region is formed at a depth of 500 to 3,000 Pa.
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