KR20080022454A - 기판 양면에 검사용 패드를 갖는 반도체 패키지 및검사방법 - Google Patents

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Abstract

반도체 패키지의 크기를 소형화시키고 검사 효율을 높일 수 있도록 기판 양면에 검사용 패드를 갖는 반도체 패키지 및 그 검사방법에 관해 개시한다. 이를 위해 본 발명은, 반도체 칩이 탑재되고 인쇄회로패턴이 형성된 기판과, 상기 기판 상부에 마련된 반도체 칩 탑재부와, 상기 기판 하부에 형성된 솔더볼 패드와, 상기 기판 하부 및 상부에 형성된 검사용 패드 및 상기 솔더볼 패드에만 부착된 솔더볼을 구비하는 것을 특징으로 하는 반도체 패키지 및 그 검사방법을 개시한다.
검사용 패드, 솔더볼 패드, 기판 양면 연결, 검사 효율.

Description

기판 양면에 검사용 패드를 갖는 반도체 패키지 및 검사방법{Semiconductor package having test pad on both side of substrate and method for testing thereof}
도 1은 솔더볼을 갖는 일반적인 반도체 패키지의 배면도이다.
도 2는 본 발명에 의한 기판 양면에 검사용 패드를 갖는 반도체 패키지의 단면도이다.
도 3은 상기 도2의 평면도이다.
도 4는 상기 도 2의 배면도이다.
도 5는 상기 도 4의 변형예를 설명하기 위한 도2의 배면도이다.
도 6은 본 발명에 의한 기판 양면에 검사용 패드를 갖는 반도체 패키지의 검사방법을 설명하기 위한 플로차트(flowchart)이다.
도 7은 검사용 연결단자가 탐침(needle)인 경우의 기판 양면에 검사용 패드를 갖는 반도체 패키지를 검사하는 방법을 설명하기 위한 단면도이다.
도 8은 검사용 연결단자가 포고핀(POGO pin)인 경우의 기판 양면에 검사용 패드를 갖는 반도체 패키지를 검사하는 방법을 설명하기 위한 단면도이다.
본 발명은 반도체 패키지 및 그 검사방법에 관한 것으로, 더욱 상세하게는 기판(substrate) 하부면에 솔더볼(solder ball)이 부착되는 구조의 반도체 패키지 및 그 검사방법에 관한 것이다.
최근들어 SIP(System In Package) 혹은 POP(Package On Package)와 같이 하나의 반도체 패키지 내에 여러 개의 반도체 칩 혹은 반도체 패키지가 포함되는 통합형 반도체 패키지가 증가하는 추세이다. 이에 따라, 반도체 패키지 내에 단자 의 개수가 많아지며 상대적으로 반도체 패키지의 크기가 기존의 그것과 비교하여 더욱 커지는 경향이다.
한편, 이러한 반도체 패키지가 탑재되는 전자제품은 더욱 소형화를 추구하는 방향으로 발전하고 있다. 따라서 소형화를 추구하기 위해서는 반도체 패키지의 크기를 줄여야 하는 것이 필요하다. 그러나 SIP와 POP같은 반도체 패키지 내에 포함된 많은 개수의 솔더볼과 같은 단자는, 이를 적절히 배치하기 위해 기판(substrate)의 크기를 늘려야 하기 때문에 소형화를 추구하는 개발 방향에 방해 요소로 작용한다.
도 1은 솔더볼을 갖는 일반적인 반도체 패키지의 배면도이다.
도 1을 참조하면, 솔더볼이 가로 세로 9개 X 9개의 배열을 갖는 반도체 패키지(1)의 배면(backside)을 보여준다. 상기 반도체 패키지(1)에서 기판(10) 하부면에는 총 81개의 솔더볼이 부착되어 있다. 그러나 이러한 솔더볼들은 실제 사용자(user)가 직접 사용하는 솔더볼(12)이 있는 반면, 반도체 패키지 제조업체 측에 서만 전기적 검사를 수행하기 위해 마련된 솔더볼(14)도 존재한다. 이렇게 반도체 패키지 제조업체 측에서만 사용되는 솔더볼(14)은 단자 이름을 NC(No connection)로 붙여 사용하고 있다. 따라서 대부분의 반도체 패키지에는 이러한 용도로 쓰이는 NC 단자가 다수 개 존재한다.
한편 전기적 검사 공정에서 상기 반도체 패키지(1)는 프로브 탐침(needle) 혹은 포고핀(POGO Pin)을 통하여 테스터(tester)와 연결되어 상기 반도체 패키지의 고유 기능이 검사된다. 이때 상기 솔더볼과 탐침(needle) 혹은 포고핀(POGO Pin)의 연결은 반도체 패키지(1)를 중심으로 하나의 방향, 예컨대 하부 방향에서만 이루어진다.
그러나 상술한 종래 기술은, 검사용 솔더볼의 개수가 많을 경우, 반도체 패키지의 기판(substrate) 크기를 늘려야 하기 때문에 반도체 패키지를 소형화하는데 한계가 있다. 이러한 문제점은 반도체 칩이 2개 이상 여러 개가 탑재되는 SIP 혹은 POP에서 더욱 심화되는 경향이 있다.
본 발명이 이루고자 하는 기술적 과제는, 검사용으로만 사용되었던 솔더볼 구조를 다른 형태로 개선하여 반도체 패키지의 전체 크기를 좀 더 소형화시키고, 검사를 용이하게 할 수 있는 기판 양면에 검사용 패드를 갖는 반도체 패키지를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 검사용으로만 사용되었던 솔더볼 구조를 다른 형태로 개선하여 반도체 패키지의 전체 크기를 좀 더 소형화시키 고, 검사를 용이하게 할 수 있는 기판 양면에 검사용 패드를 갖는 반도체 패키지의 검사방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위해 본 발명에 의한 기판 양면에 검사용 패드를 갖는 반도체 패키지는, 반도체 칩이 탑재되고 인쇄회로패턴이 형성된 기판과, 상기 기판 상부에 마련된 반도체 칩 탑재부와, 상기 기판 하부에 형성된 솔더볼 패드와, 상기 기판 하부 및 상부에 형성된 검사용 패드와, 상기 솔더볼 패드에만 부착된 솔더볼을 구비하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 상기 검사용 패드는 크기가 상기 솔더볼 패드보다 작은 것이 적합하고, 상기 검사용 패드는 그 위를 덮는 절연막을 더 구비할 수 있다. 상기 칩 탑재부는 복수개의 반도체 칩이 와이어 본딩 혹은 플립 칩 본딩 방식으로 탑재되는 것이 적합하다.
또한 본 발명의 바람직한 실시예에 의하면, 상기 기판 상부에 형성된 검사용 패드는, 상기 반도체 칩 탑재부의 가장자리에 형성된 것이 적합하다.
한편 상기 검사용 패드는 적어도 두 개 이상 그룹으로 형성된 것이 적합하고, 바람직하게는 2개, 4개, 9개 중에서 선택된 하나일 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 의한 기판 양면에 검사용 패드를 갖는 반도체 패키지의 검사방법은, 기판 양면에 검사용 패드를 갖는 반도체 패키지를 검사 사이트로 로딩하는 단계 및 상기 반도체 패키지에 대해 양면에서 검사용 연결단자를 연결하여 상기 반도체 패키지에 대한 기능을 검사하는 단계로 이 루어진다.
본 발명의 바람직한 실시예에 의하면, 상기 검사용 연결단자는 포고핀 혹은 탐침(needle)일 수 있다. 또한 본 발명의 바람직한 실시예에 의하면, 상기 반도체 패키지에 검사가 완료된 후, 상기 반도체 패키지의 검사용 패드 상부에 절연막을 형성하는 단계를 더 진행할 수 있다.
본 발명에 따르면, 검사용으로만 사용되는 솔더볼을 검사용 패드로 변경시켜, 이를 기판 하부 및 상부에 배치할 수 있기 때문에 기판의 크기를 줄여서 반도체 패키지의 전체 크기를 줄일 수 있다. 또한 반도체 패키지에 전기적 검사를 한쪽 방향에서만 연결하지 않고 상부 및 하부 양방향에서 연결하여 반도체 패키지의 전기적 검사를 수행하기 때문에 단자 핀이 많은 경우에도 검사를 보다 효율적으로 할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 아래의 상세한 설명에서 개시되는 실시예는 본 발명을 한정하려는 의미가 아니라, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게, 본 발명의 개시가 실시 가능한 형태로 완전해지도록 발명의 범주를 알려주기 위해 제공되는 것이다.
도 2는 본 발명에 의한 기판 양면에 검사용 패드를 갖는 반도체 패키지의 단면도이다.
도 2를 참조하면, 본 발명의 바람직한 실시예에 의한 기판 양면에 검사용 패드를 갖는 반도체 패키지(100)는, 반도체 칩(미도시)이 탑재될 수 있고 인쇄회로패 턴(미도시)이 형성된 기판(102)의 기본 프레임(base frame)으로 사용한다. 상기 기판(102)은 고형의 기판(rigid substrate)에 2층 이상의 인쇄회로패턴이 형성된 것이 적합하다. 하지만 상기 기판(102)은 폴리이미드 재질의 휘어질 수 있는 기판(flexible substrate)을 사용할 수도 있다.
또한 본 발명의 바람직한 실시예에 의한 기판 양면에 검사용 패드를 갖는 반도체 패키지(100)는, 상기 기판(102) 상부에 마련된 반도체 칩 탑재부(104)를 포함한다. 상기 반도체 칩 탑재부(104)에는 반도체 칩이 와이어 본딩(wire bonding) 혹은 범프(bump)를 이용한 플립 칩 본딩(flip chip bonding) 방식으로 상기 기판(102)과 전기적으로 연결된다. 만약 플립 칩 본딩 방식으로 반도체 칩이 기판(102)과 연결되면, 기판(102)과 반도체 칩 사이에 수지를 사용한 언더필(underfill)을 선택적으로 채울 수 있다.
한편 상기 반도체 칩 탑재부(104) 내부에 탑재되는 반도체 칩의 개수는 1개일 수도 있지만, SIP나 POP같이 복수개의 반도체 칩이 수직 혹은 수평으로 탑재될 수도 있다. 따라서 상기 기판(102) 위에 반도체 칩이 탑재되는 형태 및 개수는 위에서 설명된 범위 내에서 여러 다른 형태로 변형이 가능하다. 또한 필요에 따라, 상기 반도체 칩 탑재부(104)에 상기 반도체 칩, 와이어 및 기판(102)의 상부를 밀봉하는 봉지수지(sealing resin)를 더 적용할 수도 있다.
본 발명의 바람직한 실시예에 의한 기판 양면에 검사용 패드를 갖는 반도체 패키지(100)는, 본 발명의 목적을 달성하기 위한 주요한 특징이 되는 검사용 패드(110)를 포함한다. 이러한 검사용 패드(110)는 상기 기판(102)의 하부 및 상부면 에 각각 형성된다. 상기 검사용 패드(110)는 사용자 측에서는 사용하지 않고, 오직 반도체 패키지 제조업체 측에서만 반도체 패키지의 전기적 검사를 위해 사용하는 단자를 가리킨다. 기존에는 이러한 검사용 패드가 위에서 설명된 도 1과 같이 솔더볼 패드와 동일한 모양으로 만들어진 후, 솔더볼이 부착되는 구조였다. 그러나 본 발명에서는 이러한 검사용 패드(110)의 크기를 솔더볼 패드(106)의 크기보다 작게 설계하고, 기판(102)의 상부면 및 하부면 양면에 배치하고 솔더볼을 부착하지 않는다. 이에 따라, 기판(102)에서 솔더볼 패드 전체 개수를 줄일 수 있게 된다.
가령 도 1에서는 솔더볼의 개수가 가로 세로 9개 X 9개로 81개였다. 그러나 본 발명의 도 5와 같이 기판(102) 하부에 있는 검사용 패드(108A, B, C)의 크기를 축소 배치하고, 별도로 도 3과 같이 기판(102)의 상부면에도 검사용 패드(112)를 배치할 경우, 이를 가로 세로 8개 X 8개로 64개까지 축소하는 것이 가능하다. 따라서 SIP나 POP와 같은 구조에서 솔더볼 패드의 개수가 증가하더라도 반도체 패키지의 기본 프레임으로 사용되는 기판(102)의 크기를 줄일 수 있다. 그러므로 단자개수가 증가하더라도 반도체 패키지의 소형화를 실현할 수 있다.
상기 검사용 패드(110)는 전기적 검사 후, 인접하는 검사용 패드(110)와 합선(short)을 방지하기 위해, 그 상부에 형성된 절연막(미도시), 예컨대 PSR(Photo Solder Resist)를 더 포함할 수 있다. 상기 절연막을 검사용 패드(110) 위에 형성하는 방법은, 반도체 패키지(100) 구조에 존재하는 높이 차이와 PSR의 점도(viscosity)를 이용하여 그 형성이 가능하다. 상세히 설명하면, 먼저 점도(viscosity)가 낮은 PSR을 상기 기판(102) 하부에 도포하고, 다음에 솔더볼(114) 이 위쪽으로 향하도록 고정시킨 채 상기 PSR을 경화시킨다. 이때 반도체 패키지(100) 내에서 솔더볼(114)과 기판(102)의 높이 차이에 의하여 솔더볼(114)의 위에는 PSR이 흘려내려 존재하지 않고, 기판(102) 위에만 PSR이 남게된다.
본 발명의 바람직한 실시예에 기판 양면에 검사용 패드를 갖는 반도체 패키지(100)는 상기 솔더볼 패드(106)에 통상의 방법에 의하여 부착된 솔더볼(114)을 포함한다. 또한 본 발명은 상기 솔더볼(114) 대신에 범프를 사용하는 반도체 패키지에도 그대로 적용될 수 있다. 상기 솔더볼(114)의 개수는 반도체 제조업체 측에서만 사용되었던 것을 제외시킨 개수이기 때문에 기존의 솔더볼 개수와 비교하여 줄어든다.
도 3은 상기 도2의 평면도이고, 도 4는 상기 도 2의 배면도이며, 도 5는 상기 도 4의 변형예이다.
도 3 내지 도 5를 참조하면, 먼저 본 발명에 의한 기판 양면에 검사용 패드를 갖는 반도체 패키지(100)의 상부면은, 반도체 칩(116)이 위치하는 반도체 칩 탑재부(104)가 있다. 상기 반도체 칩 탑재부(104)의 크기는 상기 기판(102)의 크기보다 작다. 이로 인하여 반도체 칩 탑재부(104) 가장자리로 기판(102)의 일부가 노출된다. 이렇게 노출된 기판(102)의 가장자리에 도면과 같이 본 발명에 의한 검사용 패드(112)가 2개, 3개 혹은 4개씩 그룹을 이루어 형성되어 있다.
종래 기술에서는 이러한 검사용 패드(112)가 기판(102) 하부면에만 형성되었다. 이에 따라 반도체 패키지(100)에서 단자수의 증가에 비례하여 기판(102)의 크기가 커질 수밖에 없었다. 하지만 본 발명의 바람직한 실시예에서는 검사용 패 드(112)의 일부를 기판(102)의 상부면에도 배치하기 때문에 기판(102)의 전체 크기가 커지는 것을 억제할 수 있다.
또한 도 4와 같이 기판(102)의 하부면에도 검사용 패드(108)가 형성되어 있다. 한편 본 발명의 바람직한 실시예에 의하면, 상기 기판(102) 하부면에 형성된 검사용 패드(108)는 그 크기가 솔더볼 패드(106)와 비교하여 더욱 작다. 따라서 도면과 같이 4개의 솔더볼 패드가 형성되는 영역에 9개의 검사용 패드(108)를 형성함으로써 기판(102) 면적을 보다 효율적으로 활용할 수 있다. 이에 따라 반도체 패키지(100)에서 단자가 증가하더라도 기판(102)의 크기가 증가하는 것을 억제할 수 있다. 도면에서는 검사용 패드(108)의 모양이 사각형이었지만, 이는 원형, 다각형 등 다양한 모양으로 변형할 수 있다.
또한 도 4에서는 기판(102) 하부면에 형성된 검사용 패드(108)의 그룹 모양이 중앙에 형성된 9개의 장방형이었으나 이는 도 5와 같이 위치에 관계없이 배치가 가능하며, 검사용 패드(108)의 개수가 2개(108C), 4개(108B), 9개(108A) 혹은 다양한 개수로 변형하여 적용하는 것이 가능하다.
도 6은 본 발명에 의한 기판 양면에 검사용 패드를 갖는 반도체 패키지의 검사방법을 설명하기 위한 플로차트(flowchart)이다.
도 6을 참조하면, 본 발명의 바람직한 실시예에 의한 기판 양면에 검사용 패드를 갖는 반도체 패키지의 검사방법은, 먼저 테스터(tester)에 있는 검사 사이트(test site)로 반도체 패키지를 로딩(loading) 한다(S100). 상기 반도체 패키지는 기판 양면에 검사용 패드를 갖는 특징이 있다. 이어서, 상기 반도체 패키지에 검사용 연결단자를 상기 반도체 패키지의 기판 상부 및 하부면에 형성된 검사용 패드에 연결하여 기능 검사를 수행한다(S110).
이때 상기 검사용 연결단자는 테스터(tester)와 연결된 프로브 탐침(probe needle) 혹은 소켓(socket)에 마련된 포고핀(POGO Pin)일 수 있다. 마지막 상기 반도체 패키지의 검사용 패드 위를 PSR(Photo Solder Resist)와 같은 절연막으로 덮는다(S120). 상기 검사용 패드 위를 절연막으로 덮는 방법은 PSR의 점도 및 반도체 패키지 내에 존재하는 높이 차를 이용하여 덮을 수 있다.
도 7은 검사용 연결단자가 탐침(needle)인 경우, 기판 양면에 검사용 패드를 갖는 반도체 패키지를 검사하는 방법을 설명하기 위한 단면도이다.
도 7을 참조하면, 본 발명에 의한 기판 양면에 검사용 패드를 갖는 반도체 패키지의 검사방법은, 프로브 탐침(212, 214, 232)의 연결이 반도체 패키지(100)의 상부면 및 하부면에서 동시에 이루어지는 특징이 있다. 따라서 반도체 패키지(100)를 중심으로 검사 공간을 보다 효율적으로 활용할 수 있다.
또한 반도체 패키지(100)의 하부면에서 솔더볼(114)과 연결되는 프로브 탐침(212)과 검사용 패드(108)와 연결되는 프로브 탐침(214)의 길이가 각각 서로 다르다. 또한 상기 검사용 패드(108)와 연결되는 프로브 탐침(214)의 간격(pitch)을 보다 조밀하게 구성하는 것이 적합하다. 그리고 반도체 패키지(100) 상부에서도 역시 프로브 탐침(232)이 검사용 패드(112)와 연결된다. 도면에서 참조부호 210은 하부 프로브 카드를 가리키고, 230은 상부 프로브 카드를 가리키고, 220은 상기 상부 및 하부 프로브 카드를 연결하는 배선을 각각 가리킨다. 상기 배선(220)은 다시 테스터(tester)와 전기적으로 연결되어 반도체 패키지(100)에 대한 전기적 기능 검사를 수행하게 된다.
도 8은 검사용 연결단자가 포고핀(POGO pin)인 경우의 기판 양면에 검사용 패드를 갖는 반도체 패키지를 검사하는 방법을 설명하기 위한 단면도이다.
도 8을 참조하면, 도 7에서 프로브 탐침을 이용하여 반도체 패키지(100)에 대한 전기적 검사를 수행하였으나, 이는 포고핀(302, 304)이 포함된 소켓을 사용할 수도 있다. 도면에서 참조부호 302는 반도체 패키지(100) 기판의 상부에 있는 검사용 패드(110)를 검사보드(400)에 연결하기 위한 포고핀이고, 304는 반도체 패키지 기판 하부에 있는 솔더볼 및 검사용 패드(110)를 검사보드(400)에 연결시키기 위한 포고핀이다.
소켓에는 몸체를 이루는 하우징(housing, 316)이 있고, 상기 하우징(316)은 볼트(bolt. 312)를 통해 인쇄회로기판(310)과 물리적으로 결합되어 있다. 또한 상기 소켓에는 정확한 정렬을 위해 사용되는 가이드 핀(guide pin, 306, 308)이 설치되어 있다. 또한 반도체 패키지(100)는 하우징(316) 내에 설치된 진공통로(314)에 있는 진공의 힘에 의하여 이동이 이루어진다.
이러한 검사용 소켓에 설치된 포고핀 및 프로브 카드에 설치된 탐침의 형태 및 연결방식은, 반도체 패키지를 중심으로 상부 및 하부 방향에서 검사용 패드와 연결되는 특징으로 전제로 다양한 형태로 변형하는 것이 가능하다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
따라서, 상술한 본 발명에 따르면, 첫째, 검사용으로만 사용되는 솔더볼을 검사용 패드로 변경시켜, 이를 기판 하부 및 상부에 배치할 수 있기 때문에 기판의 크기를 줄여서 반도체 패키지의 전체 크기를 줄일 수 있다.
둘째, 반도체 패키지에 전기적 검사를 한쪽 방향에서만 연결하지 않고 양방향에서 연결하여 반도체 패키지의 전기적 검사를 수행하기 때문에 단자 핀이 많은 경우에도 검사를 보다 효율적으로 할 수 있다.

Claims (20)

  1. 반도체 칩이 탑재되고 인쇄회로패턴이 형성된 기판;
    상기 기판 상부에 마련된 반도체 칩 탑재부;
    상기 기판 하부에 형성된 솔더볼 패드;
    상기 기판 하부 및 상부에 형성된 검사용 패드; 및
    상기 솔더볼 패드에만 부착된 솔더볼을 구비하는 것을 특징으로 하는 기판 양면에 검사용 패드를 갖는 반도체 패키지.
  2. 제1항에 있어서,
    상기 검사용 패드는,
    크기가 상기 솔더볼 패드보다 작은 것을 특징으로 하는 기판 양면에 검사용 패드를 갖는 반도체 패키지.
  3. 제1항에 있어서,
    상기 검사용 패드는,
    그 상부를 덮는 절연막을 더 구비하는 것을 특징으로 하는 기판 양면에 검사용 패드를 갖는 반도체 패키지.
  4. 제1항에 있어서,
    상기 반도체 칩 탑재부는,
    상기 기판 상부에 접착수단을 사용하여 탑재된 반도체 칩;
    상기 반도체 칩과 상기 기판을 연결하는 와이어; 및
    상기 반도체 칩과 상기 와이어를 밀봉하는 봉지수지를 구비하는 것을 특징으로 하는 기판 양면에 검사용 패드를 갖는 반도체 패키지.
  5. 제1항에 있어서,
    상기 반도체 칩 탑재부는,
    상기 기판 상부에 솔더 범프를 통해 탑재된 반도체 칩을 구비하는 것을 특징으로 하는 기판 양면에 검사용 패드를 갖는 반도체 패키지.
  6. 제1항에 있어서,
    상기 반도체 칩 탑재부는,
    상기 반도체 칩과 상기 기판 사이를 채우는 수지재질의 언더필을 더 구비하는 것을 특징으로 하는 기판 양면에 검사용 패드를 갖는 반도체 패키지.
  7. 제1항에 있어서,
    상기 반도체 칩 탑재부는,
    2개 이상의 반도체 칩이 탑재된 것을 특징으로 하는 기판 양면에 검사용 패드를 갖는 반도체 패키지.
  8. 제1항에 있어서,
    상기 기판 상부에 형성된 검사용 패드는,
    상기 반도체 칩 탑재부의 가장자리에 있는 기판 위에 형성된 것을 특징으로 하는 기판 양면에 검사용 패드를 갖는 반도체 패키지.
  9. 제1항에 있어서,
    상기 검사용 패드는,
    적어도 두 개 이상 그룹으로 형성된 것을 특징으로 하는 기판 양면에 검사용 패드를 갖는 반도체 패키지.
  10. 제9항에 있어서,
    상기 2개 이상 그룹으로 형성된 검사용 패드는,
    그 개수가 2개, 3개, 4개, 9개 중에서 선택된 하나인 것을 특징으로 하는 기판 양면에 검사용 패드를 갖는 반도체 패키지.
  11. 기판 양면에 검사용 패드를 갖는 반도체 패키지를 검사 사이트로 로딩하는 단계; 및
    상기 반도체 패키지의 상부 및 하부면에서 검사용 연결단자를 연결하여 상기 반도체 패키지에 대한 기능을 검사하는 단계를 구비하는 것을 특징으로 하는 기판 양면에 검사용 패드를 갖는 반도체 패키지의 검사방법.
  12. 제11항에 있어서,
    상기 검사용 연결단자가 연결되는 부분은,
    상기 반도체 패키지의 기판 하부에 있는 솔더볼과 상기 반도체 패키지의 기판 상부 및 하부에 있는 검사용 패드인 것을 특징으로 하는 기판 양면에 검사용 패드를 갖는 반도체 패키지의 검사방법.
  13. 제11항에 있어서,
    상기 검사용 연결단자는,
    포고핀인 것을 특징으로 하는 기판 양면에 검사용 패드를 갖는 반도체 패키지의 검사방법.
  14. 제11항에 있어서,
    상기 검사용 연결단자는,
    프로브 탐침(needle)인 것을 특징으로 하는 기판 양면에 검사용 패드를 갖는 반도체 패키지의 검사방법.
  15. 제11항에 있어서,
    상기 반도체 패키지에 대한 기능 검사가 완료된 후,
    상기 반도체 패키지의 검사용 패드 상부에 절연막을 형성하는 단계를 더 진행하는 것을 특징으로 하는 기판 양면에 검사용 패드를 갖는 반도체 패키지의 검사방법.
  16. 제12항에 있어서,
    상기 검사용 패드는,
    상기 반도체 패키지의 솔더볼 패드보다 면적이 작은 것을 특징으로 하는 기판 양면에 검사용 패드를 갖는 반도체 패키지의 검사방법.
  17. 제11항에 있어서,
    상기 반도체 패키지는,
    반도체 칩이 두 개 이상 탑재된 것을 특징으로 하는 기판 양면에 검사용 패드를 갖는 반도체 패키지의 검사방법.
  18. 제11항에 있어서,
    상기 반도체 패키지는,
    반도체 칩이 솔더 범프를 통하여 기판에 전기적으로 연결된 것을 특징으로 하는 기판 양면에 검사용 패드를 갖는 반도체 패키지의 검사방법.
  19. 제11항에 있어서,
    상기 반도체 패키지는,
    반도체 칩이 와이어를 통하여 기판에 전기적으로 연결된 것을 특징으로 하는 기판 양면에 검사용 패드를 갖는 반도체 패키지의 검사방법.
  20. 제12항에 있어서,
    상기 반도체 패키지의 검사용 패드는,
    2 개 이상 그룹으로 기판의 양면에 형성된 것을 특징으로 하는 기판 양면에 검사용 패드를 갖는 반도체 패키지.
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