KR20080020374A - 반도체 패키지의 제조 방법 - Google Patents

반도체 패키지의 제조 방법 Download PDF

Info

Publication number
KR20080020374A
KR20080020374A KR1020060083793A KR20060083793A KR20080020374A KR 20080020374 A KR20080020374 A KR 20080020374A KR 1020060083793 A KR1020060083793 A KR 1020060083793A KR 20060083793 A KR20060083793 A KR 20060083793A KR 20080020374 A KR20080020374 A KR 20080020374A
Authority
KR
South Korea
Prior art keywords
underfill
semiconductor chip
unit level
substrate
semiconductor
Prior art date
Application number
KR1020060083793A
Other languages
English (en)
Inventor
김기영
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060083793A priority Critical patent/KR20080020374A/ko
Publication of KR20080020374A publication Critical patent/KR20080020374A/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/921Connecting a surface with connectors of different types
    • H01L2224/9212Sequential connecting processes
    • H01L2224/92122Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • H01L2924/1815Shape
    • H01L2924/1816Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161Exposing the passive side of the semiconductor or solid-state body of a flip chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명은 분말 타입의 충진재 형성 물질을 이용하여 반도체 칩과 기판 사이에 충진재를 형성시키는 반도체 패키지의 제조 방법을 개시한다. 개시된 본 발명은, 다수의 유니트 레벨 기판을 포함하는 스트립 레벨 기판 상의 각 유니트 레벨 기판 상에 반도체 칩을 플립 칩 본딩하는 단계; 상기 유니트 레벨 기판들 사이의 스트립 레벨 기판 영역 상에 분말 타입의 충진재를 도포하는 단계; 상기 분말 타입의 충진재를 용융시켜 유니트 레벨 기판과 반도체 칩 사이 공간으로 용융된 충진재가 흘러들어 가도록 함과 아울러 상기 흘러들어간 충진재를 경화시키는 단계를 포함하여 이루어진다.

Description

반도체 패키지의 제조 방법 {MANUFACTURING PROCESS OF SEMICONDUCTOR}
도 1은 종래 액상 타입 언더필 형성 물질을 사용한 반도체 패키지의 제조 과정을 설명하기 위하여 도시한 단면도.
도 2a내지 도 2d는 본 발명의 실시예에 따른 분말 타입 언더필 형성 물질을 사용한 반도체 패키지의 제조 과정을 설명하기 위하여 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 칩 110 : 본딩 패드
120 : 통전 수단 130 : 접속 패드
140 : 유니트 레벨 기판 150b : 언더필
본 발명은 반도체 패키지의 제조 방법에 관한 것으로, 보다 상세하게는, 분말 타입의 충진재 형성 물질을 이용하여 반도체 칩과 기판 사이에 충진재를 형성시키는 반도체 패키지의 제조 방법에 관한 것이다.
충진재(이하 "언더필"이라 칭한다)는 플립 칩 패키지와 같은 고밀도 패키징이 가능한 본딩 프로세스에 사용되는 것으로서, 플립 칩 패키지의 반도체 칩과 기 판 사이의 공간에 충진되어 있는 물질이다.
플립 칩 패키지는 본딩 패드들 상에 솔더 범프(Solder Bump)와 같은 범프들이 형성되어 있는 반도체 칩을 접속 패드들이 구비된 기판에 플립 칩 본딩시켜 제조하는 반도체 패키지이다.
이와 같이, 플립 칩 패키지에서 기판에 반도체 칩을 플립 칩 본딩하면, 반도체 칩과 기판의 열팽창 계수 차이로 인하여 그들과 접합되어 있는 범프의 상,하부 면에 전단 응력이 부가되어 소성 변형(Plastic Strain)과 같은 솔더 접합의 변형이 일어나고, 솔더 접합이 심한 온도 변화를 겪게 되면 소성 변형은 점점 증가하고 솔더 자체의 파괴 임계점을 넘게 되어 솔더 접합에 크랙(Crack)이 가게 되어 반도체 패키지의 전기적 특성이 저하되는 문제점이 있다.
또한, 반도체 칩의 솔더 범프의 높이로 인해 반도체 칩과 기판 사이에 갭(Gap)이 형성되어 반도체 칩의 지지력이 약화되는 문제점이 있다.
따라서, 상기와 같은 문제점을 해결하기 위하여 반도체 칩과 기판 사이에 충진되는 언더필은 플립 칩 패키지와 같은 패키지의 제작시 범프를 포함한 전기 도선의 역할을 하는 수단과 반도체 칩 및 기판간 접합부의 피로수명을 향상시키고, 반도체 칩을 안정적으로 지지하며, 공정 또는 사용중에 발생하는 열에 의한 범프의 상하 접합면에 발생되는 크랙을 방지하고 외부 환경으로부터 칩의 솔더 조인트(Solder Joint) 부분을 보호하는 역할을 한다.
종래 언더필 형성 공정에서는 에폭시(Epoxy) 레진(Resin) 복합체로 이루어진 완충 작용이 가능한 액상 타입 언더필 형성 물질을 모세관 현상을 이용하여 반도체 칩과 기판 사이의 공간에 주입하고, 경화 공정을 진행하여 언더필을 형성한다.
도 1은 종래 액상 타입 언더필 형성 물질을 사용한 반도체 패키지의 제조 과정을 설명하기 위하여 도시한 단면도이다.
도시된 바와 같이, 일면에 구비된 다수의 본딩 패드(20)에 형성된 전기 도선의 역할을 하는 범프(50)들을 포함하는 반도체 칩(20)이 내부에 도전 패턴(미도시)이 구비되어 있고 상면에 접속 패드(40)가 구비되어 있는 인쇄회로 기판(30) 상에 플립 칩 본딩시킨다. 이어서 에폭시 레진 복합체로 이루어진 액상 타입의 언더필 형성 물질(60)을 모세관 현상을 이용하여 반도체 칩(20)과 인쇄회로 기판(30) 사이의 공간에 주입시키고, 범프 사이로 퍼져나가게 한 후 경화(Cure) 공정을 진행하여 언더필을 형성한다.
그리고, 도시하지는 않았지만, 언더필 형성 후 몰딩 공정 등을 포함한 플립 칩 패키지를 제작하는 후속 공정을 진행하여 반도체 패키지를 완성한다.
여기서, 종래 언더필을 형성하는 공정에서, 액상 타입의 언더필 형성 물질(60)이 범프(50) 사이로 퍼져나가는 데에는 많은 시간이 필요하고, 액상 타입의 언더필 형성 물질(60)이 반도체 칩(20)과 인쇄회로 기판(30) 사이를 완전히 충진시키기 위해서는 여러 번의 액상 타입의 언더필 형성 물질(60)을 주입하고 및 도포하는 과정이 필요하다는 문제점이 있다.
또한, 액상 타입의 언더필 형성 물질(60)의 도포는 도포되는 자재의 표면 상태 및 구조에 따라 퍼져나가는 정도의 차이가 발생하여, 균일한 도포가 힘들고 작업 조건을 설정하기 어려운 문제점이 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 본 발명은 분말 타입의 언더필 형성 물질을 이용하여 반도체 칩과 기판 사이에 언더필을 형성시키는 반도체 패키지의 제조 방법을 제시하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명에 따른 반도체 패키지의 제조 방법은, 다수의 유니트 레벨 기판을 포함하는 스트립 레벨 기판 상의 각 유니트 레벨 기판 상에 반도체 칩을 플립 칩 본딩하는 단계; 상기 유니트 레벨 기판들 사이의 스트립 레벨 기판 영역 상에 분말 타입의 충진재를 도포하는 단계; 상기 분말 타입의 충진재를 용융시켜 유니트 레벨 기판과 반도체 칩 사이 공간으로 용융된 충진재가 흘러들어 가도록 함과 아울러 상기 흘러들어간 충진재를 경화시키는 단계를 제공한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명 하도록 한다.
도 2a내지 도 2d는 본 발명의 실시예에 따른 분말 타입 언더필 형성 물질을 사용한 반도체 패키지의 제조 과정을 설명하기 위하여 도시한 단면도이다.
우선, 도 2a 내지 도 2b를 참조하면, 다수의 유니트 레벨 기판(140)을 포함하고, 반도체 칩(100)들이 다수의 유니트 레벨 기판(140) 상에 플립 칩 본딩되어 있는 스트립 레벨 기판(160) 상에 분말 타입의 언더필 형성 물질(150a)을 도포 장 비를 이용하여 계산된 적당량만큼 도포한다. 여기서, 분말 타입의 언더필 형성 물질(150a)이 도포되는 영역은 스트립 레벨 기판(160) 상의 유니트 레벨 기판(140) 상에 반도체 칩(100)이 플립 칩 본딩 되어 있지 않은 부분이다. 이어서, 분말 타입의 언더필 형성 물질(150a)이 도포된 스트립 레벨 기판(160)을 한꺼번에 저장할 수 있는 평탄한 저장고에 저장시킨다.
여기서, 스트립 레벨 기판(160) 상에 구비된 유니트 레벨 기판(140)들 중 하나의 유니트 레벨 기판(140)과 하나의 반도체 칩(110)이 플립 칩 본딩된 형태는 일면에 형성되어 있는 다수의 본딩 패드(110) 상에 전기 도선의 역할을 하는 다수의 통전 수단(120)을 형성시킨 반도체 칩(100)을 내부에 도전 패턴(미도시)을 구비하고 상면에 접속 패드(130)가 형성되어 있는 유니트 레벨 기판(140) 상에 플립 칩 본딩되어 있는 형태이다.
이때, 상기 반도체 칩(100)의 본딩 패드(110) 상에 형성된 통전 수단(120)은 솔더 페이스트(Solder paist)(미도시)가 도포된 유니트 레벨 기판(140)의 접속 패드(130)에 일대일 대응으로 부착되어 반도체 칩(100)과 유니트 레벨 기판(140) 사이에 전기적인 연결을 이루고 리플로우 솔더링(Reflow Soldering) 공정을 거쳐 물리적으로 접착된다.
그런 다음, 도 2c 내지 도 2d에 도시된 바와 같이, 상기와 같이 분말 타입의 언더필 형성 물질(150a)이 도포된 스트립 레벨 기판(160)들이 저장고(미도시)에 일정량 채워지면, 이 용기를 경화 오븐(Cure Oven)에 넣고 온도를 서서히 가하여 분말 형태의 언더필 물질을 액상의 언더필 물질로 변형시킨다.
이후, 액상으로 변형된 언더필 형성 물질은 통전 수단(120) 사이에 흘러들어가 반도체 칩(100)과 유니트 레벨 기판(140) 사이를 충진시키게 되고, 일정 시간이 경과하면 경화되어 언더필(150b)을 형성한다.
그리고, 도시하지는 않았지만, 상기 언더필 형성 후 몰딩 공정 등을 포함한 플립 칩 패키지를 제작하는 후속 공정을 진행하여 반도체 패키지를 완성한다.
본 발명에 따르면, 분말 타입의 언더필 형성 물질을 스트립 레벨 기판에 도포한 후 경화 공정 중의 가해지는 열에 의해 분말 타입의 언더필 형성 물질이 액상으로 변형되어 통전 수단인 범프 사이를 모세관 현상에 의하여 퍼져나가고, 이후 경화되기 때문에 한번의 공정으로 간단히 언더필의 형성이 가능하고, 종래와 같이 액상 타입의 언더필 형성 물질이 통전 수단 사이에 충진될 때까지 기다린 후 재도포할 필요가 없어 공정 진행 시간을 단축시킬 수 있다.
또한, 국부적인 부분을 액상 형태의 언더필 물질로 여러번 도포하여 전체를 충진하는 것이 아니라, 전체에 분말 타입의 언더필 형성 물질이 도포된 상태에서 경화 공정 중에 분말 타입의 언더필 형성 물질이 액상 타입으로 변화되어 반도체 칩과 기판 사이에 충진되기 때문에 보다 균일한 충진이 가능하게 된다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 액상이 아닌 분말 타입의 언더필 형성 물질을 사용하여 언더필을 형성시킴으로써, 액상 타입의 언더필 형성 물질을 사용할 때보다 도포 시간과 같은 공정 시간이 줄어들어 언더필 형성 공정 시간을 단축시킬 수 있다.
그리고, 분말 타입의 언더필 형성 물질로 스트립 레벨 기판 전체를 도포한 후 액상으로 변형시켜 충진시키기 때문에, 언더필을 형성하는 물질이 과충진 및 미충진 없이 균일하게 반도체 칩과 유니트 레벨 기판 사이를 충진시킬 수 있다.

Claims (1)

  1. 다수의 유니트 레벨 기판을 포함하는 스트립 레벨 기판 상의 각 유니트 레벨 기판 상에 반도체 칩을 플립 칩 본딩하는 단계;
    상기 유니트 레벨 기판들 사이의 스트립 레벨 기판 영역 상에 분말 타입의 충진재를 도포하는 단계; 및
    상기 분말 타입의 충진재를 용융시켜 유니트 레벨 기판과 반도체 칩 사이 공간으로 용융된 충진재가 흘러들어 가도록 함과 아울러 상기 흘러들어간 충진재를 경화시키는 단계;를
    포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
KR1020060083793A 2006-08-31 2006-08-31 반도체 패키지의 제조 방법 KR20080020374A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060083793A KR20080020374A (ko) 2006-08-31 2006-08-31 반도체 패키지의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060083793A KR20080020374A (ko) 2006-08-31 2006-08-31 반도체 패키지의 제조 방법

Publications (1)

Publication Number Publication Date
KR20080020374A true KR20080020374A (ko) 2008-03-05

Family

ID=39395404

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060083793A KR20080020374A (ko) 2006-08-31 2006-08-31 반도체 패키지의 제조 방법

Country Status (1)

Country Link
KR (1) KR20080020374A (ko)

Similar Documents

Publication Publication Date Title
US6576495B1 (en) Microelectronic assembly with pre-disposed fill material and associated method of manufacture
TWI533421B (zh) 半導體封裝結構及半導體製程
US8377745B2 (en) Method of forming a semiconductor device
JP2004260138A (ja) 半導体装置及びその製造方法
TW201426928A (zh) 具有在封裝間之電絕緣材料之層疊封裝(PoP)
CN102446776A (zh) 电子装置的制造方法及电子装置
JP4569605B2 (ja) 半導体装置のアンダーフィルの充填方法
CN104979314A (zh) 半导体封装结构及半导体工艺
US7687314B2 (en) Electronic apparatus manufacturing method
JP4882570B2 (ja) モジュールの製造方法と、それにより製造したモジュール
JP3309832B2 (ja) 電子部品の接続構造及び接続方法
KR20080020374A (ko) 반도체 패키지의 제조 방법
JP4752717B2 (ja) モジュールの製造方法
JP2008277594A (ja) 半導体装置、およびその製造方法、並びにその製造方法に用いるリードフレーム
JP3273556B2 (ja) 機能素子の実装構造体とその製造方法
JP3845079B2 (ja) 半導体パッケージおよびその製造方法
JP3990814B2 (ja) 電子部品の製造方法および電子部品の製造装置
CN107818959B (zh) 半导体封装结构
JPH1098077A (ja) 半導体装置の製造方法
JP2010232671A (ja) 半導体装置のアンダーフィル充填方法
JP2003332381A (ja) 電子部品の実装方法
CN117334808A (zh) Led固晶工艺及led显示模组
JP2004179623A (ja) 回路モジュールの製造方法
KR20090107271A (ko) 도전성 입자가 첨가된 언더필 수지 및 이를 이용한 반도체패키징 방법과 반도체 패키지
JP2010087349A (ja) 電子部品の実装構造およびその実装方法

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination