KR20080019922A - 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명의 실시예에 따른 반도체 소자는 소자영역과 스크라이브(scribe) 영역을 포함하는 기판; 상기 소자영역과 스크라이브(scribe) 영역에 각각 비아홀을 포함하면서 상기 기판상에 순차적으로 형성된 층간절연층과 비도전성막; 상기 소자영역의 비아홀에 형성된 비아플러그; 및 상기 스크라이브 영역의 비아홀의 일부를 메워 형성된 얼라인 마크;를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 비도전성막에 의해 포토얼라인 마크(Photo Align Mark)의 CMP에 의한 어택(Attack) 및 형태 변화를 감소하는 효과가 있다.
포토얼라인 마크(Photo Align Mark), CMP, 어택(Attack)
Description
도 1은 종래기술에 의할 경우, 얼라인 마크(align mark)가 CMP에 의해 심하게 어택(attack)된 모습을 나타내는 사진.
도 2는 종래기술에 의할 경우, 얼라인 마크(align mark)가 CMP에 의해 심하게 어택(attack)되어 얼라인 시그널(allign signal)이 미약하게 되어 페일(fail)이 발생하는 도면.
도 3 내지 도 4는 본 발명의 실시예에 따른 반도체소자의 제조공정의 단면도.
<도면의 주요 부분에 대한 설명>
120: 제1 층간절연층 130: 제2 층간절연층
140: 비도전성막 150: 비아 플러그용 금속
155: 비아 플러그
본 발명은 반도체 소자 및 그 제조방법에 관한 것이다.
일반적으로 반도체소자는 반도체소자의 정렬을 판단하기 위해 얼라인 마크를 스크라이브(scribe) 영역에 형성한다.
그런데, 종래기술에 의해 공정이 진행되면, 포토 얼라인 마크(Photo Align Mark)가 CMP(Chemical Mechanical Polishing) 공정에 의해 많이 어택(Attack) 및 과도하게 CMP되어, Photo 장비에서 인식하지 못하는 문제점들이 종종 발생한다.
도 1은 종래기술에 의할 경우, 얼라인 마크(align mark)가 CMP에 의해 심하게 어택(attack)된 모습을 나타내는 사진이다.
즉, 상기 기판의 스크라이브 영역에는 9개의 얼라인 마크가 형성되어 있는데, 스크라이브 영역의 옥사이드가 평탄화공정 중에 어택됨으로써 옥사이드의 두께가 불균일하여 광학적인 이미지에서 울긋불긋하게 나타나는 것이다.
또한, 도 2는 종래기술에 의할 경우, 얼라인 마크(align mark)가 CMP에 의해 심하게 어택(attack)되어 얼라인 시그널(allign signal)이 미약(A 부분)하게 되어 페일(fail)이 발생하는 도면이다.
즉, 상기 도 1의 9개의 얼라인 마크를 시그널화하는 경우, 총 9개의 얼라인 마크에 대응되는 시그널 중 가장 좌측와 가장 우측에 있는 시그널을 제외한 나머지 7개의 시그널(A영역)은 그 시그널이 미약하여 얼라인 마크로서 제대로 기능을 하지 못하는 문제가 발생한다.
따라서, 종래기술에 의하면 얼라인 마크(align mark)가 CMP에 의해 심하게 어택(attack)되어 더 이상 공정을 진행하지 못하고, 포토 얼라인 페일(Photo Align Fail)이 발생하는 모든 웨이퍼는 스크랩(scrap)되는 문제가 발생한다.
본 발명은 포토(Photo)공정의 얼라인 페일(Align Fail) 방지방법을 제공하고자 하는 반도체소자 및 그 제조방법에 관한 것으로서, Photo 장비에서 인식하는 얼라인 마크(Align Mark)의 어택(Attack) 및 과도한 형태 변화를 줄임으로, 장비에러를 많이 감소시키고, 웨이퍼의 스크랩(Scrap)을 줄일 수 있는 반도체 소자 및 그 제조방법을 제공하고자 한다.
상기의 목적을 달성하기 위한 본 발명에 따른 반도체 소자는 소자영역과 스크라이브(scribe) 영역을 포함하는 기판; 상기 소자영역과 스크라이브(scribe) 영역에 각각 비아홀을 포함하면서 상기 기판상에 순차적으로 형성된 층간절연층과 비도전성막; 상기 소자영역의 비아홀에 형성된 비아플러그; 및 상기 스크라이브 영역의 비아홀을 일부 메워 형성된 얼라인 마크;를 포함하는 것을 특징으로 한다.
또한, 상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은 소자영역과 스크라이브(scribe) 영역을 포함하는 기판 전면 위에 층간절연층을 형성하는 단계; 상기 층간절연층 상에 비도전성막을 형성하는 단계; 상기 비도전성막 및 층간절연층을 식각하여 소자영역과 스크라이브 영역에 각각 비아홀을 형성하는 단계; 상기 소자영역의 비아홀은 메우고, 상기 스크라이브 영역 상의 비아홀은 완전히 메우지 않도록 상기 기판 전면에 비아플러그용 금속을 형성하는 단계; 및 상기 비도전성막을 노출하도록 상기 비아플러그용 금속을 평탄화하여 상기 소자영역에는 비아플러그를 형성하고, 상기 스크라이브 영역 상에는 얼라인 마크를 형성하 는 단계;를 포함하는 것을 특징으로 한다.
이와 같은 본 발명에 의하면, 포토 얼라인 마크(Photo Align Mark)의 CMP에 의한 어택(Attack) 및 형태 변화를 감소함으로써, 얼라인 페일(Align Fail)에 의한 Photo 공정 리웍(rework)을 감소할 수 있을 뿐만 아니라, 웨이퍼의 스크랩(Scrap)을 크게 줄일 수 있는 장점이 있다.
이하, 본 발명에 따른 반도체 소자 및 그 제조방법의 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
도 4는 본 발명의 실시예에 따른 반도체소자의 단면도이다.
본 발명의 실시예에 따른 반도체소자는 씨모스 이미지센서에 대한 것이나, 씨모스 이미지센서에 한정되는 것이 아니며 다른 반도체소자에도 적용이 가능하다.
본 발명의 실시예에 따른 반도체소자는 소자영역과 스크라이브(scribe) 영역을 포함하는 기판; 비아홀을 포함하면서 상기 기판상에 순차적으로 형성된 층간절연층과 비도전성막; 비아플러그; 및 얼라인 마크;를 포함할 수 있다.
상기 기판(미도시)은 소정의 소자영역과 스크라이브(scribe) 영역을 포함할 수 있다.
상기 층간절연층은 상기 기판(미도시) 전면 위에 형성된 제1 층간절연층(120)과, 상기 제1 층간절연층(120) 상에 형성된 제2 층간절연층(130)을 포함할 수 있다.
상기 층간절연층은 TEOS-CVD, PECVD(Plasma Enhanced Chemical Vapor Deposition)-SiO2, PECVD-SiON, TEOS를 이용한 BPSG, 실렌가스(silane gas, SiH4)를 이용하여 도핑 된 CVD- SiO2 막, 인(P)으로 도핑 된 CVD-PSG(phospho silicate glass)를 사용할 수 있으며 다른 유전체를 사용할 수도 있다.
상기 층간절연층 상에는 비도전성막(140)이 형성된다. 상기 비도전성막(140)은 이후 증착되는 비아플러그용 금속(150)의 평탄화공정시 얼라인 마크의 보호막의 역할을 한다. 상기 비도전성막(140)은 비아플러그용 금속(150)과의 평탄화공정시 보호막 역할을 할 수 있는 단단한(hard) 비도전성막이다.
예를 들어, 본원발명에서는 SiN를 비도전성막으로 채용하여 얼라인 마크가 손상되지않고 효과적으로 포토공정이 진행될 수 있었다.
또한, 상기 비도전성막(140)은 100~500Å의 두께로 형성될 수 있다. 즉, 본원발명에서 상기 비도전성(140)이 100Å~500Å의 두께로 형성됨으로써 얼라인 마크의 손상이없이 포토공정이 효율적으로 진행될 수 있었다. 특히, 상기 비도전성막(140)이 100Å 미만의 경우에는 비아플러그용 금속을 평탄화공정시 너무 얇아 효율적인 보호막의 역할을 할 수 없을뿐더러, 100Å 미만의 두께의 보호막은 공정상 컨트롤하기 어려운 문제점이 있다.
또한, 상기 비도전성막(140)이 500Å 초과의 경우에는 특히, CIS(CMOS Image Sensor)에서 층간절연층의 두께가 너무 두꺼워져서 마이크로 렌즈를 통과한 빛이 포토다이오드에 도달하는 경로가 길어짐으로써 광감도가 낮아지는 문제가 있다.
상기 비아플러그(155)는 상기 소자영역의 비아홀을 메우면서 형성되며, 상기 얼라인 마크는 상기 스크라이브 영역의 비아홀은 메우지 않으면서 형성된다.
본 발명에 따른 반도체 소자에 의하면 포토 얼라인 마크(Photo Align Mark) 의 CMP에 의한 어택(Attack) 및 형태 변화를 감소함으로써, 얼라인 페일(Align Fail)에 의한 Photo 공정 리웍(rework)을 감소할 수 있을 뿐만 아니라, 웨이퍼의 스크랩(Scrap)을 크게 줄일 수 있는 효과가 있다.
다음으로, 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명한다.
도 3 내지 도 4는 본 발명의 실시예에 따른 반도체소자의 제조공정의 단면도이다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은 기판 전면 위에 층간절연층을 형성하는 단계; 비도전성막을 형성하는 단계; 비아홀을 형성하는 단계; 비아플러그용 금속을 형성하는 단계; 및 비아플러그 및 얼라인 마크를 형성하는 단계;를 포함할 수 있다.
우선, 도 3과 같이, 소자영역과 스크라이브(scribe) 영역을 포함하는 기판(미도시) 전면 위에 층간절연층을 형성한다.
상기 층간절연층을 형성하는 단계는 상기 기판 전면 위에 제1 층간절연층(120)을 형성하고, 상기 제1 층간절연층(120) 상에 제2 층간절연층(130)을 형성하는 단계를 포함할 수 있다.
상기 층간절연층은 TEOS-CVD, PECVD(Plasma Enhanced Chemical Vapor Deposition)-SiO2, PECVD-SiON, TEOS를 이용한 BPSG, 실렌가스(silane gas, SiH4)를 이용하여 도핑 된 CVD- SiO2 막, 인(P)으로 도핑 된 CVD-PSG(phospho silicate glass)를 사용할 수 있으며 다른 유전체를 사용하여 형성될 수도 있다.
다음으로, 상기 층간절연층 상에 비도전성막(140)을 형성한다.
상기 비도전성막(140)은 이후 증착되는 비아플러그용 금속(150)의 평탄화공정시 얼라인 마크의 보호막의 역할을 한다. 상기 비도전성막(140)은 비아플러그용 금속(150)과의 평탄화공정시 보호막 역할을 할 수 있는 단단한(hard) 비도전성막이다.
예를들어, 본원발명에서는 SiN를 비도전성막으로 채용하여 얼라인 마크가 손상되지않고 효과적으로 포토공정이 진행될 수 있었다.
또한, 상기 비도전성막(140)은 100~500Å의 두께로 형성될 수 있다. 즉, 본원발명에서 상기 비도전성막(140)이 100Å~500Å의 두께로 형성됨으로써 얼라인 마크의 손상이없이 포토공정이 효율적으로 진행될 수 있었다. 특히, 상기 비도전성막(140)이 100Å 미만의 경우에는 비아플러그용 금속을 평탄화공정시 너무 막이 얇아 효율적인 보호막의 역할을 할 수 없을 뿐더러, 100Å 미만의 두께의 보호막은 공정상 컨트롤하기 어려운 문제점이 있다.
또한, 상기 비도전성막(140)이 500Å 초과의 경우에는 특히, CIS(CMOS Image Sensor)에서 층간절연층의 두께가 너무 두꺼워져서 마이크로 렌즈를 통과한 빛이 포토다이오드에 도달하는 경로가 길어짐으로써 광감도가 낮아지는 문제가 있다.
다음으로, 상기 비도전성막(140) 및 층간절연층을 식각하여 소자영역과 스크라이브 영역에 각각 비아홀을 형성한다.
다음으로, 상기 소자영역의 비아홀은 메우고, 상기 스크라이브 영역 상의 비아홀은 완전히 메우지 않도록 상기 기판 전면에 비아플러그용 금속(150)을 형성한 다. 상기 비아플러그용 금속(150)으로는 W(텅스텐), Al(알루미늄) 또는 Cu(구리)일 수 있으며, 다른 금속도 사용이 가능하다. Al은 낮은 저항률, SiO2 및 실리콘에 대한 좋은 접착력의 장점이 있다. Cu는 Al 보다 낮은 저항률과 전자이탈 방지능력이 우수한 장점이 있다. 또한, Al에 Cu, Ti, Si 등을 소량 섞어서 금속층으로 사용하면 Al의 전자이탈현상을 제거하게 되는 장점이 있게 된다.
다음으로, 도 4와 같이, 상기 비도전성막(140)을 노출하도록 상기 비아플러그용 금속(150)을 평탄화하여 상기 소자영역에는 비아플러그(155)를 형성하고, 상기 스크라이브 영역 상에는 얼라인 마크를 형성한다.
이때, 도 4와 같이, 상기 비도전성막(140)에 의해 스크라이브 영역의 얼라인마크(120, 130)가 손상되지않고 원래의 형태를 유지하게 된다.
본 발명에 따른 반도체 소자의 제조방법에 의하면 비도전성막에 의해 포토 얼라인 마크(Photo Align Mark)의 CMP에 의한 어택(Attack) 및 형태 변화를 감소함으로써, 얼라인 페일(Align Fail)에 의한 Photo 공정 리웍(rework)을 감소할 수 있을 뿐만 아니라, 웨이퍼의 스크랩(Scrap)을 크게 줄일 수 있는 효과가 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체 소자 및 그 제조방법에 의하면 비도전성막에 의해 포토얼라인 마크(Photo Align Mark)의 CMP에 의한 어택(Attack) 및 형태 변화를 감소함으로써, 얼라인 페일(Align Fail)에 의한 Photo 공정 리웍(rework)을 감소할 수 있을 뿐만 아니라, 웨이퍼의 스크랩(Scrap)을 크게 줄일 수 있는 효과가 있다.
Claims (9)
- 소자영역과 스크라이브(scribe) 영역을 포함하는 기판;상기 소자영역과 스크라이브(scribe) 영역에 각각 비아홀을 포함하면서 상기 기판상에 순차적으로 형성된 층간절연층과 비도전성막;상기 소자영역의 비아홀에 형성된 비아플러그; 및상기 스크라이브 영역의 비아홀을 일부만 메워 형성된 얼라인 마크;를 포함하는 것을 특징으로 하는 반도체 소자.
- 제1 항에 있어서,상기 층간절연층은상기 기판 전면 위에 형성된 제1 층간절연층; 및상기 제1 층간절연층 상에 형성된 제2 층간절연층;을 포함하는 것을 특징으로 하는 반도체 소자.
- 제1 항에 있어서,상기 비도전성막은SiN막인 것을 특징으로 하는 반도체 소자.
- 제1 항에 있어서,상기 비도전성막은100Å~500Å의 두께의 비도전성막인 것을 특징으로 하는 반도체 소자.
- 제1 항에 있어서,상기 반도체 소자는 씨모스 이미지 센서인 것을 특징으로 하는 반도체 소자.
- 소자영역과 스크라이브(scribe) 영역을 포함하는 기판 전면 위에 층간절연층을 형성하는 단계;상기 층간절연층 상에 비도전성막을 형성하는 단계;상기 비도전성막 및 층간절연층을 식각하여 소자영역과 스크라이브 영역에 각각 비아홀을 형성하는 단계;상기 소자영역의 비아홀은 메우고, 상기 스크라이브 영역 상의 비아홀은 완전히 메우지 않도록 상기 기판 전면에 비아플러그용 금속을 형성하는 단계; 및상기 비도전성막을 노출하도록 상기 비아플러그용 금속을 평탄화하여 상기 소자영역에는 비아플러그를 형성하고, 상기 스크라이브 영역 상에는 얼라인 마크를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제6 항에 있어서,상기 층간절연층을 형성하는 단계는상기 기판 전면 위에 제1 층간절연층을 형성하는 단계; 및상기 제1 층간절연층 상에 제2 층간절연층을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제6 항에 있어서,상기 비도전성막을 형성하는 단계는상기 평탄화공정에 저지성이 있는 SiN막인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제6 항에 있어서,상기 비도전성막을 형성하는 단계는100Å~500Å의 비도전성막을 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
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