KR20080017277A - 저항성 메모리 셀의 메모리 상태를 결정하는 방법 및저항성 메모리 셀의 메모리 상태를 측정하는 디바이스 - Google Patents

저항성 메모리 셀의 메모리 상태를 결정하는 방법 및저항성 메모리 셀의 메모리 상태를 측정하는 디바이스 Download PDF

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코르빈 리아브
미카엘 안게르바우어
하인츠 회니히슈미트
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키몬다 아게
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Abstract

저항성 메모리 셀의 메모리 상태를 결정하는 방법이 제공되고, 상기 메모리 셀은 제 1 전극, 제 2 전극, 및 상기 제 1 전극과 상기 제 2 전극 사이에 배치된 활성 물질을 포함하며, 상기 제 1 전극과 상기 제 2 전극 사이에 전압을 인가함으로써 상기 메모리 셀의 판독 캐패시티를 생성하는 단계, 상기 메모리 셀의 활성 물질 위에서 방전시키는 단계, 및 상기 판독 캐패시티의 방전 시에 상기 전압의 변화에 의존하여 상기 메모리 셀의 메모리 상태를 결정하는 단계를 포함한다.

Description

저항성 메모리 셀의 메모리 상태를 결정하는 방법 및 저항성 메모리 셀의 메모리 상태를 측정하는 디바이스{Method of Determining a Memory State of a Resistive Memory Cell and Device Measuring the Memory State of a Resistive Memory Cell}
본 발명은 저항성 메모리 셀의 메모리 상태를 결정하는 방법 및 저항성 메모리 셀의 메모리 상태를 측정하는 디바이스에 관한 것이다.
반도체 디바이스들은 컴퓨터, 휴대 전화, 라디오 및 텔레비전과 같은 다양한 전기 및 전자 어플리케이션들에서 집적 회로들에 사용된다. 반도체 디바이스의 특정한 일 형태는 RAM(random access memory) 디바이스와 같은 반도체 저장 디바이스이다. RAM 디바이스는 정보를 저장하기 위해 전하를 사용한다. 다수의 RAM 디바이스들은 2 세트의 선택 라인, 워드 라인 및 비트 라인을 갖는 2-차원 어레이에 배치된다. 개개의 저장 셀은 그 워드 라인 및 비트 라인을 활성화함으로써 선택된다. 어레이 내의 어떤 메모리 셀에서 교차하는 로우(row) 및 컬럼(column)이 알려진다면 상기 셀이 직접 액세스될 수 있기 때문에, RAM 디바이스들은 "랜덤 액세스"로 간주된다.
통상적으로 사용되는 RAM 형태는 동적(dynamic) RAM 디바이스로서 알려져 있다. DRAM(dynamic random access memory)은 쌍으로 된 트랜지스터 및 캐패시터를 갖는 메모리 셀들을 갖는다. 동적 메모리로서, DRAM은 그 정보를 보유하기 위해 재생되어야 한다. 6 개의 트랜지스터들을 포함할 수 있는 SRAM(static random access memory)은 디바이스에 전력이 유지되는 한 그 상태를 보유할 것이다. 전력 없이 메모리를 보유하기 위해서는 비-휘발성 메모리가 사용되어야 한다. 비-휘발성 메모리들의 예로는 CBRAM(conductive bridging random access memory), MRAM(magnetoresistive random access memory) 및 PCRAM(plated chalcogenide random access memory)을 포함한다.
저항성 메모리 셀들의 메모리 밀도를 개선시키는 것이 바람직하다.
본 발명의 일 실시예에 따르면, 저항성 메모리 셀의 메모리 상태를 결정하는 방법이 제공되고, 상기 메모리 셀은 제 1 전극, 제 2 전극, 및 상기 제 1 전극과 상기 제 2 전극 사이에 배치된 활성 물질을 포함하며, 상기 제 1 전극과 상기 제 2 전극 사이에 전압을 인가함으로써 상기 메모리 셀의 판독 캐패시티(read capacity)를 충전 또는 방전시키는 단계, 및 상기 판독 캐패시티의 충전 또는 방전 시에 상기 전압의 변화에 의존하여 상기 메모리 셀의 메모리 상태를 결정하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 저항성 메모리 셀의 메모리 상태를 결정하는 방법이 제공되고, 상기 메모리 셀은 제 1 전극, 제 2 전극, 및 상기 제 1 전극과 상기 제 2 전극 사이에 배치된 활성 물질을 포함하며, 상기 제 1 전극과 상기 제 2 전극 사이에 전압을 인가함으로써 (상기 메모리 셀의 활성 물질을 통해) 상기 메모리 셀의 판독 캐패시티를 충전 또는 방전시키는 단계, 및 상기 판독 캐패시티의 충전 또는 방전 시에 상기 전압의 변화에 의존하여 상기 메모리 셀의 메모리 상태를 결정하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 제 1 전극의 전압은 판독 캐패시티의 충전 또는 방전 시 일정하게 유지된다.
본 발명의 일 실시예에 따르면, 제 2 전극의 전압은 판독 캐패시티의 충전 또는 방전 시 적합화 공정(adaptation process)을 수행하고, 상기 적합화 공정은 제 1 전극의 전압에 대해 제 2 전극의 전압을 적합화한다.
본 발명의 일 실시예에 따르면, 메모리 상태는 적합화 공정의 특성들에 의존하여 결정된다.
본 발명의 일 실시예에 따르면, 메모리 상태의 결정은 제 2 전극의 전압을 샘플링함으로써 수행되고, 대응하는 전압 샘플링 값들은 기준 전압과 비교된다.
본 발명의 일 실시예에 따르면, 상기 샘플링은 제 2 전극의 전압과 1 이상의 기준 전압의 차이가 사전설정된 전압 임계값보다 큰 시간 인스턴스(time instance)들에서 수행될 수 있다.
본 발명의 일 실시예에 따르면, 전압 적합화 함수(voltage adaptation function)는 메모리 셀의 각각의 가능한 메모리 상태에 할당되고, 각각의 전압 적합화 함수는 제 1 전극의 전압에 대해 제 2 전극의 전압의 각각의 조정 공정을 반영(reflect)하며, 1 이상의 샘플링 시간은 각각의 전압 적합화 함수에 할당되고, 1 이상의 샘플링 시간은 전압 적합화 함수와 1 이상의 기준 전압 간의 차이가 사전설정된 전압 임계값보다 크도록 선택된다.
본 발명의 일 실시예에 따르면, 판독 캐패시티의 충전 또는 방전을 반영한 전압 적합화 함수는 가능한 전압 적합화 함수들에 할당된 샘플링 시간들에서 제 2 전극의 전압을 샘플링하고, 대응하는 샘플링 값들을 처리함으로써 결정되고, 결정된 전압 적합화 함수에 의존하여 메모리 셀의 메모리 상태를 결정한다.
본 발명의 일 실시예에 따르면, 샘플링 시간들은 낮은 저항을 갖는 메모리 상태들의 전압 적합화 함수들의 샘플링 시간들이 높은 전압을 갖는 메모리 상태들 의 전압 적합화 함수들의 샘플링 시간들보다 더 이전(old)이도록 선택된다.
본 발명의 일 실시예에 따르면, 1 이상의 기준 전압은 메모리 셀의 공급 전압에 직접적으로 비례하거나, 메모리 셀의 기록 전압에 직접적으로 비례한다.
본 발명의 일 실시예에 따르면, 제 2 전극의 전압의 샘플링은 비트 라인을 통해 제 2 전극에 전기적으로 연결된 샘플링 수단을 이용하여 수행된다.
본 발명의 일 실시예에 따르면, 비트 라인은 샘플링 공정 시에 샘플링 유닛으로부터 전기적으로 단절(disconnect)된다.
본 발명의 일 실시예에 따르면, 제 2 전극의 전압의 샘플링은 병렬로 연결된 복수의 샘플링 유닛들을 사용하여 수행되고, 각각의 샘플링 유닛은 비트 라인을 통해 제 2 전극에 전기적으로 연결된다.
본 발명의 일 실시예에 따르면, 샘플링 공정의 시작에서 모든 샘플링 유닛들은 비트 라인에 전기적으로 연결되고, 각각의 샘플링 시간에서, 샘플링 유닛들 중 하나는 비트 라인으로부터 전기적으로 단절되며, 상기 비트 라인으로부터 전기적으로 단절된 마지막 샘플링 유닛은 전류 샘플링 공정을 수행한다.
본 발명의 일 실시예에 따르면, 샘플링 공정 시, 샘플링 유닛들에 1 이상의 기준 전압을 공급하는 공급 라인들은 샘플링 유닛들로부터 전기적으로 단절된다.
본 발명의 일 실시예에 따르면, 샘플링 유닛들의 개수는 n-1 개이며, 여기서 n은 메모리 셀의 가능한 메모리 상태들의 개수이다.
본 발명의 일 실시예에 따르면, 전압 적합화 함수에 할당된 샘플링 시간들은 다음의 공정들:
a) 기준 메모리 셀의 제 1 전극과 제 2 전극 사이에 전압을 인가함으로써 전압 적합화 함수에 대응하는 메모리 상태를 갖는 기준 메모리 셀의 판독 캐패시티를 충전 또는 방전하는 단계;
b) 1 이상의 샘플링 시간에서 전압의 변화를 샘플링함으로써 기준 메모리 셀의 충전 또는 방전 시에 전압의 변화를 결정하는 단계;
c) 상기 전압의 변화가 사전설정된 전압 타겟 범위 내에 있지 않은 경우, 1 이상의 다른 샘플링 시간을 이용하여 상기 공정들 a) 및 b)를 반복하는 단계에 기초하여 결정된다.
본 발명의 일 실시예에 따르면, 샘플링 시간들은 클록 사이클의 배수이다.
본 발명의 일 실시예에 따르면, 제 1 샘플링 시간은 상기 제 1 샘플링 시간에서의 전압의 변화가 사전설정된 전압 타겟 범위에 있지 않은 경우, 충전 공정 또는 방전 공정의 이후의 시간 인스턴스들 쪽으로 시프트(shift)된 충전 공정 또는 방전 공정의 이전 시간 인스턴스이다.
본 발명의 일 실시예에 따르면, 저항성 메모리 셀의 메모리 상태를 프로그램하는 방법이 제공되고, 상기 메모리 셀은 제 1 전극, 제 2 전극, 및 상기 제 1 전극과 상기 제 2 전극 사이에 배치된 활성 물질을 포함하며, 상기 방법은:
a) 프로그램 전류 또는 프로그램 전압을 사용하여 상기 메모리 셀을 프로그램하는 단계;
b) 상기 제 1 전극과 상기 제 2 전극 사이에 전압을 인가함으로써 상기 메모리 셀의 판독 캐패시티를 충전 또는 방전시키는 단계;
c) 상기 판독 캐패시티의 충전 또는 방전 시에 상기 전압의 변화를 결정하는 단계; 및
d) 상기 전압의 변화가 사전설정된 타겟 범위 내에 있지 않은 경우, 상이한 프로그램 전류 또는 상이한 프로그램 전압을 사용하여 상기 공정들 a) 내지 c)를 반복하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 저항성 메모리 셀의 메모리 상태를 결정하는 메모리 상태 결정 디바이스가 제공되고, 상기 메모리 셀은 제 1 전극, 제 2 전극, 및 상기 제 1 전극과 상기 제 2 전극 사이에 배치된 활성 물질을 포함하며, 상기 디바이스는:
- 상기 제 1 전극과 상기 제 2 전극 사이에 전압을 생성하는 전압 공급 유닛; 및
- 상기 활성 물질을 통해 상기 메모리 셀의 판독 캐패시티의 충전 또는 방전 시에 발생하는 전압의 변화를 결정하는 전압 결정 유닛을 포함하고, 상기 전압 변화는 검출될 메모리 상태를 나타낸다.
본 발명의 일 실시예에 따르면, 전압 공급 유닛은 판독 캐패시티의 충전 또는 방전 시에 제 1 전극의 전압을 일정하게 유지한다.
본 발명의 일 실시예에 따르면, 제 2 전극은 상기 제 2 전극의 전압이 가변될 수 있고 제 1 전극의 전압으로 적합화될 수 있도록, 판독 캐패시티의 충전 또는 방전 시에 전압 공급 유닛으로부터 단절될 수 있다.
본 발명의 일 실시예에 따르면, 전압 결정 유닛은 상이한 샘플링 시간들에서 제 2 전극의 전압을 결정하고, 메모리 셀의 메모리 상태를 결정하기 위해 1 이상의 기준 전압과 대응하는 전압 샘플링 값들을 비교한다.
본 발명의 일 실시예에 따르면, 전압 결정 유닛은 제 2 전극의 전압과 1 이상의 기준 전압 간의 차이가 사전설정된 전압 임계값 이상인 샘플링 시간들에서 제 2 전극의 전압을 샘플링한다.
본 발명의 일 실시예에 따르면, 전압 적합화 함수는 메모리 셀의 각각의 가능한 메모리 상태에 할당되고, 각각의 전압 적합화 함수는 제 1 전극의 전압에 대해 제 2 전극의 전압의 각각의 조정 공정을 반영하며, 1 이상의 샘플링 시간은 각각의 전압 적합화 함수에 할당되고, 상기 1 이상의 샘플링 시간은 전압 적합화 함수와 1 이상의 기준 전압 간의 차이가 사전설정된 전압 임계값보다 크도록 선택된다.
본 발명의 일 실시예에 따르면, 전압 결정 유닛은 가능한 전압 적합화 함수들에 할당된 샘플링 시간들에서 제 2 전극의 전압을 샘플링하고, 대응하는 샘플링 값들을 처리함으로써, 판독 캐패시티의 충전 또는 방전을 반영하는 전압 적합화 함수를 결정한다.
본 발명의 일 실시예에 따르면, 저항값 결정 유닛은 결정된 전압 적합화 함수에 의존하여 메모리 셀의 메모리 상태를 결정한다.
본 발명의 일 실시예에 따르면, 샘플링 시간들은 낮은 저항을 갖는 메모리 상태들의 전압 적합화 함수들의 샘플링 시간들이 높은 저항을 갖는 메모리 상태들의 전압 적합화 함수들의 샘플링 시간보다 더 이전이도록 선택된다.
본 발명의 일 실시예에 따르면, 전압 결정 유닛은 제 2 전극의 전압을 샘플링하는 샘플링 유닛을 포함하고, 상기 샘플링 유닛은 비트 라인을 통해 제 2 전극에 전기적으로 연결된다.
본 발명의 일 실시예에 따르면, 비트 라인은 샘플링 공정 시에 스위칭 소자를 통해 샘플링 유닛으로부터 전기적으로 단절될 수 있다.
본 발명의 일 실시예에 따르면, 전압 결정 유닛은 병렬로 연결된 수 개의 샘플링 유닛들을 포함하고, 각각의 샘플링 유닛은 비트 라인을 통해 제 2 전극에 전기적으로 연결되며, 제 2 전극의 전압을 샘플링한다.
본 발명의 일 실시예에 따르면, 샘플링 공정의 시작에서 모든 샘플링 유닛들은 비트 라인에 전기적으로 연결되고, 각각의 샘플링 시간에서 상기 샘플링 유닛들 중 하나가 스위칭 소자를 통해 비트 라인으로부터 전기적으로 단절되며, 상기 비트 라인으로부터 전기적으로 단절된 마지막 샘플링 유닛이 전류 샘플링 공정을 수행한다.
본 발명의 일 실시예에 따르면, 샘플링 유닛들에 1 이상의 기준 전압을 공급하는 공급 라인들이 제공되고, 상기 공급 라인들은 샘플링 공정 시에 스위칭 소자들을 통해 상기 샘플링 유닛들로부터 전기적으로 단절될 수 있다.
본 발명의 일 실시예에 따르면, 샘플링 유닛들의 개수는 n-1 개이고, 여기서 n은 메모리 셀의 가능한 메모리 상태들의 개수이다.
본 발명의 일 실시예에 따르면, 전압 적합화 함수에 할당된 샘플링 시간들을 결정하기 위해, 반복 공정을 조정(coordinate)하는 샘플링 시간 결정 수단이 제공 되며, 상기 반복 공정은:
a) 기준 메모리 셀 내에 판독 캐패시티를 충전 또는 방전하는 단계를 포함하고, 상기 메모리 셀의 메모리 상태는 전압 공급 유닛을 사용하여 기준 메모리 셀의 제 1 전극과 제 2 전극 사이에 전압을 인가함으로써 전압 적합화 함수에 대응하며; 및
b) 전압 결정 수단을 사용하여 1 이상의 샘플링 시간에서 전압의 변화를 샘플링함으로써, 기준 판독 캐패시티의 충전 또는 방전 시에 전압의 변화를 결정하는 단계를 포함하고, 상기 샘플링 시간은 전압의 변화가 사전설정된 전압 타겟 범위에 있을 때까지 1 이상의 상이한 샘플링 시간을 이용하여 상기 공정들 a) 및 b)를 수행한다.
본 발명의 일 실시예에 따르면, 저항성 메모리 셀의 메모리 상태를 프로그램하는 디바이스가 제공되고, 상기 메모리 셀은 제 1 전극, 제 2 전극 및 상기 제 1 전극과 상기 제 2 전극 사이에 배치된 활성 물질을 포함하며, 상기 제 1 전극과 상기 제 2 전극 사이에 전압을 생성하는 전압 공급 유닛, 상기 활성 물질을 통해 상기 메모리 셀의 판독 캐패시티의 충전 또는 방전 시에 발생하는 상기 전압의 변화를 결정하는 전압 결정 유닛을 포함하며, 상기 전압 결정 유닛은 상기 전압의 변화에 기초하여 메모리 상태를 결정하고, 상기 전압의 대응하는 변화가 사전설정된 전압 타겟 범위 내에 있을 때까지, 프로그램 유닛이 프로그램 전류들 또는 프로그램 전압들을 사용하여 메모리 셀을 반복적으로 프로그램한다.
본 발명의 일 실시예에 따르면, 제 1 전극, 제 2 전극 및 상기 제 1 전극과 상기 제 2 전극 사이에 배치된 활성 물질을 포함하는 1 이상의 저항성 메모리 셀을 포함하는 메모리 디바이스가 제공되고, 상기 메모리 디바이스는 1 이상의 저항성 메모리 셀의 메모리 상태를 결정하는 1 이상의 디바이스를 더 포함하며, 상기 제 1 전극과 상기 제 2 전극 사이에 전압을 생성하는 전압 공급 유닛, 및 상기 활성 물질을 통해 상기 메모리 셀의 판독 캐패시티의 충전 또는 방전 시에 발생하는 전압의 변화를 결정하는 전압 결정 유닛을 포함하고, 상기 전압 변화는 검출될 메모리 상태를 나타낸다.
본 발명의 일 실시예에 따르면, 컴퓨팅 디바이스 또는 DSP 상에서 실행되는 때에, 제 1 전극, 제 2 전극, 및 상기 제 1 전극과 상기 제 2 전극 사이에 배치된 활성 물질을 포함하는 저항성 메모리 셀의 메모리 상태를 결정하는 방법을 수행하도록 구성된 컴퓨터 프로그램물이 제공되며, 상기 방법은 상기 제 1 전극과 상기 제 2 전극 사이에 전압을 인가함으로써 상기 메모리 셀의 판독 캐패시티를 충전 또는 방전하는 단계, 및 상기 판독 캐패시티의 충전 또는 방전 시에 상기 전압의 변화에 의존하여 상기 메모리 셀의 메모리 상태를 결정하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 컴퓨팅 디바이스 또는 DSP 상에서 실행되는 때에, 제 1 전극, 제 2 전극, 및 상기 제 1 전극과 상기 제 2 전극 사이에 배치된 활성 물질을 포함하는 저항성 메모리 셀의 메모리 상태를 결정하는 방법을 수행하도록 구성된 컴퓨터 프로그램물이 제공되며, 다음의 공정들:
a) 프로그램 전류 또는 프로그램 전압을 사용하여 메모리 셀을 프로그램하는 단계;
b) 상기 제 1 전극과 상기 제 2 전극 사이에 전압을 인가함으로써 상기 메모리 셀의 판독 캐패시티를 충전 또는 방전시키는 단계;
c) 상기 판독 캐패시티의 충전 또는 방전 시에 상기 전압의 변화를 결정하는 단계; 및
d) 상기 전압의 변화가 사전설정된 전압 타겟 범위 내에 있지 않은 경우, 상이한 프로그램 전류 또는 상이한 프로그램 전압을 사용하여 상기 공정들 a) 내지 c)를 반복하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 상술된 바와 같은 컴퓨터 프로그램물을 저장하는 데이터 캐리어가 제공된다.
본 발명의 실시예들이 CBRAM 디바이스와 같은 고체 전해질 디바이스들에 적용될 수 있기 때문에, 도 1a 및 도 1b를 참조한 다음의 설명에서는 CBRAM에 대한 기본 원리가 설명될 것이다. 또한, 본 발명의 실시예들은 PCRAM(phase changing random access memory) 디바이스들 또는 ORAM(organic random access memory) 디바이스들과 같은 다른 형태의 저항성 메모리 디바이스들에도 적용될 수 있음은 물론이다.
도 1a에 도시된 바와 같이, CBRAM 셀은 제 1 전극(101), 제 2 전극(102), 및 상기 제 1 전극(101)과 상기 제 2 전극(102) 사이에 개재되고 활성 물질인 고체 전해질 블록(또한, 이후 이온 전도체 블록이라고도 함)(103)을 포함한다. 제 1 전극(101)은 이온 전도체 블록(103)의 제 1 표면(104)과 접촉하고, 제 2 전극(102)은 이온 전도체 블록(103)의 제 2 표면(105)과 접촉한다. 이온 전도체 블록(103)은 격 리 구조체(isolation structure: 106)에 의해 그 환경에 대해 격리된다. 제 1 표면(104)은 통상적으로 이온 전도체(103)의 상부 표면이고, 제 2 표면(105)은 하부 표면이다. 동일한 방식으로, 제 1 전극(101)은 일반적으로 CBRAM 셀의 상부 전극이고, 제 2 전극(102)은 하부 전극이다. 제 1 전극(101) 및 제 2 전극(102) 중 하나는 반응성 전극이고, 다른 하나는 불활성 전극이다. 여기서, 제 1 전극(101)은 반응성 전극이고, 제 2 전극(102)은 불활성 전극이다. 이 예시에서, 제 1 전극(101)은 은(Ag)을 포함하고, 이온 전도체 블록(103)은 은-도핑된 칼코게나이드 물질을 포함하며, 격리 구조체(106)는 SiO2를 포함한다.
도 1a에 나타낸 바와 같은 전압이 이온 전도체 블록(103)에 걸쳐 인가되면, 제 1 전극(101)으로부터 이온 전도체 블록(103) 안으로 Ag+ 이온들을 구동시키는 산화 환원 반응이 개시되며, 이 반응에서 Ag+ 이온들이 Ag로 환원됨에 따라 상기 이온 전도체 블록(103) 내에 Ag 풍부한 클러스터들을 형성한다. 이온 전도체 블록(103)에 걸쳐 인가된 전압이 오랜 시간 주기 동안에 인가되면, 이온 전도체 블록(103) 내의 Ag 풍부한 클러스터의 개수 및 크기는 제 1 전극(101)과 제 2 전극(102) 사이에 전도성 브릿지(conductive bridge: 107)가 형성되는 정도까지 증가된다. 도 1b에 도시된 바와 같이 이온 전도체(103)에 걸쳐 전압(도 1에 인가된 전압과 반대 전압)이 인가되는 경우, 이온 전도체 블록(103)으로부터 제 1 전극(101)으로 Ag+ 이온들을 구동시키는 산화 환원 반응이 개시되며, 여기서 Ag+ 이온들은 Ag로 환원된다. 그 결과로, 이온 전도체 블록(103) 내의 Ag 풍부한 클러스터들의 개수 및 크기가 감소됨에 따라, 전도성 브릿지(107)를 삭제한다.
CBRAM 셀의 전류 메모리 상태를 결정하기 위하여, 예를 들어 감지 전류가 CBRAM 셀을 통해 보내진다. 감지 전류는 CBRAM 셀에 전도성 브릿지(107)가 존재하지 않는 경우에 높은 저항을 겪게 되고, CBRAM 셀에 전도성 브릿지(107)가 존재하는 경우에 낮은 저항을 겪게 된다. 높은 저항은, 예를 들어 "0"으로 나타낼 수 있는 한편, 낮은 저항은 "1"로 나타낼 수 있으며, 그 반대로도 가능하다. 또한, 메모리 상태는 본 발명에 설명된 바와 같은 감지 전압을 사용하여 수행될 수도 있다.
도 2는 본 발명에 따른 메모리 상태 결정 디바이스의 실시예(200)를 도시한다. 상기 디바이스(200)는 제 1 전극(101), 제 2 전극(102) 및 상기 제 1 전극(101)과 상기 제 2 전극(102) 사이에 배치된 활성 물질(예를 들어, 고체 전해질 블록)(103)을 포함하는 저항성 메모리 셀(100)의 메모리 상태를 결정하는 역할을 한다. 상기 디바이스(200)는 제 1 전극(101)과 제 2 전극(102) 사이에 전압을 생성할 수 있는 전압 공급 수단(201), 및 메모리 셀(100)의 활성 물질(103)을 통해 상기 메모리 셀(100)의 판독 캐패시티의 충전 또는 방전 시에 생기는 전압의 변화를 결정하는 전압 결정 수단(202)을 포함하고, 상기 전압의 변화는 검출될 메모리 상태를 나타낸다.
도 3은 본 발명에 따른 저항성 메모리 셀의 메모리 상태를 결정하는 방법의 일 실시예를 도시한다. 제 1 공정(P1)에서는, 제 1 전극과 제 2 전극 사이에 전압을 인가함으로써 메모리 셀의 제 1 전극과 제 2 전극 사이에 배치된 활성 물질 위 에 판독 캐패시티가 충전 또는 방전된다. 제 2 공정(P2)에서는, 상기 판독 캐패시티의 충전 또는 방전 시에 생기는 제 1 전극과 제 2 전극 사이의 전압의 변화에 의존하여 메모리 셀의 메모리 상태가 결정된다.
도 4는 본 발명에 따른 메모리 디바이스의 실시예(400)를 도시한다. 메모리 디바이스(400)는 제 1 전극(101), 제 2 전극(102) 및 상기 제 1 전극(101)과 상기 제 2 전극(102) 사이에 개재된 활성 물질(103)을 포함하는 저항성 메모리 셀(100)을 포함한다. 또한, 메모리 디바이스(400)는 제 1 입력/출력 단자(402), 제 2 입력/출력 단자(403), 게이트 단자(404) 및 벌크 단자(bulk terminal: 405)를 갖는 스위칭 소자(401)를 포함한다. 제 1 입력/출력 단자(402)는 저항성 메모리 셀의 제 2 전극(102)에 전기적으로 연결되고, 제 2 입력/출력 단자(403)는 비트 라인(406)에 전기적으로 연결된다. 스위칭 소자(401)는 워드 라인(도시되지 않음)에 전기적으로 연결된 게이트 단자(404)에 의해 제어된다. 비트 라인(406)은 디지털 출력 단자(407) 및 제어 단자(408)를 갖는 감지 증폭기(409)에 전기적으로 연결된다. 감지 증폭기(409)는 전압 증폭 기능(전압 증폭) 뿐만 아니라, 또 다른 기능(예를 들어, 래치(latch) 기능, 샘플링 기능, 신호 비교 기능 등)을 포함할 수 있다.
메모리 디바이스(400)의 작동 원리는 다음과 같다. 비트 라인은 제 1 전극(101)의 전압보다 더 작은(또는 더 높은, 이하 참조) 전압, 이 예시에서는 1.3 V로 설정된다. 프리로딩 공정(preloading process) 시, 게이트 단자(404)의 전압은 스위칭 소자(401)가 폐쇄되게 하는, 즉 비트 라인(406)이 저항성 메모리 셀(100)로부터 전기적으로 단절되게 하는 값으로 설정된다. 제 1 전극(102)의 전압은 일정한 전압, 이 예시에서는 1.5 V로 설정(또는 유지)된다. 그 후, 게이트 단자(404)는 스위칭 소자(401)가 개방되게 하는, 즉 저항성 메모리 셀(100)이 비트 라인(406)에 전기적으로 연결되는 전압으로 설정된다. 이와 동시에 또는 이전에, 비트 라인(406)은 프리로딩 공정을 유도하는 프리로딩 유닛(도시되지 않음)으로부터 전기적으로 단절된다. 제 1 전극(101)의 전압이 일정한 값으로 유지되기 때문에, 비트 라인(406)의 전압은 제 1 전극(101)의 전압으로 적합화된다. 제 1 전극(101)의 전압으로의 비트 라인(406)의 전압의 적합화는 제 1 전극(101)과 제 2 전극(102) 간의 전압 차가 저항성 메모리 셀(100) 내에 판독 캐패시티를 충전하고, 그 후 저항성 메모리 셀(100)의 활성 물질을 통해 방전된다는 사실에 기인한다. 전압 적합화 공정은 감지 증폭기(407)에 의해 검출되고 감지된다. 대안적으로, 제 2 전극(102)의 전압은 제 1 전극의 전압보다 높은 전압 값으로 설정될 수 있다(프리로딩 공정). 이 경우, 전압 적합화 공정에서는 판독 캐패시티의 방전 공정이 아니라 충전 공정이 수행될 것이다.
도 5에 도시된 바와 같이, 제 1 전극(101)의 전압으로의 비트 라인(406) 전압의 적합화는 저항성 메모리 셀(100)의 활성 물질(103)의 저항에 따라 변화한다. 각각의 방전 공정에 대해 일정한 캐패시티를 가정하고, 각각의 방전 공정의 시작 시 제 1 전극(101)에서의 전압이 1.5 V이고, 제 2 전극(102)에서의 전압이 1.3 V라고 가정하면, 제 1 전압 적합화 함수(501)(저항 = 10 ㏀), 제 2 전압 적합화 함수(502)(저항 = 700 ㏀), 제 3 전압 적합화 함수(503)(저항 = 4 ㏁) 및 제 4 전압 적합화 함수(504)(저항 = 10 GΩ)가 얻어진다. 따라서, 대응하는 전압 적합화 함수 가 알려진다면 저항성 메모리 셀(100)의 메모리 상태를 바로 결정할 수 있다.
본 발명의 일 실시예에 따르면, 제 1 내지 제 4 전압 적합화 함수들(501 내지 504)은 상기 함수들을 샘플링하고 대응하는 전압 적합화 함수 샘플링 값들을 처리함으로써 조사된다. 도 5로부터 도출될 수 있는 바와 같이, 상이한 전압 적합화 함수들을 구별하기 위해서 각각의 샘플링 시간은 적절하지 않다. 예를 들어, 제 1 샘플링 시간(t1) 또는 제 3 샘플링 시간(t3)보다는 제 2 샘플링 시간(t2)에서 제 2 전압 적합화 함수(502)와 제 3 전압 적합화 함수(503)를 구별하는 것이 더 쉽다. 그러므로, 본 발명의 일 실시예에 따르면, 제 1 내지 제 4 전압 적합화 함수들(501 내지 504)의 샘플링 공정은 "가변" 전압(제 1 내지 제 4 적합화 함수들(501 내지 504) 중 하나에 의해 나타내어진 제 2 전극의 전압)과 기준 전압(505) 간의 차이가 사전설정된 전압 임계값보다 큰 시간 인스턴스들에서 수행된다.
또한, 2 이상의 메모리 상태들(멀티 레벨 메모리 셀)이 구별되어야 하는 경우에 이 원리를 적용하기 위하여, 본 발명의 일 실시예에 따르면, 각각의 전압 적합화 함수에 1 이상의 샘플링 시간을 할당하는 할당 공정이 수행되며, 상기 샘플링 시간들은 각각의 전압 적합화 기능에 대해 전압 적합화 함수와 상기 전압 적합화 함수에 할당된 기준 전압 간의 차이가 사전설정된 전압 임계값보다 크도록 선택된다.
이러한 규칙을 따라, 도 5에 도시된 실시예에서는 (저항성 메모리 셀의 4 개의 가능한 저항값들을 정의하는) 3 개의 샘플링 시간들: 즉, 제 1 샘플링 시간(t1), 제 2 샘플링 시간(t2) 및 제 3 샘플링 시간(t3)이 할당된다. 제 1 샘플링 시간(t1)은 제 2 내지 제 4 전압 적합화 함수들(502 내지 504)로부터 제 1 전압 적합화 함수(501)를 구별하는데 적합하다. 제 2 샘플링 시간(t2)은 제 3 및 제 4 전압 적합화 함수들(503, 504)로부터 제 1 및 제 2 전압 적합화 함수들(501, 502)을 구별하는데 적합하다. 제 3 샘플링 시간(t3)은 제 4 전압 적합화 함수(504)로부터 제 1 내지 제 3 적합화 함수들(501 내지 503)을 구별하는데 적합하다. 이러한 방식으로, 샘플링 시간들(t1 내지 t3)에서 전압 적합화 함수를 샘플링함으로써 제 1 내지 제 4 전압 적합화 함수들(501 내지 504)의 각각을 특유하게(uniquely) 식별할 수 있다. 또한, 정확한 전압 적합화 함수를 식별한 후, 저항성 메모리 셀의 메모리 상태가 결정될 수 있다.
도 6은 10 ㏀ 내지 10 GΩ 사이에 있는 저항값들에 대응하는 추가 전압 적합화 함수들을 도시한다.
도 7은 본 발명에 따른 메모리 디바이스의 또 다른 실시예(700)를 도시한다. 메모리 디바이스(700)의 아키텍처는 도 2에 도시된 실시예(200)와 매우 유사하다. 하지만, 하나의 단일 감지 증폭기 대신에, 제 1 내지 제 3 감지 증폭기들(4091 내지 4093)이 제공된다. 제 1 내지 제 3 감지 증폭기들(4091 내지 4093) 각각은 스위칭 소자(701)를 통해 비트 라인(406)에 연결된다. 부연하면, 비트 라인(406)은 제 1 스위칭 소자(7011)를 통해 제 1 감지 증폭기(4091)에 연결되고, 제 2 스위칭 소 자(7012)를 통해 제 2 감지 증폭기(4092)에 연결되며, 제 3 스위칭 소자(7013)를 통해 제 3 감지 증폭기(4093)에 연결된다. 메모리 디바이스(700)는 4 개의 상이한 메모리 상태들이 저항성 메모리 셀(100)에 의해 채택될 수 있는 경우를 나타낸다. 본 발명의 일 실시예에 따르면, 일반적으로 n 개의 가능한 메모리 상태들에 대해 (n-1) 개의 감지 증폭기들(409)들이 제공된다.
메모리 디바이스(700)의 작동 원리는 다음과 같다. 메모리 상태 결정 공정의 시작 시, 제 1 내지 제 3 스위칭 소자들(7011 내지 7013)이 각각 폐쇄되며, 부연하면 제 1 및 제 3 감지 증폭기(4091 내지 4093)가 각각 비트 라인(406)에 전기적으로 연결된다. 그 후, 제 1 샘플링 시간(t1)에서, 제 1 스위칭 소자(7011)가 개방되며, 부연하면 제 1 감지 증폭기(4091)가 비트 라인(406)으로부터 전기적으로 단절된다. 제 1 샘플링 시간(t1)에서의 비트 라인(406) 전압의 전압값이 샘플링되고, 제 1 감지 증폭기(4091)에 의해 증폭된다. 결과적인 증폭된 샘플링 값은 제 1 감지 증폭기(4091)의 제 1 출력 단자(4071)에 공급된다. 이와 동일한 방식으로, 제 2 감지 증폭기(4092)는 제 2 샘플링 시간(t2)에서 비트 라인(406) 전압의 전압값을 샘플링하고 증폭시키고, 제 3 감지 증폭기(4093)는 제 3 샘플링 시간(t3)에서 비트 라인 전압의 전압값을 샘플링하고 증폭시킨다. 증폭된 샘플링 값들은 상기 값들이 저항성 메모리 셀(100)의 메모리 상태를 결정하기 위해 기준 전압과 비교될 수 있는 제 1 내지 제 3 출력 단자들(4071 내지 4073)에 공급된다. 대안적으로, 샘플링 값들과 기준 전압 간의 비교 공정은 제 1 내지 제 3 감지 증폭기들(4091 내지 4093) 내에서 수행될 수 있다. 이 경우, 제 1 내지 제 3 감지 증폭기들(4091 내지 4093)의 출력 신호들은 전압 차이 신호들이다.
도 8은 본 발명에 따른 메모리 디바이스의 또 다른 실시예(800)를 도시하며, 상기 실시예의 아키텍처는 도 7에 도시된 실시예(700)의 아키텍처와 유사하다. 차이가 있다면, 실시예(800)에서는 기준 전압 공급 라인(801)이 제 4 내지 제 6 스위칭 소자들(8021 내지 8023)을 통해 제 1 및 제 3 감지 증폭기들(4091 내지 4093)의 각각에 연결된다는 것이다. 제 4 내지 제 6 스위칭 소자들(8021 내지 8023)은 대응하는 제 1 내지 제 3 스위칭 소자들(7011 내지 7013)과 동일한 시간 인스턴스들에서 개방 및 폐쇄되며, 부연하면, 예를 들어 제 1 스위칭 소자(7011)는 제 4 스위칭 소자(8021)와 동일한 시간에 개방되고 폐쇄된다.
본 발명의 일 실시예에 따르면, 기준 전압 공급 라인(801)에 의해 공급된 기준 전압은 (전압 적합화 공정의 시작 시에) 제 1 전극에 인가된 전압과 (전압 적합화 공정의 시작 시에) 제 2 전극에 인가된 전압 간의 평균값이다. 제 1 전극의 전압은, 예를 들어 제 1 비트 라인(803)에 의해 공급될 수 있는 한편, 제 2 전극의 전압은 제 2 비트 라인(804)에 의해 공급될 수 있다. 메모리 셀 공급 전압과 메모리 셀 기록 전압 간의 평균값은 제 1 비트 라인(803)과 제 2 비트 라인(804)을 연 결하는 제 7 스위칭 소자(805)에 의해 생성된다.
도 8에 도시된 실시예(800)에서, 제 1 내지 제 3 감지 증폭기(4091 내지 4093)는 추가적으로 기준 전압에 대해 샘플링된 전압값을 비교하고, 출력 단자들(407)에 각각의 전압 차이 신호를 공급한다. 이 실시예의 한가지 장점은, (스위칭 소자들(7011 내지 7013)로 인한) 샘플링될 전압의 바람직하지 않은 전압 오프셋(voltage offset)이 제 1 내지 제 3 감지 증폭기들(4091 내지 4093) 내에서 수행되는 전압 차감 공정(voltage subtracting process)들에 의해 상쇄된다(이는 기준 전압이 (스위칭 소자들(8011 내지 8013)로 인해) 동일한 오프셋을 갖기 때문임)는 것이다.
스위칭 소자들(7011 내지 7013 및 8011 내지 8013)의 캐패시티가 비트 라인(406)의 캐패시티보다 훨씬 더 낮기 때문에, 비트 라인(406) 상의 전압, 즉 제 2 전극(102)의 전압을 크게 방해하지 않고, 캐패시티 샘플링 공정, 비교 공정 및 증폭 공정이 수행될 수 있다.
도 9는 저항성 메모리 셀로부터 데이터를 판독하거나 메모리 셀 안으로 데이터를 기록하는 본 발명에 따른 방법의 일 실시예를 도시한다. 이 실시예에서는 저항성 메모리 셀로부터 데이터를 판독하거나 저항성 메모리 셀 안으로 데이터를 기록하는 때에 요구되는 샘플링 시간들을 어떻게 결정할 수 있는지에 대해 설명된다. 제 1 공정(P10)에서, (데이터 판독 공정/데이터 프로그램 공정 시, 최초의 가능한 샘플링 시간을 나타내는) 샘플링 시간(ti)이 n으로 설정되는 초기화가 수행되며, 여기서 n은 값 "1"을 갖는다. 제 2 공정(P11)에서, 저항성 메모리 셀로부터 데이터가 판독되고, 상기 판독 동작은 다음과 같은 공정들:
기준 메모리 셀의 제 1 전극과 제 2 전극 사이에 전압은 인가함으로써 전압 적합화 함수에 대응하는 메모리 상태를 갖는 상기 기준 메모리 셀 내에 판독 캐패시티를 충전하는 단계, 상기 기준 메모리 셀의 활성 물질을 통해 상기 캐패시티를 방전하는 단계, 및 샘플링 시간(ti)에서 상기 전압을 샘플링함으로써 상기 기준 셀의 판독 캐패시티의 방전 시에 상기 전압의 변화를 결정하는 단계를 포함한다. 그 후, 제 3 공정(P12)에서는 상기 전압의 변화, 즉 상기 샘플링 시간(ti)에서 샘플링된 전압값이 사전설정된 임계값보다 큰지가 결정된다. 만약 그렇다면, 정확한 샘플링 시간(ti)은 이미 발견되었고, 샘플링 시간(ti)이 n이도록 정의된 제 4 공정(P13)이 수행된다. 샘플링 시간(n)은 또 다른 데이터 판독 공정들/데이터 프로그램 공정들에 사용되도록 적절한 방식으로 저장된다. 제 2 공정(P11)에서 샘플링된 전압값이 전압 임계값보다 낮은 경우, 샘플링 시간은 하나의 시간 단위만큼 증가되며, 즉 ti는 제 5 공정(P14)에서 (n+1)이도록 정의된다. 그 후, 제 2 공정(P11) 및 제 3 공정(P12)은 "정확한" 샘플링 시간(ti)이 발견될 때까지, 즉 샘플링된 전압값이 사전설정된 전압 임계값보다 높을 때까지 반복된다. 이미 상술된 바와 같이, 기준 셀의 판독 캐패시티의 충전 공정 시에 전압의 변화를 결정할 수 있다.
기준 메모리 셀은, 예를 들어 본 발명의 일 실시예에 따른 메모리 디바이스의 일부분인 ROM 메모리 셀일 수 있다. 대안적으로, 정의된 절차들, 예를 들어 상이한 정의된 프로그램 컴플라이언스 레벨들(program compliance level: li)로 프로그램된 메모리 셀들이 사용될 수 있다.
샘플링 시간들(ti)은, 예를 들어 링 오실레이터(ring oscillator)와 같은 메모리 디바이스 상에 적용할 수 있는 클록 사이클의 배수일 수 있다.
도 9에 도시된 알고리즘은 어느 때라도, 예를 들어 메모리 디바이스의 메모리 테스트 시에 또는 정의된 인스턴스들에 수행될 수 있다.
본 발명의 일 실시예에 따르면, 도 9에 도시된 알고리즘은 판독 공정 시 저항성 메모리 셀의 캐패시티를 방전시키는 때에 생길 수 있는 각각의 전압 적합화 함수에 대해 수행된다. 이 경우, 제 1 공정(P10)에서 결정된 제 1 샘플링 시간(t1)은 최초의 가능한 샘플링 시간이 아니라, 더 낮은 메모리 셀 저항에 대응하는 전압 적합화 함수에 대해 결정된 샘플링 시간일 수 있다. 도 5로부터 도출될 수 있는 바와 같이, 더 높은 메모리 저항에 대응하는 전압 적합화 함수에 대해 결정된 샘플링 시간은 더 낮은 메모리 셀 저항에 대응하는 전압 함수에 대해 결정된 시간보다 더 이전이다. 따라서, 샘플링 시간들(ti)을 결정하기 위하여 전압 적합화 함수의 전체 범위를 샘플링할 필요는 없다.
본 발명의 일 실시예에 따르면, 프로그램 전류(Ii)는 메모리 셀의 저항을 판 독하는데 사용될 수 있으며, 샘플링 시간(ti)을 갖는 판독 작업은 설명된 멀티-레벨 전압 감지를 가능하게 하는 커플(couple)을 형성한다.
도 10은 본 발명에 따른 저항성 메모리 셀을 프로그램하는 방법의 일 실시예를 도시한다. 제 1 공정(P20)에서는 프로그램될 저항성 메모리 셀이 삭제된다. 제 2 공정(P21)에서는 저항 목표 값(Ri)이 얼마로 프로그램되어야 하는지와, 그 샘플링 시간(ti)에서 상기 저항 목표 값이 관찰될 수 있는지가 결정된다. 그 후, 제 3 공정(P22)에서는 프로그램 전류 또는 프로그램 전압을 사용하여 저항성 메모리 셀의 저항이 프로그램된다. 그 후, 제 4 공정(P23)에서는 메모리 셀의 제 1 전극과 제 2 전극 사이에 전압을 인가함으로써 판독 캐패시티가 충전되거나 방전된다. 판독 캐패시티의 충전 또는 방전 시의 전압의 변화는 샘플링 시간(ti)에서 전압 적합화 함수를 샘플링함으로써 결정된다. 제 5 공정(P24)에서는 샘플링된 전압이 사전설정된 전압 임계값보다 더 큰지가 결정된다. 만약 그렇다면, 상기 방법은 제 6 공정(P25)에서 종료한다. 만약 그렇지 않다면, 제 3 공정(P22)은 다른 프로그램 전류들 또는 프로그램 전압들을 사용하여 다시 수행된다. 제 3 내지 제 5 공정들(P22 내지 P24)은 제 5 공정(P24)에 제공된 기준(criteria)이 이행될 때까지, 즉 저항 목표 값(Ri)이 샘플링 시간(ti)에서 관찰될 수 있을 때까지 수행된다.
샘플링 시간(ti)에 대응하는 저항 목표 값(Ri), 즉 저항성 메모리 셀의 저항은 판독 공정 시 대응하는 전압 적합화 함수가 샘플링 시간(ti)에서 저항 목표 값(Ri)을 나타내도록 프로그램되어야 한다. 그 후, 제 3 공정(P22)에서는 프로그램 전류 또는 프로그램 전압을 사용하여 상기 저항 값(Ri)의 프로그래밍이 수행된다.
도 10에 도시된 실시예에서, 샘플링 시간들(t1 내지 t3)은 고정된 샘플링 시간들이다. 예를 들어, 제 1 샘플링 시간(t1)은 1n 클록 사이클에 대응할 수 있고, 제 2 샘플링 시간(t2)은 2n 클록 사이클에 대응할 수 있으며, 제 3 샘플링 시간은 4n 클록 사이클에 대응할 수 있다(n은 정수). 하지만, 본 발명은 이러한 샘플링 시간들로 제한되지 않는다.
도 9 및 도 10에 도시된 실시예들은 저항값들을 정확하게 프로그램할 수 있으며, 예를 들어 오실레이터(링 카운터(ring counter) 및 클록(clock))을 사용하여 샘플링 타이밍 파라미터를 정확하게 정의할 수 있다. 저항값들을 조정하기 위하여, 판독 증폭기가 대응하는 샘플링 타이밍에서 정확한 저항값을 나타내도록 유도하는 저항값으로 저항이 프로그램되는 것을 보장하는 프로그램 검증 알고리즘(program verifying algorithm)이 사용된다. 타이밍 파라미터를 설정하기 위하여, 모델 저항들이 사용된다. 상기 타이밍들은, 예를 들어 링 오실레이트 클록 사이클의 배수이다. 도 10에 도시된 실시예는 선택된 타이밍들 및 프로그램된 저항값들이 서로 대응하고, 따라서 정확히 판독되는 것을 보장한다.
다음의 설명에서는 본 발명의 예시적인 실시예들의 또 다른 특징들이 설명된다.
(코드 저장 어플리케이션들과 대조적으로) 데이터 저장 어플리케이션 분야에서 사용되는 현대의 고밀도 메모리 디바이스들에서는 메모리 셀 내에 복수의 비트들을 저장할 수 있는 능력이 매우 중요하다.
저항성 메모리 셀로부터 수 개의 레벨들을 판독하기 위하여, 전류가 저항에 걸쳐 일정하게 유지되는 전류 판독 개념이 통상적으로 사용된다. 그 후, 결과적인 전류 신호는 적절한 회로들을 사용하여 처리될 수 있다. CBRAM 셀들과 같은 민감한 저항성 메모리 셀들의 경우, 메모리 상태들의 바람직하지 않은 변화들을 회피하기 위해 전압은 매우 정밀하게 판독 전압으로 제어될 수 있다. 판독 전압을 제어하는데 사용되는 전기 회로들은 많은 공간을 필요로 한다.
본 발명의 일 실시예에 따르면, 메모리 셀의 상이한 레벨들을 검출하기 위해 매우 작고 단순한(전류 판독 회로들보다 더 작고 더 단순한) 전압 판독 회로가 사용된다.
본 발명의 일 실시예에 따르면, 신호 전압은 전압 판독 공정 시에 상이한 시간들에서 샘플링된다. 샘플링 값들은 상기 샘플링 값들과 이 목적을 위해 생성된 기준 신호를 비교하는 래치 비교기(latch comparator)들에 공급된다. 상이한 비교기 값들은 저항성 메모리 셀의 메모리 상태를 결정할 수 있다. 샘플링 공정 시 커플링 효과들에 의해 유도된 전압의 효과를 고려하는 것은 중요하다. 본 발명의 일 실시예에 따르면, 커플링 효과들은 샘플링된 전압 신호에 대해 또한 기준 전압에 대해 동일하다.
도 4는 전압 판독 공정에 의해 메모리 셀의 메모리 상태를 판독하는데 사용 되는 본 발명에 따른 회로 구성의 일 실시예를 도시한다. 시작에서, 비트 라인(BL)의 캐패시티는 적절한 값, 예를 들어 판독 전압(Vread)으로 프리로딩된다. 그 후, 상기 캐패시티는 워드 라인(WL) 상의 각각의 선택 트랜지스터를 개방함으로써 판독될 메모리 셀의 저항 위에서 캐패시티가 방전된다. 예를 들어, 1.3 V로 로딩된 비트 라인이 메모리 저항에 연결되는 경우, 비트 라인은 PL 전압(VPL은 1.5 V임)으로 로딩된다. 저항이 낮은 경우, 로딩 공정은 매우 빠르게 수행되는 한편, 높은 저항을 갖는 메모리 셀들의 경우에서는 이 시간 주기 내에서 전압 변화가 거의 관찰될 수 없다. 이러한 방식으로, 각각의 메모리 상태들은 각각 VPL 또는 Vread로 할당될 수 있다. 전압 판독 개념의 장점은 메모리 셀에 걸친 전압 강하가 VPL-Vread를 초과하지 않는다는 것이다. CBRAM과 같은 방해 메모리 기술(disturbance memory technology)들에 필수적인 전압 제한은 추가 공간 소모 제어 회로를 필요로 하지 않고 가능하다.
메모리 저항들이 상이한 값들(또는 레벨들)을 적합화할 수 있는 경우, 신호는 상이한 속도로 발전한다(도 5). 이 효과는 본 발명의 몇몇 실시예들에 의해 사용된다.
전류 증폭기는 정적 신호를 증폭시킨다: 전압(Vread)이 메모리 셀 저항(R) 위에서 제어되는 경우, 전류(I=Vread/R)는 일정하게 유지된다. 이 전류는 여러 문제점 없이 일련의 방식(serial way)으로 상이한 기준 값들과 비교된다. 전압 판독 개념의 경우, 증폭될 신호가 과도 신호(transient signal)이기 때문에 이는 불가능하 다. 일련 판독 공정을 가능하게 하기 위하여, 판독 공정은 매 비교 공정마다 판독되어야 할 것이다. 이 시간 소모적인 공정을 회피할 수 있는 회로는 도 7에 도시되어 있다. 도 7은 상이한 감지 증폭기들(SA)이 스위칭 소자들에 의해 비트 라인에 전기적으로 연결된 회로를 도시한다. 판독 공정의 시작에서, 모든 스위칭 요소들이 폐쇄된다. 메모리 저항 위에서의 비트 라인의 방전 공정 시, 상기 증폭기들은 적절한 시간들(ti(i=1,2,3...))에서 비트 라인 신호로부터 연속적으로 전기적으로 단절되며, 각각의 증폭기는 상이한 시간 지점에서 디커플링(decouple)된다. SA가 비트 라인의 과도 신호로부터 전기적으로 단절되는 각각의 시간 지점은 상태를 구별할 수 있게 한다. n 개의 레벨들(저항값들)을 구별하기 위하여, n-1 개의 SA 및 n-1 개의 정의된 시간 지점들이 요구된다. 상기 시간 지섬들은, 예를 들어 내부 클록 또는 외부 클록에 의해 제공될 수 있다.
기준 전압은, 예를 들어 현재 사용되지 않는 2 개의 상이한 상보적 비트라인들(Vread 및 PL 전압(VPL)을 갖는 BLca 및 BLcb)을 로딩함으로써 생성될 수 있다(도 4). 두 개의 비트라인들이 연결되면, 두 비트 라인들 사이에 충전 등화 공정(charge equalization process)이 수행될 수 있으며, 이에 따라 생성된 기준 전압은 (Vread + VPL)/2이다.
비트 라인이 SA로부터 단절되는 때에, 용량성 효과들로 인해 SA의 입력 노드에 전류가 도입된다. 이 커플링 전압은 커플링 캐패시티(스위칭 소자들로서 사용되는 트랜지스터들의 게이트 오버레이 캐패시티) 및 SA의 입력 노드의 캐패시티의 관 계에 의해 정의된다. SA의 입력 캐패시티가 작기 때문에, 커플링 효과들에 의해 도입된 전압이 크다. 메모리 상태를 정확하게 판독하기 위하여, 기준 전압은 감지 증폭기의 추가 입력 단자로부터 동일한 시간에 아날로그 스위칭 소자에 의해 전기적으로 단절되어야 한다. 이는 도 8의 3 개의 상이한 SA 입력 단자들에서의 신호들에 대해 도 8에서 알 수 있다. 시간(t1)에서, 제 1 SA는 판독 신호로부터 분리되고, 기점(reference)으로부터 전기적으로 단절된 채로 유지된다. 커플링 효과들에 의해 도입된 전압이 실제 신호 차이보다 더 높을 수 있더라도, 낮은 저항 메모리 셀(이 예시에서는 10 ㏀)과 기점 간의 신호 차이 또는 더 높은 저항 메모리 셀(이 예시에서는 700 ㏀)과 기점 간의 신호 차이가 일정하게 유지된다. 또 다른 시간 지점에서의 판독 신호의 샘플링은 또 다른 저항들을 구별할 수 있게 한다. 시간(t2)은, 예를 들어 700 ㏀과 4 MΩ을 구별할 수 있게 하고, 시간(t3)에서의 전압의 샘플링은 4 MΩ과 10 GΩ을 구별할 수 있게 한다. 이 전압 차이는 단순한 비교기 래치를 사용하여 평가될 수 있다.
비트 라인의 캐패시티가 커플링 캐패시티보다 훨씬 크기 때문에, 신호의 샘플링은 거절될 수 있는 신호의 발전에 효과를 갖는다. 그러므로, SA의 입력 캐패시티는 커플링 효과를 방지하기 위해 증대될 수 있을 것이다. 하지만, 이는 신호의 발전 속도에 부정적인 영향을 줄 것이며, 판독 시간을 연장할 것이다.
또 다른 선택은 사전설정된 시간 지점들에서만 비트 라인을 샘플링하는 것이며, 스위칭 소자들은 개방된 채로 유지되고, 시간 지점들(ti)에서 충분한 기간 동안 에만 폐쇄된다. SA의 캐패시티가 충분히 작기 때문에, 이는 판독 신호들의 발전에 영향을 주지 않을 것이다.
본 명세서에서 사용되는 "연결된다 또는 커플링된다"라는 용어는 각각 직접적인 또한 간접적인 연결 또는 커플링을 모두 포함하는 것으로 의도된다.
본 설명 내용에서 칼코게나이드 물질(이온 전도체)은, 예를 들어 황, 셀레늄, 게르마늄 및/또는 텔루륨을 포함하는 여하한의 화합물로서 이해하여야 한다. 본 발명의 일 실시예에 따르면, 이온 전도성 물질은, 예를 들어 주기율표의 Ⅰ족 또는 Ⅱ족 중 1 이상의 금속 및 칼코게나이드로 만들어진 화합물, 예를 들어 아르센-트리설파이드-실버(arsene-trisulfide-silver)다. 대안적으로, 칼코게나이드 물질은 Ges(germanium-sulfide), GeSe(germanium-selenide), WOx(tungsten oxide), Cus(copper sulfide) 등을 포함한다. 이온 전도성 물질은 고체 상태 전해질일 수 있다.
또한, 이온 전도성 물질은 금속 이온들을 포함하는 칼코게나이드 물질로 만들어질 수 있으며, 상기 금속 이온들은 은, 구리 및 아연, 또는 이들 금속들의 조합 또는 합금을 포함하는 그룹으로부터 선택된 금속일 수 있다.
이전의 설명은 예시 및 설명을 위해 제시되었다. 이는 폄하되거나 본 발명을 개시되어 있는 정확한 형태로 제한하려는 것이 아니며, 개시된 내용 안에서 다양한 변형들 및 수정들이 가능함은 분명하다. 설명된 실시예들은 본 발명의 원리들 및 그 실제 적용예를 가장 쉽게 설명하기 위해 선택되었으며, 따라서 당업자라면 숙고 된 특정 사용에 적합한 경우 다양한 실시예와 다양한 변형예를 가지고 본 발명을 가장 잘 활용할 수 있다. 본 발명의 범위는 본 명세서에 첨부된 청구항들에 의해서만 정의되도록 의도된다.
본 발명의 예시적인 실시예들 및 그 장점들의 더 완벽한 위해를 위해, 첨부한 도면들과 연계된 다음의 설명을 참조한다.
도 1a는 제 1 스위칭 상태로 설정된 고체 전해질 메모리 셀의 개략적 단면도;
도 1b는 제 2 스위칭 상태로 설정된 고체 전해질 메모리 셀의 개략적 단면도;
도 2는 본 발명에 따른 메모리 상태 측정 디바이스의 일 실시예의 개략적 블록도;
도 3은 본 발명에 따른 방법의 일 실시예의 흐름도;
도 4는 본 발명에 따른 메모리 디바이스의 일 실시예의 개략도;
도 5는 본 발명에 따른 방법의 실시예들에서 발생하는 상이한 판독 캐패시티 방전 공정들을 특성화하는 전압 도면;
도 6은 본 발명에 따른 방법의 실시예들에서 발생하는 상이한 판독 캐패시티 방전 공정들을 특성화하는 전압 도면;
도 7은 본 발명에 따른 메모리 디바이스의 일 실시예의 개략도;
도 8은 본 발명에 따른 메모리 디바이스의 일 실시예의 개략도;
도 9는 본 발명에 따른 저항성 메모리 셀의 메모리 상태를 판독하는 방법의 일 실시예의 흐름도; 및
도 10은 본 발명에 따른 저항성 메모리 셀의 메모리 상태를 프로그램하는 방 법의 일 실시예의 흐름도를 나타낸다.

Claims (42)

  1. 저항성 메모리 셀의 메모리 상태를 결정하는 방법에 있어서,
    상기 저항성 메모리 셀의 제 1 전극과 제 2 전극 사이에 전압을 인가함으로써 상기 메모리 셀의 판독 캐패시티(read capacity)를 충전 또는 방전시키는 단계를 포함하고, 상기 제 1 전극과 상기 제 2 전극 사이에 활성 물질이 배치되며; 및
    상기 판독 캐패시티의 충전 또는 방전 시에 상기 전압의 변화에 의존하여 상기 메모리 셀의 메모리 상태를 결정하는 단계를 포함하는 것을 특징으로 하는 메모리 상태를 결정하는 방법.
  2. 제 1 항에 있어서,
    상기 제 1 전극의 전압은 상기 판독 캐패시티의 충전 또는 방전 시 일정하게 유지되는 것을 특징으로 하는 메모리 상태를 결정하는 방법.
  3. 제 2 항에 있어서,
    상기 제 2 전극의 전압은 상기 판독 캐패시티의 충전 또는 방전 시 적합화 공정(adaptation process)을 수행하고, 상기 적합화 공정은 상기 제 1 전극의 전압에 대해 상기 제 2 전극의 전압을 적합화하는 것을 특징으로 하는 메모리 상태를 결정하는 방법.
  4. 제 3 항에 있어서,
    상기 메모리 상태는 적합화 공정의 특성들에 의존하여 결정되는 것을 특징으로 하는 메모리 상태를 결정하는 방법.
  5. 제 4 항에 있어서,
    상기 메모리 상태를 결정하는 방법은 상기 제 2 전극의 전압을 샘플링하는 단계를 더 포함하고, 대응하는 전압 샘플링 값들은 1 이상의 기준 전압과 비교되는 것을 특징으로 하는 메모리 상태를 결정하는 방법.
  6. 제 5 항에 있어서,
    상기 샘플링은 상기 제 2 전극의 전압과 상기 1 이상의 기준 전압의 차이가 사전설정된 전압 임계값보다 큰 시간 인스턴스(time instance)들에서 수행되는 것을 특징으로 하는 메모리 상태를 결정하는 방법.
  7. 제 5 항에 있어서,
    상기 메모리 셀의 각각의 가능한 메모리 상태에 전압 적합화 함수(voltage adaptation function)를 할당하는 단계를 더 포함하고, 각각의 전압 적합화 함수는 상기 제 1 전극의 전압에 대해 상기 제 2 전극의 전압의 각각의 조정 공정을 반영하며; 및
    각각의 전압 적합화 함수에 1 이상의 샘플링 시간을 할당하는 단계를 더 포 함하고, 상기 1 이상의 샘플링 시간은 상기 전압 적합화 함수와 상기 1 이상의 기준 전압 간의 차이가 사전설정된 전압 임계값보다 크도록 선택되는 것을 특징으로 하는 메모리 상태를 결정하는 방법.
  8. 제 7 항에 있어서,
    가능한 전압 적합화 함수들에 할당된 샘플링 시간들에서 상기 제 2 전극의 전압을 샘플링하고, 대응하는 샘플링 값들을 처리함으로써, 상기 판독 캐패시티의 충전 또는 방전을 반영하는 상기 전압 적합화 함수를 결정하는 단계를 더 포함하고; 및
    상기 결정된 전압 적합화 함수에 의존하여 상기 메모리 셀의 메모리 상태를 결정하는 단계를 더 포함하는 것을 특징으로 하는 메모리 상태를 결정하는 방법.
  9. 제 8 항에 있어서,
    상기 샘플링 시간들은 낮은 저항을 갖는 메모리 상태들의 전압 적합화 함수들의 샘플링 시간들이 높은 전압을 갖는 메모리 상태들의 전압 적합화 함수들의 샘플링 시간들보다 더 이전(old)이도록 선택되는 것을 특징으로 하는 메모리 상태를 결정하는 방법.
  10. 제 5 항에 있어서,
    상기 1 이상의 기준 전압은 상기 메모리 셀의 공급 전압에 직접적으로 비례 하거나, 상기 메모리 셀의 기록 전압에 직접적으로 비례하는 것을 특징으로 하는 메모리 상태를 결정하는 방법.
  11. 제 5 항에 있어서,
    상기 제 2 전극의 전압의 샘플링은 비트 라인을 통해 상기 제 2 전극에 전기적으로 연결된 샘플링 회로를 이용하여 수행되는 것을 특징으로 하는 메모리 상태를 결정하는 방법.
  12. 제 11 항에 있어서,
    상기 비트 라인은 상기 샘플링 공정 시에 샘플링 유닛으로부터 전기적으로 단절(disconnect)되는 것을 특징으로 하는 메모리 상태를 결정하는 방법.
  13. 제 5 항에 있어서,
    상기 제 2 전극의 전압의 샘플링은 병렬로 커플링된 복수의 샘플링 유닛들을 사용하여 수행되고, 각각의 샘플링 유닛은 상기 비트 라인을 통해 상기 제 2 전극에 전기적으로 커플링되는 것을 특징으로 하는 메모리 상태를 결정하는 방법.
  14. 제 13 항에 있어서,
    상기 샘플링 공정의 시작에서, 모든 샘플링 유닛들은 상기 비트 라인에 전기적으로 연결되고, 각각의 샘플링 시간에서, 샘플링 유닛들 중 하나는 상기 비트 라 인으로부터 전기적으로 단절되며, 상기 비트 라인으로부터 전기적으로 단절된 마지막 샘플링 유닛은 전류 샘플링 공정을 수행하는 것을 특징으로 하는 메모리 상태를 결정하는 방법.
  15. 제 12 항에 있어서,
    상기 샘플링 공정 시, 상기 샘플링 유닛들에 상기 1 이상의 기준 전압을 공급하는 전기적으로 단절되는 공급 라인들을 상기 샘플링 유닛들로부터 전기적으로 단절시키는 단계를 더 포함하는 것을 특징으로 하는 메모리 상태를 결정하는 방법.
  16. 제 13 항에 있어서,
    상기 복수의 샘플링 유닛들은 n-1 개의 샘플링 유닛들을 포함하고, 여기서 n은 상기 메모리 셀의 가능한 메모리 상태들의 개수인 것을 특징으로 하는 메모리 상태를 결정하는 방법.
  17. 제 8 항에 있어서,
    전압 적합화 함수에 할당된 상기 샘플링 시간들은 다음의 공정들:
    기준 메모리 셀의 상기 제 1 전극과 상기 제 2 전극 사이에 전압을 인가함으로써 상기 전압 적합화 함수에 대응하는 메모리 상태를 갖는 상기 기준 메모리 셀의 판독 캐패시티를 충전 또는 방전하는 단계;
    1 이상의 샘플링 시간에서 상기 전압의 변화를 샘플링함으로써 상기 기준 메 모리 셀의 충전 또는 방전 시에 전압의 변화를 결정하는 단계; 및
    상기 전압의 변화가 사전설정된 전압 타겟 범위 내에 있지 않은 경우, 상기 1 이상의 다른 샘플링 시간을 이용하여 상기 충전 또는 방전하는 단계, 및 상기 결정하는 단계를 반복하는 단계에 기초하여 결정되는 것을 특징으로 하는 메모리 상태를 결정하는 방법.
  18. 제 17 항에 있어서,
    상기 샘플링 시간들은 클록 사이클의 배수(multiple)인 것을 특징으로 하는 메모리 상태를 결정하는 방법.
  19. 제 17 항에 있어서,
    제 1 샘플링 시간은 상기 제 1 샘플링 시간에서의 상기 전압의 변화가 사전설정된 전압 타겟 범위에 있지 않은 경우, 충전 또는 방전 단계의 이후의 시간 인스턴스들 쪽으로 시프트(shift)된 충전 또는 방전 단계 이전의 시간 인스턴스인 것을 특징으로 하는 메모리 상태를 결정하는 방법.
  20. 저항성 메모리 셀의 메모리 상태를 프로그램하는 방법에 있어서,
    a) 프로그램 전류 또는 프로그램 전압을 사용하여 상기 메모리 셀을 프로그램하는 단계;
    b) 상기 메모리 셀의 제 1 전극과 제 2 전극 사이에 전압을 인가함으로써 상 기 메모리 셀의 판독 캐패시티를 충전 또는 방전시키는 단계를 포함하고, 상기 제 1 전극과 상기 제 2 전극 사이에 활성 물질이 배치되며;
    c) 상기 판독 캐패시티의 충전 또는 방전 시 상기 전압의 변화를 결정하는 단계; 및
    d) 상기 전압의 변화가 사전설정된 타겟 범위 내에 있지 않은 경우, 상이한 프로그램 전류 또는 상이한 프로그램 전압을 사용하여 상기 공정들(a) 내지 c))을 반복하는 단계를 포함하는 것을 특징으로 하는 메모리 상태를 프로그램하는 방법.
  21. 저항성 메모리 셀의 메모리 상태를 결정하는 메모리 상태 결정 디바이스에 있어서,
    상기 메모리 셀의 제 1 전극과 제 2 전극 사이에 전압을 생성하는 전압 공급 유닛을 포함하고, 상기 제 1 전극과 상기 제 2 전극 사이에 활성 물질이 배치되며; 및
    상기 활성 물질을 통해 상기 메모리 셀의 판독 캐패시티의 충전 또는 방전 시에 발생하는 전압의 변화를 결정하는 전압 결정 유닛을 포함하고, 상기 전압 변화는 검출될 메모리 상태를 나타내는 것을 특징으로 하는 메모리 상태 결정 디바이스.
  22. 제 21 항에 있어서,
    상기 전압 공급 유닛은 상기 판독 캐패시티의 충전 또는 방전 시 상기 제 1 전극의 전압을 일정하게 유지하는 것을 특징으로 하는 메모리 상태 결정 디바이스.
  23. 제 22 항에 있어서,
    상기 제 2 전극은 상기 제 2 전극의 전압이 가변될 수 있고 상기 제 1 전극의 전압으로 적합화될 수 있도록, 상기 판독 캐패시티의 충전 또는 방전 시에 상기 전압 공급 유닛으로부터 단절될 수 있는 것을 특징으로 하는 메모리 상태 결정 디바이스.
  24. 제 23 항에 있어서,
    상기 전압 결정 유닛은 상이한 샘플링 시간들에서 상기 제 2 전극의 전압을 결정하고, 상기 메모리 셀의 메모리 상태를 결정하기 위해 1 이상의 기준 전압과 대응하는 전압 샘플링 값들을 비교하는 것을 특징으로 하는 메모리 상태 결정 디바이스.
  25. 제 24 항에 있어서,
    상기 전압 결정 유닛은 상기 제 2 전극의 전압과 상기 1 이상의 기준 전압 간의 차이가 사전설정된 전압 임계값 이상인 샘플링 시간들에서 상기 제 2 전극의 전압을 샘플링하는 것을 특징으로 하는 메모리 상태 결정 디바이스.
  26. 제 25 항에 있어서,
    전압 적합화 함수는 상기 메모리 셀의 각각의 가능한 메모리 상태에 할당되고, 각각의 전압 적합화 함수는 상기 제 1 전극의 전압에 대해 상기 제 2 전극의 전압의 각각의 조정 공정을 반영하며;
    1 이상의 샘플링 시간은 각각의 전압 적합화 함수에 할당되고, 상기 1 이상의 샘플링 시간은 상기 전압 적합화 함수와 상기 1 이상의 기준 전압 간의 차이가 사전설정된 전압 임계값보다 크도록 선택되는 것을 특징으로 하는 메모리 상태 결정 디바이스.
  27. 제 26 항에 있어서,
    상기 전압 결정 유닛은 가능한 전압 적합화 함수들에 할당된 샘플링 시간들에서 상기 제 2 전극의 전압을 샘플링하고, 대응하는 샘플링 값들을 처리함으로써, 상기 판독 캐패시티의 충전 또는 방전을 반영하는 전압 적합화 함수를 결정하는 것을 특징으로 하는 메모리 상태 결정 디바이스.
  28. 제 27 항에 있어서,
    저항값 결정 유닛을 더 포함하고, 상기 저항값 결정 유닛은 결정된 전압 적합화 함수에 의존하여 상기 메모리 셀의 메모리 상태를 결정하는 것을 특징으로 하는 메모리 상태 결정 디바이스.
  29. 제 28 항에 있어서,
    상기 샘플링 시간들은 낮은 저항을 갖는 메모리 상태들의 전압 적합화 함수들의 샘플링 시간들이 높은 저항을 갖는 메모리 상태들의 전압 적합화 함수들의 샘플링 시간보다 더 이전이도록 선택되는 것을 특징으로 하는 메모리 상태 결정 디바이스.
  30. 제 25 항에 있어서,
    상기 전압 결정 유닛은 상기 제 2 전극의 전압을 샘플링하는 샘플링 유닛을 포함하고, 상기 샘플링 유닛은 비트 라인을 통해 제 2 전극에 전기적으로 연결되는 것을 특징으로 하는 메모리 상태 결정 디바이스.
  31. 제 30 항에 있어서,
    상기 비트 라인은 샘플링 공정 시에 스위칭 소자를 통해 상기 샘플링 유닛으로부터 전기적으로 단절될 수 있는 것을 특징으로 하는 메모리 상태 결정 디바이스.
  32. 제 25 항에 있어서,
    상기 전압 결정 유닛은 병렬로 연결된 수 개의 샘플링 유닛들을 포함하고, 각각의 샘플링 유닛은 상기 비트 라인을 통해 상기 제 2 전극에 전기적으로 연결되며, 상기 제 2 전극의 전압을 샘플링하는 것을 특징으로 하는 메모리 상태 결정 디바이스.
  33. 제 32 항에 있어서,
    상기 샘플링 공정의 시작에서, 모든 샘플링 유닛들은 상기 비트 라인에 전기적으로 연결되고, 각각의 샘플링 시간에서 상기 샘플링 유닛들 중 하나가 스위칭 소자를 통해 상기 비트 라인으로부터 전기적으로 단절되며, 상기 비트 라인으로부터 전기적으로 단절되는 마지막 샘플링 유닛이 전류 샘플링 공정을 수행하는 것을 특징으로 하는 메모리 상태 결정 디바이스.
  34. 제 31 항에 있어서,
    상기 샘플링 유닛들에 상기 1 이상의 기준 전압을 공급하는 공급 라인들을 더 포함하고, 상기 공급 라인들은 샘플링 공정 시에 스위칭 소자들을 통해 상기 샘플링 유닛들로부터 전기적으로 단절될 수 있는 것을 특징으로 하는 메모리 상태 결정 디바이스.
  35. 제 32 항에 있어서,
    상기 전압 결정 유닛은 n-1 개의 샘플링 유닛들을 포함하고, 여기서 n은 상기 메모리 셀의 가능한 메모리 상태들의 개수인 것을 특징으로 하는 메모리 상태 결정 디바이스.
  36. 제 27 항에 있어서,
    전압 적합화 함수에 할당된 상기 샘플링 시간들을 결정하기 위해, 반복 공정을 조정(coordinate)하는 샘플링 시간 결정 유닛을 더 포함하고, 상기 반복 공정은:
    a) 기준 메모리 셀 내에 판독 캐패시티를 충전 또는 방전하는 단계를 포함하고, 상기 메모리 셀의 메모리 상태는 상기 전압 공급 유닛을 사용하여 상기 기준 메모리 셀의 상기 제 1 전극과 상기 제 2 전극 사이에 전압을 인가함으로써 상기 전압 적합화 함수에 대응하며; 및
    b) 상기 전압 결정 유닛을 사용하여 1 이상의 샘플링 시간에서 상기 전압의 변화를 샘플링함으로써, 기준 판독 캐패시티의 충전 또는 방전 시에 전압의 변화를 결정하는 단계를 포함하고,
    상기 샘플링 시간은 상기 전압의 변화가 사전설정된 전압 타겟 범위에 있을 때까지 1 이상의 상이한 샘플링 시간을 이용하여 상기 공정들 a) 및 b)를 수행하는 것을 특징으로 하는 메모리 상태 결정 디바이스.
  37. 저항성 메모리 셀의 메모리 상태를 프로그램하는 디바이스에 있어서,
    상기 메모리 셀의 제 1 전극과 제 2 전극 사이에 전압을 생성하는 전압 공급 유닛을 포함하고, 상기 제 1 전극과 상기 제 2 전극 사이에 활성 물질이 배치되며;
    상기 활성 물질을 통해 상기 메모리 셀의 판독 캐패시티의 충전 또는 방전 시에 발생하는 상기 전압의 변화를 결정하는 전압 결정 유닛을 포함하며, 상기 전압 결정 유닛은 상기 전압의 변화에 의존하여 상기 메모리 상태를 결정하고;
    상기 전압의 대응하는 변화가 사전설정된 전압 타겟 범위 내에 있을 때까지, 프로그램 유닛이 프로그램 전류들 또는 프로그램 전압들을 사용하여 상기 메모리 셀을 반복적으로 프로그램하는 것을 특징으로 하는 메모리 상태를 프로그램하는 디바이스.
  38. 메모리 디바이스에 있어서,
    1 이상의 저항성 메모리 셀;
    상기 1 이상의 저항성 메모리 셀의 메모리 상태를 결정하는 1 이상의 디바이스를 포함하며; 상기 1 이상의 디바이스는:
    상기 메모리 셀의 제 1 전극과 제 2 전극 사이에 전압을 생성하는 전압 공급 유닛을 포함하고, 상기 제 1 전극과 상기 제 2 전극 사이에 활성 물질이 배치되며;
    상기 활성 물질을 통해 상기 메모리 셀의 판독 캐패시티의 충전 또는 방전 시에 발생하는 전압의 변화를 결정하는 전압 결정 유닛을 포함하고, 상기 전압 변화는 검출될 메모리 상태를 나타내는 것을 특징으로 하는 메모리 디바이스.
  39. 컴퓨팅 디바이스 또는 DSP 상에서 실행되는 때에, 저항성 메모리 셀의 메모리 상태를 결정하는 방법을 수행하도록 구성된 컴퓨터 프로그램물에 있어서,
    상기 방법은:
    상기 메모리 셀의 제 1 전극과 제 2 전극 사이에 전압을 인가함으로써 상기 메모리 셀의 판독 캐패시티를 충전 또는 방전하는 단계를 포함하고, 상기 제 1 전극과 상기 제 2 전극 사이에 활성 물질이 배치되며; 및
    상기 판독 캐패시티의 충전 또는 방전 시에 상기 전압의 변화에 의존하여 상기 메모리 셀의 메모리 상태를 결정하는 단계를 포함하는 것을 특징으로 하는 컴퓨터 프로그램물.
  40. 제 39 항에 따른 컴퓨터 프로그램물을 저장하는 데이터 캐리어.
  41. 컴퓨팅 디바이스 또는 DSP 상에서 실행되는 때에, 저항성 메모리 셀의 메모리 상태를 프로그램하는 방법을 수행하도록 구성된 컴퓨터 프로그램물에 있어서, 상기 방법은:
    a) 프로그램 전류 또는 프로그램 전압을 사용하여 상기 메모리 셀을 프로그램하는 단계;
    b) 제 1 전극과 제 2 전극 사이에 전압을 인가함으로써 상기 메모리 셀의 판독 캐패시티를 충전 또는 방전시키는 단계를 포함하고, 상기 제 1 전극과 상기 제 2 전극 사이에 활성 물질이 배치되며;
    c) 상기 판독 캐패시티의 충전 또는 방전 시에 상기 전압의 변화를 결정하는 단계; 및
    d) 상기 전압의 변화가 사전설정된 전압 타겟 범위 내에 있지 않은 경우, 상이한 프로그램 전류 또는 상이한 프로그램 전압을 사용하여 상기 공정들 a) 내지 c)를 반복하는 단계를 포함하는 것을 특징으로 하는 컴퓨터 프로그램물.
  42. 청구항 제 41 항에 따른 컴퓨터 프로그램물을 저장하는 데이터 캐리어.
KR1020070083828A 2006-08-21 2007-08-21 저항성 메모리 셀의 메모리 상태를 결정하는 방법 및저항성 메모리 셀의 메모리 상태를 측정하는 디바이스 KR20080017277A (ko)

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