KR20080016234A - 박막 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
본 발명은, 금속 기판, 금속 기판 상에 위치하는 버퍼층, 버퍼층 상에 위치하는 소오스 전극 및 드레인 전극, 소오스 전극 및 드레인 전극과 일정 영역 대응되도록 소오스 전극 및 드레인 전극을 포함한 기판 상에 위치하며 산화물을 포함하는 반도체층, 반도체층을 포함한 기판 상에 위치하는 게이트 절연막 및 반도체층의 일정 영역과 대응되도록 게이트 절연막 상에 위치하는 게이트 전극을 포함하는 박막 트랜지스터 및 그 제조방법을 제공한다.
Description
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 구조를 도시한 단면도이다.
도 2a 내지 2e는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법을 설명하기 위한 공정별 단면도들이다.
* 도면의 주요 부분에 대한 부호의 설명 *
100: 기판 110: 버퍼층
120a,120b: 소오스 전극 및 드레인 전극
130: 반도체층 140: 게이트 절연막
150: 게이트 전극 160: 보호막
본 발명은 박막 트랜지스터 및 그 제조방법에 관한 것이다.
최근, 평판표시장치(FPD: Flat Panel Display)는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정표시장치(Liquid Crystal Display : LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 전계방출표시장치(Field Emission Display: FED), 전계발광표시장치(Light Emitting Device) 등과 같은 여러 가지의 평면형 디스플레이가 실용화되고 있다.
이들 중, 액정표시장치는 음극선관에 비하여 시인성이 우수하고, 평균소비전력 및 발열량이 작으며, 또한, 전계발광표시장치는 응답속도가 1ms 이하로서 고속의 응답속도를 가지며, 소비 전력이 낮고, 자체 발광이므로 시야각에 문제가 없어서, 차세대 평판 표시 장치로 주목받고 있다.
평판표시장치를 구동하는 방식에는 수동 매트릭스(passive matrix) 방식과 박막 트랜지스터(thin film transistor)를 이용한 능동 매트릭스(active matrix) 방식이 있다. 수동 매트릭스 방식은 양극과 음극을 직교하도록 형성하고 라인을 선택하여 구동하는데 비해, 능동 매트릭스 방식은 박막 트랜지스터를 각 화소 전극에 연결하고 박막 트랜지스터의 게이트 전극에 연결된 커패시터 용량에 의해 유지된 전압에 따라 구동하는 방식이다.
평판표시장치를 구동하기 위한 박막 트랜지스터는 이동도, 누설전류 등과 같은 기본적인 박막 트랜지스터의 특성뿐만 아니라, 오랜 수명을 유지할 수 있는 내구성 및 전기적 신뢰성이 매우 중요하다. 여기서, 박막 트랜지스터의 반도체층은 주로 비정질 실리콘 또는 다결정 실리콘으로 형성되는데, 비정질 실리콘은 성막 공정이 간단하고 생산 비용이 적게 드는 장점이 있지만 전기적 신뢰성이 확보되지 못하는 문제가 있다. 또한 다결정 실리콘은 높은 공정 온도로 인하여 대면적 응용이 매우 곤란하며, 결정화 방식에 따른 균일도가 확보되지 못하는 문제점이 있다.
한편, 산화물로 반도체층을 형성할 경우, 낮은 온도에서 성막하여도 높은 이동도를 얻을 수 있으며 산소의 함량에 따라 저항의 변화가 커서 원하는 물성을 얻기가 매우 용이하기 때문에 최근 박막 트랜지스터로의 응용에 있어 큰 관심을 끌고 있다. 특히, 아연 산화물(ZnO), 인듐 아연 산화물(InZnO) 또는 인듐 갈륨 아연 산화물(InGaZnO4) 등을 그 예로 들 수 있다.
그러나, 산화물을 포함하는 반도체층은 소오스 전극 및 드레인 전극 형성 공정시 습식 식각에 사용되는 에천트 및 이때 사용된 포토 마스크를 제거하는 과정에서 사용되는 용액에 의해서도 쉽게 손상되기 때문에, 소자의 신뢰성 및 제조 수율이 낮은 문제가 있다.
또한, 산화물을 포함하는 반도체층은 열공정시 기판에 존재하는 금속 이온과 같은 불순물의 확산에 의하여 쉽게 오염되므로 소자의 신뢰성을 확보할 수 없는 문제가 있다.
따라서, 본 발명은 소자의 신뢰성을 확보할 수 있으며 제조 수율을 향상시킬 수 있는 박막 트랜지스터 및 그 제조방법을 제공하는 것에 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명은, 금속 기판, 금속 기판 상에 위치하는 버퍼층, 버퍼층 상에 위치하는 소오스 전극 및 드레인 전극, 소오스 전극 및 드레인 전극과 일정 영역 대응되도록 소오스 전극 및 드레인 전극을 포함한 기판 상에 위치하며 아연 산화물을 포함하는 반도체층, 아연 산화물을 포함하는 반도체층을 포함한 기판 상에 위치하는 게이트 절연막 및 반도체층의 일정 영역과 대응되도록 게이트 절연막 상에 위치하는 게이트 전극을 포함하는 박막 트랜지스터를 제공한다.
버퍼층은 무기막일 수 있다.
무기막은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 마스네슘 산화물, 알루미늄 질화물, 하프늄 산화물 또는 탄탈륨 산화물로 이루어진 군에서 선택된 어느 하나 이상일 수 있다.
버퍼층의 두께는 10 내지 1000nm일 수 있다.
반도체층은 아연 산화물(ZnO), 인듐 아연 산화물(InZnO) 또는 인듐 갈륨 아연 산화물(InGaZnO4) 중 어느 하나 이상을 더 포함할 수 있다.
또한, 본 발명은, 금속 기판을 제공하는 단계, 금속 기판 상에 버퍼층을 형성하는 단계, 버퍼층 상에 소오스 전극 및 드레인 전극을 형성하는 단계, 소오스 전극 및 드레인 전극과 일정 영역이 대응되도록 상기 소오스 전극 및 드레인 전극을 포함한 기판 결과물 상에 아연 산화물을 포함하는 반도체층을 형성하는 단계, 반도체층을 포함한 기판 상에 게이트 절연막을 형성하는 단계 및 반도체층과 일정 영역이 대응되도록 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조방법을 제공한다.
버퍼층은 스퍼터링, 화학기상법, 증착 또는 플라즈마 스프레이로 이루어진 군에서 선택된 어느 하나의 방법을 수행하여 형성할 수 있다.
반도체층은 아연 산화물(ZnO), 인듐 아연 산화물(InZnO) 또는 인듐 갈륨 아연 산화물(InGaZnO4)으로 형성할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 상세하게 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 구조를 도시한 단면도이다.
도 1을 참조하면, 금속 기판(100) 상에 버퍼층(110)이 위치한다. 버퍼층(110)은 무기막일 수 있으며, 실리콘 산화물, 실리콘 질화물 등으로 이루어질 수 있다. 여기서, 도시하지는 않았지만, 기판(100)과 버퍼층(110)의 사이에는 하나 이상의 절연막이 더 개재될 수도 있다.
버퍼층(110) 상에 소오스 전극 및 드레인 전극(120a,120b)이 위치하며, 소오스 전극 및 드레인 전극(120a,120b)의 일정 영역과 대응되도록 소오스 전극 및 드레인 전극(120a,120b)를 포함한 기판 결과물 상에 반도체층(130)이 위치한다. 여기서, 반도체층(130)은 산화물을 포함할 수 있으며, 예를 들면, 아연 산화물(ZnO), 인듐 아연 산화물(InZnO) 또는 인듐 갈륨 아연 산화물(InGaZnO4)을 포함할 수 있다.
반도체층(130)을 포함한 기판 결과물 상에 게이트 절연막(140)이 위치하며, 게이트 절연막(140) 상에 반도체층(130) 상의 일정 영역과 대응되도록 게이트 전극(150)이 위치한다.
이하에서는 첨부한 도면을 참조하여, 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법을 상세히 설명하도록 한다.
도 2a 내지 2e는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법을 설명하기 위한 공정별 단면도들이다.
도 2a를 참조하면, 금속 기판(200) 상에 버퍼층(210)을 형성한다. 여기서, 금속 기판(200)은 철(Fe), 철 합금(Fe alloy)인 SUS 30 계열 또는 40 계열, 티타늄(Ti), 니켈(Ni), 철(Fe)과 니켈(Ni)의 합금인 인바(Invariable Alloy; invar) 등을 포함할 수 있다. 또한, 금속 기판(200)은 플렉시블 디스플레이(flexible display)의 구현이 가능하도록 0.05 내지 0.3mm 두께인 것을 사용할 수 있다.
버퍼층(210)은 열처리 공정 중 금속 기판(200)으로부터 금속 이온 등의 불순물이 확산되어 후속하여 형성될 반도체층을 오염시키는 것을 방지하기 위한 것이다. 따라서, 버퍼층(210)은 알루미늄 산화물(AlOx), 알루미늄 질화물(AlN), 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 마그네슘 산화물(MgOx), 하프늄 산화물(HfOx), 아연 산화물(ZrOx), 탄탈륨 산화물(TaOx) 등과 같은 무기물로 형성할 수 있다.
버퍼층(210)은 스퍼터링(sputtering), 증착법(evaporation), 화학기상법(chemical vapor deposition), 플라즈마 스프레이(plazma spray) 등의 방법을 수행하여 형성할 수 있다.
여기서, 버퍼층(210)은 10 내지 1000nm의 두께로 형성할 수 있다. 여기서, 버퍼층(210)의 두께가 10nm 이상이면 불순물의 확산을 효과적으로 방지할 수 있으며, 1000nm 이하이면 버퍼층(210)과의 열팽창계수의 차이로 인하여 기판(210)이 휘어지는 것을 현상을 방지할 수 있다.
본 발명의 일 실시예에서는 기판(200) 전체에 버퍼층(210)을 형성하는 것으로 도시하였으나, 이에 국한되지 않고, 후속하여 형성될 반도체층과 대응되는 영역에만 버퍼층(210)을 형성할 수도 있다.
또한, 도시하지는 않았지만, 금속 기판(200)과 버퍼층(210) 사이에는 하나 이상의 절연막이 개재될 수 있다. 이는 금속 기판(200)의 표면을 평탄화하거나 절연하기 위하여 형성하는 것으로, 유기막, 무기막 또는 유무기 교대 적층막일 수 있다.
도 2b를 참조하면, 버퍼층(210) 상에 크롬(Cr), 몰리브덴(Mo), 또는 알루미늄(Al) 등으로 금속막을 적층한 다음, 금속막 상에 포토 레지스트(photo resist)를 도포한다. 이후, 포토 레지스트를 노광 및 현상하여 포토 마스크(photo mask)를 형성한다. 그런 다음, 이를 이용하여 금속막을 식각함으로써 소오스 전극 및 드레인 전극(220a,220b)을 형성한다.
도 2c를 참조하면, 소오스 전극 및 드레인 전극(220a,220b)을 포함한 기판 상에 소오스 전극 및 드레인 전극(220a,220b)과 일정 영역이 대응되도록 반도체층(230)을 형성한다.
여기서, 반도체층(230)은 산화물로 형성할 수 있다. 예를 들면, 아연 산화물(ZnO)을 포함한 산화물로 형성할 수 있으며, 그 외, 전기 전도도 등의 특성을 향상시키기 위하여 인듐(In) 또는 갈륨(Ga) 등을 도핑함으로써, 인듐 아연 산화물(InZnO) 또는 인듐 갈륨 아연 산화물(InGaZnO4)을 더 포함하도록 형성할 수 있다.
다음으로, 반도체층(230)을 포함한 기판 결과물 상에 게이트 절연막(240)을 형성한다. 게이트 절연막(240)은 실리콘 산화막, 실리콘 질화막 또는 이들의 이중층으로 형성할 수 있다.
도 2d를 참조하면, 게이트 절연막(240) 상에 크롬(Cr), 몰리브덴(Mo), 인듐 틴 옥사이드(Indium Tin Oxide; ITO) 또는 알루미늄(Al)과 같은 금속막을 적층한다. 그런 다음, 반도체층(230)과 일정 영역이 대응되도록 포토리쏘그래피(photolithography) 공정을 이용해서 이를 패터닝하여 게이트 전극(250)을 형성함으로써, 소오스 전극 및 드레인 전극(220a,220b), 반도체층(230), 게이트 절연막(240) 및 게이트 전극(250)을 포함하는 박막 트랜지스터의 제조를 완성한다.
상술한 공정에 따라 제조된 박막 트랜지스터는 소오스 전극 및 드레인 전극을 형성한 후에 산화물을 포함하는 반도체층을 형성하기 때문에, 소오스 전극 및 드레인 전극 형성시 발생하였던 산화물을 포함하는 반도체층의 오염 및 손상의 문제가 없게 된다. 따라서, 소자의 신뢰성이 향상되며 제조 수율이 높아진다.
또한, 본 발명의 일 실시예에 따른 박막 트랜지스터는 금속 기판 상에 버퍼층을 형성하였기 때문에, 열공정시 금속 기판에 존재하는 불순물 이온들이 금속 기판 상에 형성된 산화물을 포함하는 반도체층으로 확산되는 것을 방지할 수 있다. 특히, 본 발명의 일 실시예에 따른 박막 트랜지스터는 소오스 전극 및 드레인 전극이 먼저 형성되고, 반도체층 및 게이트 절연막이 순차적으로 형성되어, 반도체층과 기판 사이의 거리가 가깝기 때문에 반도체층이 불순물에 의해 오염되는 것을 방지하기 위하여는 버퍼층의 역할이 매우 중요하다는 것을 알 수 있다.
도 2e를 참조하면, 게이트 전극(250)을 포함한 기판 결과물 상에 보호막(260)을 형성한다. 여기서, 보호막(260)은 후속하여 형성될 화소 전극과 게이트 전극을 절연시키기 위한 것으로 실리콘 질화물 또는 실리콘 산화물과 같은 무기물로 형성할 수 있다. 이와는 달리, 박막 트랜지스터의 형성으로 인하여 발생한 단차를 줄이기 위하여 폴리이미드계, 벤조사이클로부텐계 수지 또는 폴리아크릴레이트계 수지와 같은 유기물로 형성할 수도 있다.
다음으로, 보호막(260) 및 게이트 절연막(240)을 관통하여 소오스 전극 및 드레인 전극(220a,220b)의 일부를 노출시키는 비어홀들(270a,270b)을 형성한다. 도시하지는 않았지만, 비어홀들(270a,270b)을 통하여 소오스 전극 및 드레인 전극(220a,220b)과 각각 연결되도록 배선 및 화소 전극을 형성할 수 있으며, 화소 전극 상에 액정층 또는 발광층 및 대향 전극을 형성함으로써 본 발명의 일 실시예에 따른 박막 트랜지스터를 포함하는 평판표시장치를 제조할 수 있다.
본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것이 아니고, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있을 것이다.
상술한 바와 같이, 본 발명은 소오스 전극 및 드레인 전극 형성시 산화물을 포함하는 반도체층이 손상되는 것을 방지하고, 또한 열공정시 금속 기판의 불순물의 확산에 의하여 반도체층이 오염되는 것을 방지함으로써, 박막 트랜지스터의 신뢰성 및 제조 수율을 향상시킬 수 있는 효과가 있다.
Claims (11)
- 금속 기판;상기 금속 기판 상에 위치하는 버퍼층;상기 버퍼층 상에 위치하는 소오스 전극 및 드레인 전극;상기 소오스 전극 및 드레인 전극과 일정 영역 대응되도록 상기 소오스 전극 및 드레인 전극을 포함한 기판 상에 위치하며 산화물을 포함하는 반도체층;상기 산화물을 포함하는 반도체층을 포함한 기판 상에 위치하는 게이트 절연막; 및상기 반도체층의 일정 영역과 대응되도록 상기 게이트 절연막 상에 위치하는 게이트 전극을 포함하는 박막 트랜지스터.
- 제 1 항에 있어서,상기 버퍼층은 무기막인 박막 트랜지스터.
- 제 2 항에 있어서,상기 무기막은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 마스네슘 산화물, 알루미늄 질화물, 하프늄 산화물 또는 탄탈륨 산화물로 이루어진 군에서 선택된 어느 하나 이상으로 이루어진 박막 트랜지스터.
- 제 1 항에 있어서,상기 버퍼층의 두께는 10 내지 1000nm인 박막 트랜지스터.
- 제 1 항에 있어서,상기 산화물 반도체층은 아연 산화물(ZnO), 인듐 아연 산화물(InZnO) 및 인듐 갈륨 아연 산화물(InGaZnO4)로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 박막 트랜지스터.
- 금속 기판을 제공하는 단계;상기 금속 기판 상에 버퍼층을 형성하는 단계;상기 버퍼층 상에 소오스 전극 및 드레인 전극을 형성하는 단계;상기 소오스 전극 및 드레인 전극과 일정 영역이 대응되도록 상기 소오스 전극 및 드레인 전극을 포함한 기판 결과물 상에 산화물을 포함하는 반도체층을 형성하는 단계;상기 반도체층을 포함한 기판 상에 게이트 절연막을 형성하는 단계;상기 반도체층과 일정 영역이 대응되도록 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조방법.
- 제 6 항에 있어서,상기 버퍼층은 무기막으로 형성하는 박막 트랜지스터의 제조방법.
- 제 7 항에 있어서,상기 무기막은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 마스네슘 산화물, 알루미늄 질화물, 하프늄 산화물, 탄탈륨 산화물로 이루어진 군에서 선택된 어느 하나 이상으로 형성하는 박막 트랜지스터의 제조방법.
- 제 6 항에 있어서,상기 버퍼층은 10 내지 1000nm의 두께로 형성하는 박막 트랜지스터의 제조방법.
- 제 6 항에 있어서,상기 버퍼층은 스퍼터링, 화학기상법, 증착 또는 플라즈마 스프레이로 이루어진 군에서 선택된 어느 하나의 방법을 수행하여 형성하는 박막 트랜지스터의 제조방법.
- 제 6 항에 있어서,상기 산화물 반도체층은 아연 산화물(ZnO), 인듐 아연 산화물(InZnO) 및 인듐 갈륨 아연 산화물(InGaZnO4)로 이루어진 군에서 선택된 어느 하나 이상으로 형성 된 박막 트랜지스터의 제조방법.
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