KR20080010767A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 소자 분리막이 보이드를 포함하는 것을 방지하는 반도체 소자의 제조 방법으로서, 반도체 기판 위에 감광막을 이용한 제1 마스크 패턴을 형성하는 단계, 제1 마스크 패턴을 마스크로 하여 반도체 기판을 식각하여 제1 개구부를 형성하는 단계, 제1 마스크 패턴을 제거하는 단계, 반도체 기판의 제1 개구부를 채우는 희생막을 형성하는 단계, 반도체 기판 위에 희생막 및 반도체 기판의 일부를 노출하는 제2 마스크 패턴을 형성하는 단계, 제2 마스크 패턴을 마스크로 하여 반도체 기판을 식각하여 제1 개구부보다 폭이 넓으며 깊이가 얕은 제2 개구부를 형성하는 단계, 제2 마스크 패턴 및 제1 개구부 내에 잔류하는 희생막을 제거하는 단계, 및 제1 및 제2 개구부 내에 산화물을 매립하여 소자분리막을 형성하는 단계를 포함한다. 이와 같이, 2회 이상의 사진 식각 공정을 진행하여 종래보다 종횡비가 낮으며 보이드를 포함하지 않는 소자 분리막을 형성함으로써 소자 구동시 누설 전류가 발생하는 것을 방지하여 소자의 신뢰성을 향상시킬 수 있다.
소자분리막, 듀얼다마신

Description

반도체 소자의 제조 방법{MATHODE OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1 내지 도 4는 본 발명의 한 실시예에 따른 반도체 소자의 제조 공정 단계를 도시한 단면도이다.
본 발명은 반도체 소자의 제조 방법에 관한 것이다.
근래에 들어 반도체 기술의 진보와 더불어 반도체 소자의 고속화 및 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화에 따른 CD(critical dimention)에 대한 요구가 점점 높아지고 있다.
이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다. 이것은 고집적 소자로 갈수록 소자 영역의 폭이 감소되고 있는 추세에서 상대적으로 소자 영역의 폭을 증가시키기 위해서는 소자 분리 영역의 폭을 감소시켜야만 하기 때문이다.
따라서, LOCOS 공정에 의한 소자 분리막 방법을 대신해 작은 폭을 가지면서 우수한 소자 분리 특성을 가지는 STI(shallow trench isolation) 공정을 이용한 소자 분리막의 형성 방법이 제안됨에 따라 대부분의 반도체 소자는 STI 공정을 주로 적용하여 소자 분리막을 형성하고 있다.
종래의 소자 분리막은 싱글 다마신(single damascene) 구조를 가지고 있다. 이러한 소자 분리막은 소자의 집적도가 향상됨에 따라 트랜지스터(transistor)간의 전기적 분리를 위해 좁은 폭과 깊은 깊이를 가진다. 즉, 종횡비(aspect ratio)가 커진다.
이와 같은 소자 분리막은 HDP-CVD(high density plasma chemical vapor deposition) 방법을 이용하여 트렌치(trench) 내부를 산화물로 매립하여 만든다.
그러나 소자 분리막이 4이상의 종횡비를 가질 경우, 소자 분리막의 트렌치 내부는 산화막으로 완전히 채워지지 않는다.
이에 따라, 소자 분리막 내부에 보이드(void)가 생기고, 이로 인해 반도체 소자 구동시, 누설 전류(leakage current)가 발생하여 반도체 소자의 전기적 특성 및 신뢰성이 저하되어 제품의 수율이 감소할 수 있다.
따라서, 본 발명은 고집적 반도체 소자의 소자 분리막 내부에 보이드가 발생하는 것을 방지하여 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 반도체 기판 위에 감광막을 이용한 제1 마스크 패턴을 형성하는 단계, 상기 제1 마스크 패턴을 마스크로 하여 상기 반도체 기판을 식각하여 제1 개구부를 형성하는 단계, 상기 제1 마스 크 패턴을 제거하는 단계, 상기 반도체 기판의 제1 개구부를 채우는 희생막을 형성하는 단계, 상기 반도체 기판 위에 상기 희생막 및 상기 반도체 기판의 일부를 노출하는 제2 마스크 패턴을 형성하는 단계, 상기 제2 마스크 패턴을 마스크로 하여 상기 반도체 기판을 식각하여 상기 제1 개구부보다 폭이 넓으며 깊이가 얕은 제2 개구부를 형성하는 단계, 상기 제2 마스크 패턴 및 상기 제1 개구부 내에 잔류하는 희생막을 제거하는 단계, 및 상기 제1 및 제2 개구부 내에 산화물을 매립하여 소자분리막을 형성하는 단계를 포함한다.
상기 반도체 기판 식각 공정은 반응성 이온 식각 방법으로 진행할 수 있다.
상기 희생막은 유기물 및 무기물로 이루어질 수 있다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 상세하 게 설명하면 다음과 같다.
도 1 내지 도 4는 본 발명의 한 실시예에 따른 반도체 소자의 제조 공정 단계를 도시한 단면도이다.
우선, 도 1에 도시한 바와 같이, 반도체 기판(100) 위에 감광막을 이용하여 비아 패턴(via pattern)(120)을 형성한다. 그리고 비아 패턴(120)을 마스크로 하여 반도체 기판(100)을 식각하여 비아홀(115)을 형성한다. 여기서 식각 공정은 반응성 이온 식각(reactive ion etch, RIE) 방법을 이용하여 진행한다.
비아홀(115)의 폭(a')과 비아홀(115)의 깊이(b')의 비(b'/a'), 즉, 비아홀(115)의 종횡비는 4이상일 수 있다.
그 다음, 도 2에 도시한 바와 같이, 비아 패턴(120)을 제거한다.
이어, 반도체 기판(100) 상부 및 비아홀(115) 내부를 채우는 희생막(130)을 형성하고, 화학 기계적 연마(chemical mechanical poliching, CMP)공정을 진행하여 반도체 기판(100) 상부에 존재하는 희생막(130)을 제거한다. 여기서, 희생막(130)은 유기물 또는 무기물로 이루어질 수 있다.
그런 다음, 도 3에 도시한 바와 같이, 반도체 기판(100) 위에 비아 패턴(120)의 폭보다 넓은 폭을 가지는 트렌치 패턴(140)을 형성한다. 트렌치 패턴(140)은 비아홀(115) 내부를 채우는 희생막(130)의 상부와 일부 반도체 기판(100)의 상부를 노출한다.
이어, 트렌치 패턴(140)을 마스크로 삼아 노출된 반도체 기판(100) 및 희생막(130)의 일부를 식각하여 비아홀(115)의 폭보다 넓은 폭(a)을 가지는 트렌 치(125)를 형성한다. 여기서 도 3에 도시된 바와 같이, 반도체 기판(100)과 희생막(130)의 식각률이 다르므로 상기 희생막(130)이 트렌치 내부에서 돌출되어 있을 수 있다.
다음, 도 4에 도시한 바와 같이, 트렌치 패턴(140)과 비아홀(115) 내부에 잔류하는 희생막(130)을 제거한다. 트렌치 패턴(140)과 희생막(130)을 동시에 제거할 수도 있다.
그런 다음, 트렌치(125) 및 비아홀(115) 내부에 산화물을 완전히 매립하여 소자분리막(150)을 형성한다. 이때, 트렌치(125)의 폭(a)과 깊이(b)의 비(b/a), 즉, 트렌치(125)의 종횡비는 4이하 이다.
이와 같이 2회의 사진 식각 공정을 통해 비아홀(115) 및 비아홀(115) 보다 폭이 넓은 트렌치(125)를 가지는 반도체 기판(100)에 산화물을 매립하여 소자분리막(150)을 형성함으로써, 산화물이 매립되는 반도체 기판(100)의 입구의 폭(a)은 종래의 폭보다 넓어진다. 이로 인해, 트렌치(125) 및 비아홀(115) 내부는 보이드 없이 산화물로 완전히 채울 수 있다. 따라서, 소자 분리막(150)은 보이드(void)를 포함하지 않는다.
본 발명에 따르면 반도체 소자가 고집적화됨에 따라 높은 종횡비를 갖는 종래의 소자 분리막의 트렌치는 적어도 2회 이상의 사진 식각 공정을 이용하여 비아홀(115) 및 비아홀(115)보다 폭이 넓은 트렌치(125)를 반도체 기판(100)에 형성하고 산화물을 매립하여 소자 분리막(150)을 형성함으로써 종횡비를 낮출 수 있다. 여기서, 본 발명의 소자 분리막(150)의 내벽은 위로 갈수로 폭이 넓어지는 계단 형 태의 구조를 갖는다.
이와 같이 본 발명은 2회 이상의 식각 공정을 통해 산화물이 채워질 입구의 폭(a)을 넓게 형성하여 소자 분리막(150) 내부에 보이드가 발생하는 것을 방지함으로써 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있다.
본 발명에서는 2회 이상의 사진 식각 공정을 진행하여 위로 갈수록 폭이 넓은 계단 형태 구조의 트렌치를 갖는 반도체 기판을 형성하고, 갭필 공정(gap-fill)을 이용하여 계단형 트렌치 내부를 산화물로 완전히 채워 소자 분리막을 만든다. 이와 같이 종래보다 종횡비가 낮으며 보이드를 포함하지 않는 소자 분리막을 형성함으로써 소자 구동시 누설 전류가 발생하는 것을 방지하여 소자의 신뢰성을 향상시킬 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (3)

  1. 반도체 기판 위에 감광막을 이용한 제1 마스크 패턴을 형성하는 단계,
    상기 제1 마스크 패턴을 마스크로 하여 상기 반도체 기판을 식각하여 제1 개구부를 형성하는 단계,
    상기 제1 마스크 패턴을 제거하는 단계,
    상기 반도체 기판의 제1 개구부를 채우는 희생막을 형성하는 단계,
    상기 반도체 기판 위에 상기 희생막 및 상기 반도체 기판의 일부를 노출하는 제2 마스크 패턴을 형성하는 단계,
    상기 제2 마스크 패턴을 마스크로 하여 상기 반도체 기판을 식각하여 상기 제1 개구부보다 폭이 넓으며 깊이가 얕은 제2 개구부를 형성하는 단계,
    상기 제2 마스크 패턴 및 상기 제1 개구부 내에 잔류하는 희생막을 제거하는 단계, 및
    상기 제1 및 제2 개구부 내에 산화물을 매립하여 소자분리막을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에서,
    상기 반도체 기판 식각 공정은 반응성 이온 식각 방법으로 진행하는 반도체 소자의 제조 방법.
  3. 제1항에서,
    상기 희생막은 유기물 및 무기물로 이루어지는 반도체 소자의 제조 방법.
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