KR20080007713A - 노이즈에 따라 샘플링 주기를 제어하는 아날로그 디지털변환 장치, 이를 이용한 오디오 기록 장치 및 심박 조율장치 - Google Patents

노이즈에 따라 샘플링 주기를 제어하는 아날로그 디지털변환 장치, 이를 이용한 오디오 기록 장치 및 심박 조율장치 Download PDF

Info

Publication number
KR20080007713A
KR20080007713A KR1020060066686A KR20060066686A KR20080007713A KR 20080007713 A KR20080007713 A KR 20080007713A KR 1020060066686 A KR1020060066686 A KR 1020060066686A KR 20060066686 A KR20060066686 A KR 20060066686A KR 20080007713 A KR20080007713 A KR 20080007713A
Authority
KR
South Korea
Prior art keywords
analog
noise
digital converter
signal
clock
Prior art date
Application number
KR1020060066686A
Other languages
English (en)
Other versions
KR100835682B1 (ko
Inventor
손종필
김수원
Original Assignee
고려대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 고려대학교 산학협력단 filed Critical 고려대학교 산학협력단
Priority to KR1020060066686A priority Critical patent/KR100835682B1/ko
Publication of KR20080007713A publication Critical patent/KR20080007713A/ko
Application granted granted Critical
Publication of KR100835682B1 publication Critical patent/KR100835682B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0619—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by dividing out the errors, i.e. using a ratiometric arrangement
    • H03M1/0621—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by dividing out the errors, i.e. using a ratiometric arrangement with auxiliary conversion of a value corresponding to the physical parameter(s) to be compensated for
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
    • H03M1/1245—Details of sampling arrangements or methods
    • H03M1/1265—Non-uniform sampling

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

노이즈에 따라 샘플링 주기를 제어하는 아날로그 디지털 변환 장치, 이를 이용한 오디오 기록 장치 및 심박 조율 장치가 개시된다.
본 발명은 델타 시그마 아날로그 디지털 변환기를 포함하는 아날로그 디지털 변환 장치에 있어서, 아날로그 입력 신호를 디지털 신호로 변환하는 아날로그 디지털 변환부, 상기 디지털 신호의 노이즈 성분을 검출하는 노이즈 검출부 및 상기 노이즈 성분에 따라 복수의 서로 다른 클럭 신호 중 어느 하나를 선택하여 상기 아날로그 디지털 변환부의 클럭 입력으로 인가하는 클럭 선택부를 포함한다.
또한, 본 발명은 델타 시그마 아날로그 디지털 변환기를 포함하는 아날로그 디지털 변환 장치에 있어서, 소정 주기의 클럭 신호를 생성하는 클럭 생성부, 아날로그 입력 신호를 디지털 신호로 변환하는 아날로그 디지털 변환부, 상기 디지털 신호의 노이즈 성분을 검출하는 노이즈 검출부, 상기 클럭 신호를 상기 노이즈 성분에 비례하는 배수로 체배하여 상기 체배된 클럭 신호를 상기 아날로그 디지털 변환부의 클럭 입력으로 인가하는 주파수 체배부를 포함한다.
또한, 본 발명은 델타 시그마 아날로그 디지털 변환기를 포함하는 아날로그 디지털 변환 장치에 있어서, 제1 주기의 클럭 신호를 생성하는 제1 클럭 생성부, 제1 주기보다 큰 제2 주기의 클럭 신호를 생성하는 제2 클럭 생성부, 아날로그 입력 신호를 디지털 신호로 변환하는 아날로그 디지털 변환부, 상기 디지털 신호의 노이즈 성분을 검출하는 노이즈 검출부, 상기 노이즈 성분이 임계값 이상이면 제1 클럭 생성부를 상기 아날로그 디지털 변환부의 클럭 입력과 연결시키고, 상기 노이즈 성분이 임계값 미만이면 상기 제2 클럭 생성부를 상기 아날로그 디지털 변환부의 클럭 입력과 연결시키는 스위칭부를 포함한다.
본 발명에 의하면, 노이즈가 적은 환경에서는 샘플링 주기를 낮추고 노이즈가 많은 환경에서는 샘플링 주기를 높임으로써, 일정한 SNR을 유지할 수 있고, 전력 소모를 최소화시킬 수 있는 효과가 있다.

Description

노이즈에 따라 샘플링 주기를 제어하는 아날로그 디지털 변환 장치, 이를 이용한 오디오 기록 장치 및 심박 조율 장치 {Analog digital converter with variable sampling period according to noise level, Audio recorder and Pacemaker therewith}
도 1은 본 발명의 일 실시예에 따른 노이즈에 따라 샘플링 주기를 제어하는 아날로그 디지털 변환 장치의 블럭도이다.
도 2는 도 1의 노이즈 검출부의 일 예를 도시한 것이다.
도 3은 본 발명의 다른 실시예에 따른 노이즈에 따라 샘플링 주기를 제어하는 아날로그 디지털 변환 장치의 블럭도이다.
도 4는 본 발명의 또다른 실시예에 따른 노이즈에 따라 샘플링 주기를 제어하는 아날로그 디지털 변환 장치의 블럭도이다.
도 5는 도 1의 아날로그 디지털 변환 장치를 이용한 오디오 장치의 블럭도이다.
도 6은 도 1의 아날로그 디지털 변환 장치를 이용한 심박 조율 장치의 블럭도이다.
도 7은 도 1에서 샘플링 속도와 SNR 사이의 관계를 도시한 그래프이다.
본 발명은 델타 시그마 아날로그-디지털 변환기(△-Σ 아날로그-디지털 변환 기(ADC))에 관한 것으로, 특히, 노이즈에 따라 샘플링 주기를 제어하는 아날로그 디지털 변환 장치, 이를 이용한 오디오 기록 장치 및 심박 조율 장치에 관한 것이다.
일반적으로 델타 시그마 아날로그-디지털 변환기(△-Σ 아날로그-디지털 변환 기(ADC))는 아날로그 시그마델타 변조기와 데시메이터(decimator)와 저역통과필터와 누산 및 덤프(accumulate and dump)회로로 구성된다.
시그마델타 변조기는 아날로그 신호를 입력하여 변조한다. 시그마델타 변조기는 A/D변환장치를 사용하는 목적에 따라 2차, 3차, 4차 시그마델타 변조기를 사용한다. 시그마델타 변조기의 출력된 데이타는 1비트로 구성된다. 출력된 데이타는 FIR 콤필터(Finite Impulse Response comb filter)에 입력된다. 그리고 데시메이터와 저역통과필터와 누산 및 덤프회로는 FIR 콤필터로 구현하여 고주파 잡음을 제거한다. 이때, 신호 대 잡음비를 높여 A/D변환에 대한 다이내믹 레인지(dynamic range), 즉 비트 레졸루선(bit resolution)을 높이기 위해서는 콤필터를 복수개 사용하며, 데시메이터는 고주파 잡음을 줄이기 위해 동작 주파수를 낮추어 여러단의 콤필터를 통과할때마다 밴드내에서의 잡음을 줄여나가도록 한다. 이러한 콤필터를 이용한 데시메이터의 전달함수 H(Z)는 데시메이션 비를 D라 할 때 다음의 수학식 1과 같다.
Figure 112006050683530-PAT00001
수학식 1과 같은 전달함수를 가지는 콤필터를 이용한 데시메이터는 위상에 대한 선형특성을 가지지 못하고 여러단의 콤필터를 이용하기 때문에 앞단의 콤필터를 통과할 때마다 비트 레졸루션을 높이고 데시메이션을 하여야 하므로 통상적인 데시메이터는 4단정도의 콤필터를 이용한다. 위와 같은 특성으로 FIR 콤필터는 D:1로 데시메이션되어 출력한다. 이때 출력되는 데이타비트는 특정한 비트로 출력된다. 상기 FIR 콤필터의 출력은 FIR 컴퍼세이션필터에 의해 컴퍼세이션되어 출력한다. 이때 출력된 신호는 디지탈로 변환된 디지탈신호이다.
일반적인 경우, 입력 신호의 신호대 잡음비 (SNR, Signal to Noise Ratio)에 따라 델타 시그마 아날로그-디지털 변환기의 샘플링 주기가 결정되어 진다.
그러나 심전도 신호와 같은 종류의 입력 신호는 항상 일정한 신호대 잡음비를 가지지 않고, 피 측정자의 신체 상태(예를 들자면, 잠자는 상태와 운동 직후의 상태)나 환경 상태에 따라 일정하지 않은 신호 대 잡음비를 가진다.
그러므로, 이러한 SNR이 일정하지 않은 특성을 가진 입력 신호를 디지털 신호로 변환하기 위하여 아날로그-디지털 변환기(특히, 델타 시그마 아날로그-디지털 변환 기(ADC))를 설계함에 있어서, 입력신호의 샘플링 주기는 SNR이 가장 좋지 않을 경우를 고려하여 결정되어져야 한다. 즉, SNR이 가장 좋지 않을 때를 가정하여 빠른 주기의 샘플링 주기가 요구되어진다.
따라서, 종래의 델타 시그마 아날로그-디지털 변환기는 입력 신호가 비록 높은 SNR 특성을 보임에도 불구하고, 허용된 범위의 가장 낮은 SNR환경이 고려된 빠른 샘플링 주기로 동작하는데, 빠른 샘플링 주기는 잦은 회로 동작을 의미하므로, 샘플링 주기가 빠를수록 아날로그-디지털 변환 기(ADC)의 시간당 전력소모가 불필요하게 커지는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 첫번째 기술적 과제는 노이즈가 적은 환경에서는 샘플링 주기를 낮추고 노이즈가 많은 환경에서는 샘플링 주기를 높임으로써, 일정한 SNR을 유지할 수 있고, 전력 소모를 최소화시킬 수 있는 노이즈에 따라 샘플링 주기를 제어하는 아날로그 디지털 변환 장치를 제공하는데 있다.
본 발명이 이루고자 하는 두번째 기술적 과제는 상기의 노이즈에 따라 샘플링 주기를 제어하는 아날로그 디지털 변환 장치를 이용한 오디오 기록 장치를 제공하는데 있다.
본 발명이 이루고자 하는 세번째 기술적 과제는 상기의 노이즈에 따라 샘플링 주기를 제어하는 아날로그 디지털 변환 장치를 이용한 심박 조율 장치를 제공하는데 있다.
상기의 첫번째 기술적 과제를 해결하기 위하여, 본 발명은 델타 시그마 아날로그 디지털 변환기를 포함하는 아날로그 디지털 변환 장치에 있어서, 아날로그 입력 신호를 디지털 신호로 변환하는 아날로그 디지털 변환부, 상기 디지털 신호의 노이즈 성분을 검출하는 노이즈 검출부 및 상기 노이즈 성분에 따라 복수의 서로 다른 클럭 신호 중 어느 하나를 선택하여 상기 아날로그 디지털 변환부의 클럭 입력으로 인가하는 클럭 선택부를 포함하는 노이즈에 따라 샘플링 주기를 제어하는 아날로그 디지털 변환 장치를 제공한다.
또한, 상기의 첫번째 기술적 과제를 해결하기 위하여, 본 발명은 델타 시그마 아날로그 디지털 변환기를 포함하는 아날로그 디지털 변환 장치에 있어서, 소정 주기의 클럭 신호를 생성하는 클럭 생성부, 아날로그 입력 신호를 디지털 신호로 변환하는 아날로그 디지털 변환부, 상기 디지털 신호의 노이즈 성분을 검출하는 노이즈 검출부, 상기 클럭 신호를 상기 노이즈 성분에 비례하는 배수로 체배하여 상기 체배된 클럭 신호를 상기 아날로그 디지털 변환부의 클럭 입력으로 인가하는 주파수 체배부를 포함하는 노이즈에 따라 샘플링 주기를 제어하는 아날로그 디지털 변환 장치를 제공한다.
또한, 상기의 첫번째 기술적 과제를 해결하기 위하여, 본 발명은 델타 시그마 아날로그 디지털 변환기를 포함하는 아날로그 디지털 변환 장치에 있어서, 제1 주기의 클럭 신호를 생성하는 제1 클럭 생성부, 제1 주기보다 큰 제2 주기의 클럭 신호를 생성하는 제2 클럭 생성부, 아날로그 입력 신호를 디지털 신호로 변환하는 아날로그 디지털 변환부, 상기 디지털 신호의 노이즈 성분을 검출하는 노이즈 검출부, 상기 노이즈 성분이 임계값 이상이면 제1 클럭 생성부를 상기 아날로그 디지털 변환부의 클럭 입력과 연결시키고, 상기 노이즈 성분이 임계값 미만이면 상기 제2 클럭 생성부를 상기 아날로그 디지털 변환부의 클럭 입력과 연결시키는 스위칭부를 포함하는 노이즈에 따라 샘플링 주기를 제어하는 아날로그 디지털 변환 장치를 제공한다.
한편, 상기의 두번째 기술적 과제를 해결하기 위하여, 본 발명은 델타 시그마 아날로그 디지털 변환기를 포함하는 오디오 장치에 있어서, 아날로그 입력 신호를 디지털 신호로 변환하는 아날로그 디지털 변환부, 상기 디지털 신호의 노이즈 성분을 검출하는 노이즈 검출부, 상기 노이즈 성분에 따라 복수의 서로 다른 클럭 신호 중 어느 하나를 선택하여 상기 아날로그 디지털 변환부의 클럭 입력으로 인가하는 클럭 선택부 및 상기 디지털 신호를 저장하는 오디오 기록부를 포함하는 노이즈에 따라 샘플링 주기를 제어하는 아날로그 디지털 변환 장치를 이용한 오디오 기록 장치를 제공한다.
한편, 상기의 세번째 기술적 과제를 해결하기 위하여, 본 발명은 델타 시그마 아날로그 디지털 변환기를 포함하는 심박 조율 장치에 있어서, 심장 박동을 아날로그 입력 신호로 변환하는 센서부, 상기 아날로그 입력 신호를 디지털 신호로 변환하는 아날로그 디지털 변환부, 상기 디지털 신호의 노이즈 성분을 검출하는 노이즈 검출부, 상기 노이즈 성분에 따라 복수의 서로 다른 클럭 신호 중 어느 하나를 선택하여 상기 아날로그 디지털 변환부의 클럭 입력으로 인가하는 클럭 선택부, 소정의 주기로 기준 클럭을 생성하는 스톱 워치 및 상기 디지털 신호 및 상기 기준 클럭에 따라 전기 자극을 출력하는 전기 충격부를 포함하는 노이즈에 따라 샘플링 주기를 제어하는 아날로그 디지털 변환 장치를 이용한 심박 조율 장치를 제공한다.
본 발명은 가변적인 SNR을 가지는 입력에 대하여 전력 소모를 최소화 하는 최적의 샘플링 주기를 조절하기 위한 방법을 제안한다. 이를 위하여 입력 신호의 노이즈 레벨을 감지하고 이를 피드백하여 샘플링 주기를 조절하도록 한다.
본 발명은 저전력을 구현하기 위한 최적의 샘플링 주기를 가지는 아날로그-디지털 변환기 장치와 이의 동작에 관련된 것이다.
도 1은 본 발명의 일 실시예에 따른 노이즈에 따라 샘플링 주기를 제어하는 아날로그 디지털 변환 장치의 블럭도이다.
도 1의 아날로그 디지털 변환 장치는 델타 시그마 아날로그 디지털 변환기를 포함한다.
아날로그 디지털 변환부(110)는 아날로그 입력 신호를 디지털 신호로 변환한다. 아날로그 디지털 변환부(110)의 출력 신호(아날로그-디지털 변환 기(ADC)_out)는 복수의 비트로 구성되어 병렬로 전송될 수 있다.
노이즈 검출부(120)는 디지털 신호의 노이즈 성분을 검출한다. 바람직하게는, 노이즈 검출부(120)는 디지털 신호를 미분하는 미분기 및 소정의 구간 내에서 상기 미분된 디지털 신호의 크기가 0가 되는 횟수를 측정하여 잡음 정량화를 수행하여 노이즈 성분을 검출하는 노이즈 카운터를 포함할 수 있다.
노이즈 검출부(120)의 출력 신호(ND_out)은 아날로그 디지털 변환부(110)의 출력 신호(아날로그-디지털 변환 기(ADC)_out)에 포함된 노이즈 정도를 비트 단위로 나타내는 디지털 신호이거나 아날로그 디지털 변환부(110)의 출력 신호(아날로그-디지털 변환 기(ADC)_out)에 포함된 노이즈 정도를 전압 레벨로 나타내는 아날로그 신호일 수 있다.
이때, 노이즈 카운터는 아날로그 디지털 변환부(110)의 출력을 x(n)이라고 하고, 상기 미분기의 출력을 d(n) = x(n)-x(n-1) 이라고 할때, d(n)의 부호가 소정의 구간 내에서 음에서 양으로 또는 양에서 음으로 변화하는 횟수를 측정하여 잡음 정량화를 수행할 수 있다.
클럭 선택부(130)는 노이즈 검출부(120)에서 검출된 노이즈 성분에 따라 복수의 서로 다른 클럭 신호 중 어느 하나를 선택하여 아날로그 디지털 변환부(110)의 클럭 입력으로 인가한다.
본 발명에서 아날로그 입력신호 (In)은 델타 시그마 아날로그-디지털 변환 부(ADC, 110)를 통하여 디지털(Digital)화된 다수 비트의 출력 신호들(ADC_out)로 변환되어진다. 이 디지털 출력 신호는 다시 노이즈 검출부(Noise Detector, 120)로 입력되고, 노이즈 검출부(Noise Detector, 120)에서는 입력된 신호의 현재 노이즈(Noise) 상태 정도를 파악하여 출력 신호(ND_out)를 보낸다. 이 출력 신호 (ND_out)는 다시 아날로그-디지털 변환부(ADC, 110)의 동작 속도를 결정하는 클럭(CLK) 신호 입력부로 피드백 되어져서 클럭(CLK) 신호의 주기를 조절하게 된다. 이렇게 함으로써 현재 입력 신호의 노이즈(Noise) 상태에 따라, 아날로그-디지털 변환부(ADC, 110)의 동작 속도를 결정할 수 있게 된다.
도 2는 도 1의 노이즈 검출부(120)의 일 예를 도시한 것이다.
입력 신호의 잡음 정도를 알기 위한 잡음 정량화(Noise Quantification)는 아날로그-디지털 변환부(ADC) 출력 신호를 미분기를 통한 다음, 이 신호의 0과의 교점 횟수를 측정함으로써 가능하다. 즉, 아날로그-디지털 변환부(ADC)의 출력 신 호 x(n)이 미분기에 입력되면 이 신호는 d(n) = x(n) - x(n-1)이 되고 d(n)의 부호는 다음의 수학식 2와 같다.
sgn{d(n)} = +1, d(n) >= 0
sgn{d(n)} = -1, d(n) < 0
이 때 정해진 구간 내에서 위 신호 d(n)의 0과의 교점 횟수를 구함으로써 잡음신호를 정량화 할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 노이즈에 따라 샘플링 주기를 제어하는 아날로그 디지털 변환 장치의 블럭도이다.
클럭 생성부(미도시)는 소정 주기의 클럭 신호(f)를 생성한다.
아날로그 디지털 변환부(310)는 아날로그 입력 신호를 디지털 신호로 변환한다. 아날로그 디지털 변환부(310)의 출력 신호(아날로그-디지털 변환 기(ADC)_out)는 복수의 비트로 구성되어 병렬로 전송될 수 있다.
노이즈 검출부(320)는 디지털 신호의 노이즈 성분을 검출한다. 바람직하게는, 노이즈 검출부(320)는 디지털 신호를 미분하는 미분기 및 소정의 구간 내에서 상기 미분된 디지털 신호의 크기가 0가 되는 횟수를 측정하여 잡음 정량화를 수행하여 노이즈 성분을 검출하는 노이즈 카운터를 포함할 수 있다.
노이즈 검출부(320)의 출력 신호(ND_out)은 아날로그 디지털 변환부(310)의 출력 신호(아날로그-디지털 변환 기(ADC)_out)에 포함된 노이즈 정도를 비트 단위로 나타내는 디지털 신호이거나 아날로그 디지털 변환부(310)의 출력 신호(아날로 그-디지털 변환 기(ADC)_out)에 포함된 노이즈 정도를 전압 레벨로 나타내는 아날로그 신호일 수 있다.
주파수 체배부(frequency multiplier, 330)는 소정 주기의 클럭 신호(f)를 노이즈 검출부(320)에 의해 검출된 노이즈 성분에 비례하는 배수로 체배하고, 체배된 클럭 신호(f x N)를 아날로그 디지털 변환부(310)의 클럭 입력으로 인가한다.
도 4는 본 발명의 또다른 실시예에 따른 노이즈에 따라 샘플링 주기를 제어하는 아날로그 디지털 변환 장치의 블럭도이다.
제1 클럭 생성부(431)는 제1 주기의 클럭 신호를 생성한다.
제2 클럭 생성부(432)는 제1 주기보다 큰 제2 주기의 클럭 신호를 생성한다.
바람직하게는, 제1 주기는 아날로그 디지털 변환부(410)의 통상 동작을 위한 클럭 신호이고, 제2 주기는 아날로그 디지털 변환부(410)의 샘플링 속도를 통상 보다 낮추기 위한 예비 클럭 신호일 수 있다.
아날로그 디지털 변환부(410)는 아날로그 입력 신호를 디지털 신호로 변환한다. 아날로그 디지털 변환부(410)의 출력 신호(아날로그-디지털 변환 기(ADC)_out)는 복수의 비트로 구성되어 병렬로 전송될 수 있다.
노이즈 검출부(420)는 디지털 신호의 노이즈 성분을 검출한다. 바람직하게는, 노이즈 검출부(420)는 디지털 신호를 미분하는 미분기 및 소정의 구간 내에서 상기 미분된 디지털 신호의 크기가 0가 되는 횟수를 측정하여 잡음 정량화를 수행하여 노이즈 성분을 검출하는 노이즈 카운터를 포함할 수 있다.
노이즈 검출부(420)의 출력 신호(ND_out)은 아날로그 디지털 변환부(410)의 출력 신호(아날로그-디지털 변환 기(ADC)_out)에 포함된 노이즈 정도를 비트 단위로 나타내는 디지털 신호이거나 아날로그 디지털 변환부(410)의 출력 신호(아날로그-디지털 변환 기(ADC)_out)에 포함된 노이즈 정도를 전압 레벨로 나타내는 아날로그 신호일 수 있다.
스위칭부(440)는 노이즈 검출부(420)에 의해 검출된 노이즈 성분이 임계값 이상이면 제1 클럭 생성부(431)를 아날로그 디지털 변환부(410)의 클럭 입력과 연결시키고, 노이즈 성분이 임계값 미만이면 제2 클럭 생성부(410)를 아날로그 디지털 변환부(410)의 클럭 입력과 연결시킨다. 바람직하게는, 스위칭부(440)는 논리 게이트들을 포함하고, 디지털 신호인 노이즈 성분을 논리 게이트의 로직에 적용하여 스위치들을 턴 온 또는 턴 오프 함으로써, 제1 클럭 생성부(431) 또는 제2 클럭 생성부(432) 중 어느 하나를 아날로그 디지털 변환부(410)의 클럭 입력과 연결시킬 수 있다. 이때의 논리 게이트는 논리합 게이트, 논리곱 게이트 중 적어도 하나를 포함할 수 있다.
도 5는 도 1의 아날로그 디지털 변환 장치를 이용한 오디오 장치의 블럭도이다.
아날로그 디지털 변환부(510)는 아날로그 입력 신호를 디지털 신호로 변환한다. 아날로그 디지털 변환부(510)의 출력 신호(아날로그-디지털 변환 기(ADC)_out)는 복수의 비트로 구성되어 병렬로 전송될 수 있다.
바람직하게는, 아날로그 디지털 변환부(510)의 아날로그 입력단은 마이크 등의 음성 감지부를 포함할 수 있다. 바람직하게는, 아날로그 디지털 변환부(510)의 아날로그 입력단은 MP3 플레이어, CD 플레이어, 기타 음향 장비의 오디오 출력 등에 연결될 수 있다.
노이즈 검출부(520)는 디지털 신호의 노이즈 성분을 검출한다. 바람직하게는, 노이즈 검출부(520)는 디지털 신호를 미분하는 미분기 및 소정의 구간 내에서 상기 미분된 디지털 신호의 크기가 0가 되는 횟수를 측정하여 잡음 정량화를 수행하여 노이즈 성분을 검출하는 노이즈 카운터를 포함할 수 있다.
노이즈 검출부(520)의 출력 신호(ND_out)은 아날로그 디지털 변환부(510)의 출력 신호(아날로그-디지털 변환 기(ADC)_out)에 포함된 노이즈 정도를 비트 단위로 나타내는 디지털 신호이거나 아날로그 디지털 변환부(510)의 출력 신호(아날로그-디지털 변환 기(ADC)_out)에 포함된 노이즈 정도를 전압 레벨로 나타내는 아날로그 신호일 수 있다.
클럭 선택부(530)는 노이즈 검출부(520)에서 검출된 노이즈 성분에 따라 복수의 서로 다른 클럭 신호 중 어느 하나를 선택하여 아날로그 디지털 변환부(510)의 클럭 입력으로 인가한다.
오디오 기록부(540)는 디지털 신호를 저장한다. 바람직하게는, 오디오 기록부(540)는 저장 공간으로서 휘발성 메모리 소자 또는 비휘발성 메모리 소자를 포함할 수 있다. 바람직하게는, 오디오 기록부(540)는 저장 공간으로서 CD-ROM, DVD+ROM, DVD-ROM과 같은 광 기록 매체를 포함할 수 있다. 바람직하게는, 오디오 기록부(540)는 포함하는 저장 공간에 디지털 신호를 저장하기 위한 라이터(writer)를 포함할 수 있다.
도 6은 도 1의 아날로그 디지털 변환 장치를 이용한 심박 조율 장치의 블럭도이다.
아날로그 디지털 변환부(610)는 아날로그 입력 신호를 디지털 신호로 변환한다. 아날로그 디지털 변환부(610)의 출력 신호(아날로그-디지털 변환 기(ADC)_out)는 복수의 비트로 구성되어 병렬로 전송될 수 있다. 바람직하게는, 아날로그 디지털 변환부(610)의 아날로그 입력단은 심장 박동을 감지하는 센서 장치에 연결될 수 있다.
노이즈 검출부(620)는 디지털 신호의 노이즈 성분을 검출한다. 바람직하게는, 노이즈 검출부(620)는 디지털 신호를 미분하는 미분기 및 소정의 구간 내에서 상기 미분된 디지털 신호의 크기가 0가 되는 횟수를 측정하여 잡음 정량화를 수행하여 노이즈 성분을 검출하는 노이즈 카운터를 포함할 수 있다.
노이즈 검출부(620)의 출력 신호(ND_out)은 아날로그 디지털 변환부(610)의 출력 신호(아날로그-디지털 변환 기(ADC)_out)에 포함된 노이즈 정도를 비트 단위로 나타내는 디지털 신호이거나 아날로그 디지털 변환부(610)의 출력 신호(아날로그-디지털 변환 기(ADC)_out)에 포함된 노이즈 정도를 전압 레벨로 나타내는 아날로그 신호일 수 있다.
클럭 선택부(630)는 노이즈 검출부(620)에서 검출된 노이즈 성분에 따라 복수의 서로 다른 클럭 신호 중 어느 하나를 선택하여 아날로그 디지털 변환부(610)의 클럭 입력으로 인가한다.
스톱 워치(640)는 소정의 주기로 기준 클럭을 생성한다. 기준 클럭은 인간의 심장 박동 주기에 대한 기준을 제공하기 위한 클럭이다.
전기 충격부(650)는 아날로그 디지털 변환부(610)의 디지털 신호 및 스톱 워치(640)의 기준 클럭에 따라 전기 자극을 출력한다. 이때, 전기 자극은 심박 조율을 위한 전기 신호로서, 인체에 무해한 수준의 작은 전압 및 작은 전류를 갖는다.
바람직하게는, 전기 충격부(650)는 아날로그 디지털 변환부(610)의 디지털 신호와 스톱 워치(640)의 기준 클럭을 비교하는 수단을 포함하고, 아날로그 디지털 변환부(610)의 디지털 신호의 주기가 스톱 워치(640)의 기준 클럭 보다 느려지는 경우 전기 자극을 출력하도록 구성할 수 있다.
도 7은 도 1에서 샘플링 속도와 SNR 사이의 관계를 도시한 그래프이다.
도 7은 델타 시그마 아날로그-디지털 변환부의 차수와 과표본화비(OSR, Oversampling rate)에 따른 SNR의 이상적인 값을 나타낸다. 도 76과 같이, 아날로그 디지털 변환부 내부의 루프 차수가 높아질수록 즉, 과표본화비가 높아질수록 SNR이 높아진다는 것을 알 수 있다.
즉, 입력 신호의 SNR이 낮으면, 과표본화비를 높이거나 아날로그-디지털 변환부 루프 차수를 높임으로써 SNR을 키울 수 있게 된다.
본 발명에 따른 델타 시그마 아날로그 디지털 변환기를 포함하는 아날로그 디지털 변환 장치는 아날로그 입력 신호에 따라 델타 시그마 아날로그 디지털 변환기를 통해 출력된 신호의 잡음 성분의 정도를 감지하는 수단을 구비하고, 감지된 잡음 성분의 정도에 따라 델타 시그마 아날로그 디지털 변환기의 샘플링 속도를 조절한다.
이때, 잡음 성분의 정도를 감지하는 수단은 델타 시그마 아날로그 디지털 변환기의 출력을 일정 시간동안 감지하여 잡음 성분의 정도를 감지할 수 있다. 즉, 잡음 성분의 정도를 감지하는 수단의 출력이 델타 아날로그 디지털 변환기의 동작 주기를 변경시킨다.
본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 그러나, 이와 같은 변형은 본 발명의 기술적 보호범위내에 있다고 보아야 한다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해서 정해져야 할 것이다.
상술한 바와 같이, 본 발명에 의하면, 노이즈가 적은 환경에서는 샘플링 주기를 낮추고 노이즈가 많은 환경에서는 샘플링 주기를 높임으로써, 일정한 SNR을 유지할 수 있고, 전력 소모를 최소화시킬 수 있는 효과가 있다.

Claims (11)

  1. 델타 시그마 아날로그 디지털 변환기를 포함하는 아날로그 디지털 변환 장치에 있어서,
    아날로그 입력 신호를 디지털 신호로 변환하는 아날로그 디지털 변환부;
    상기 디지털 신호의 노이즈 성분을 검출하는 노이즈 검출부; 및
    상기 노이즈 성분에 따라 복수의 서로 다른 클럭 신호 중 어느 하나를 선택하여 상기 아날로그 디지털 변환부의 클럭 입력으로 인가하는 클럭 선택부를 포함하는 노이즈에 따라 샘플링 주기를 제어하는 아날로그 디지털 변환 장치.
  2. 제 1 항에 있어서,
    상기 노이즈 검출부는
    상기 디지털 신호를 미분하는 미분기; 및
    소정의 구간 내에서 상기 미분된 디지털 신호의 크기가 0가 되는 횟수를 측정하여 잡음 정량화를 수행하여 노이즈 성분을 검출하는 노이즈 카운터를 포함하는 것을 특징으로 하는 노이즈에 따라 샘플링 주기를 제어하는 아날로그 디지털 변환 장치.
  3. 제 2 항에 있어서,
    상기 노이즈 카운터는
    상기 아날로그 디지털 변환부의 출력을 x(n)이라고 하고, 상기 미분기의 출력을 d(n) = x(n)-x(n-1) 이라고 할때, d(n)의 부호가 소정의 구간 내에서 음에서 양으로 또는 양에서 음으로 변화하는 횟수를 측정하는 것을 특징으로 하는 노이즈에 따라 샘플링 주기를 제어하는 아날로그 디지털 변환 장치.
  4. 델타 시그마 아날로그 디지털 변환기를 포함하는 아날로그 디지털 변환 장치에 있어서,
    소정 주기의 클럭 신호를 생성하는 클럭 생성부;
    아날로그 입력 신호를 디지털 신호로 변환하는 아날로그 디지털 변환부;
    상기 디지털 신호의 노이즈 성분을 검출하는 노이즈 검출부;
    상기 클럭 신호를 상기 노이즈 성분에 비례하는 배수로 체배하여 상기 체배된 클럭 신호를 상기 아날로그 디지털 변환부의 클럭 입력으로 인가하는 주파수 체배부를 포함하는 노이즈에 따라 샘플링 주기를 제어하는 아날로그 디지털 변환 장치.
  5. 델타 시그마 아날로그 디지털 변환기를 포함하는 아날로그 디지털 변환 장치에 있어서,
    제1 주기의 클럭 신호를 생성하는 제1 클럭 생성부;
    제1 주기보다 큰 제2 주기의 클럭 신호를 생성하는 제2 클럭 생성부;
    아날로그 입력 신호를 디지털 신호로 변환하는 아날로그 디지털 변환부;
    상기 디지털 신호의 노이즈 성분을 검출하는 노이즈 검출부;
    상기 노이즈 성분이 임계값 이상이면 제1 클럭 생성부를 상기 아날로그 디지털 변환부의 클럭 입력과 연결시키고, 상기 노이즈 성분이 임계값 미만이면 상기 제2 클럭 생성부를 상기 아날로그 디지털 변환부의 클럭 입력과 연결시키는 스위칭부를 포함하는 노이즈에 따라 샘플링 주기를 제어하는 아날로그 디지털 변환 장치.
  6. 델타 시그마 아날로그 디지털 변환기를 포함하는 오디오 장치에 있어서,
    아날로그 입력 신호를 디지털 신호로 변환하는 아날로그 디지털 변환부;
    상기 디지털 신호의 노이즈 성분을 검출하는 노이즈 검출부;
    상기 노이즈 성분에 따라 복수의 서로 다른 클럭 신호 중 어느 하나를 선택하여 상기 아날로그 디지털 변환부의 클럭 입력으로 인가하는 클럭 선택부; 및
    상기 디지털 신호를 저장하는 오디오 기록부를 포함하는 노이즈에 따라 샘플링 주기를 제어하는 아날로그 디지털 변환 장치를 이용한 오디오 기록 장치.
  7. 제 6 항에 있어서,
    상기 노이즈 검출부는
    상기 디지털 신호를 미분하는 미분기; 및
    소정의 구간 내에서 상기 미분된 디지털 신호의 크기가 0가 되는 횟수를 측정하여 잡음 정량화를 수행하여 노이즈 성분을 검출하는 노이즈 카운터를 포함하는 것을 특징으로 하는 노이즈에 따라 샘플링 주기를 제어하는 아날로그 디지털 변환 장치를 이용한 오디오 기록 장치.
  8. 제 7 항에 있어서,
    상기 노이즈 카운터는
    상기 아날로그 디지털 변환부의 출력을 x(n)이라고 하고, 상기 미분기의 출력을 d(n) = x(n)-x(n-1) 이라고 할때, d(n)의 부호가 소정의 구간 내에서 음에서 양으로 또는 양에서 음으로 변화하는 횟수를 측정하는 것을 특징으로 하는 노이즈에 따라 샘플링 주기를 제어하는 아날로그 디지털 변환 장치를 이용한 오디오 기록 장치.
  9. 델타 시그마 아날로그 디지털 변환기를 포함하는 심박 조율 장치에 있어서,
    심장 박동을 아날로그 입력 신호로 변환하는 센서부;
    상기 아날로그 입력 신호를 디지털 신호로 변환하는 아날로그 디지털 변환부;
    상기 디지털 신호의 노이즈 성분을 검출하는 노이즈 검출부;
    상기 노이즈 성분에 따라 복수의 서로 다른 클럭 신호 중 어느 하나를 선택하여 상기 아날로그 디지털 변환부의 클럭 입력으로 인가하는 클럭 선택부;
    소정의 주기로 기준 클럭을 생성하는 스톱 워치; 및
    상기 디지털 신호 및 상기 기준 클럭에 따라 전기 자극을 출력하는 전기 충격부를 포함하는 노이즈에 따라 샘플링 주기를 제어하는 아날로그 디지털 변환 장 치를 이용한 심박 조율 장치.
  10. 제 9 항에 있어서,
    상기 노이즈 검출부는
    상기 디지털 신호를 미분하는 미분기; 및
    소정의 구간 내에서 상기 미분된 디지털 신호의 크기가 0가 되는 횟수를 측정하여 잡음 정량화를 수행하여 노이즈 성분을 검출하는 노이즈 카운터를 포함하는 것을 특징으로 하는 노이즈에 따라 샘플링 주기를 제어하는 아날로그 디지털 변환 장치를 이용한 심박 조율 장치.
  11. 제 10 항에 있어서,
    상기 노이즈 카운터는
    상기 아날로그 디지털 변환부의 출력을 x(n)이라고 하고, 상기 미분기의 출력을 d(n) = x(n)-x(n-1) 이라고 할때, d(n)의 부호가 소정의 구간 내에서 음에서 양으로 또는 양에서 음으로 변화하는 횟수를 측정하는 것을 특징으로 하는 노이즈에 따라 샘플링 주기를 제어하는 아날로그 디지털 변환 장치를 이용한 심박 조율 장치.
KR1020060066686A 2006-07-18 2006-07-18 노이즈에 따라 샘플링 주기를 제어하는 아날로그 디지털변환 장치, 이를 이용한 오디오 기록 장치 및 심박 조율장치 KR100835682B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060066686A KR100835682B1 (ko) 2006-07-18 2006-07-18 노이즈에 따라 샘플링 주기를 제어하는 아날로그 디지털변환 장치, 이를 이용한 오디오 기록 장치 및 심박 조율장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060066686A KR100835682B1 (ko) 2006-07-18 2006-07-18 노이즈에 따라 샘플링 주기를 제어하는 아날로그 디지털변환 장치, 이를 이용한 오디오 기록 장치 및 심박 조율장치

Publications (2)

Publication Number Publication Date
KR20080007713A true KR20080007713A (ko) 2008-01-23
KR100835682B1 KR100835682B1 (ko) 2008-06-09

Family

ID=39220766

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060066686A KR100835682B1 (ko) 2006-07-18 2006-07-18 노이즈에 따라 샘플링 주기를 제어하는 아날로그 디지털변환 장치, 이를 이용한 오디오 기록 장치 및 심박 조율장치

Country Status (1)

Country Link
KR (1) KR100835682B1 (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101043934B1 (ko) * 2009-01-22 2011-06-29 (주)에프씨아이 아날로그/디지탈 컨버터의 최적조건 자동 추종회로
KR101118576B1 (ko) * 2010-11-10 2012-02-27 주식회사 하이닉스반도체 아날로그 디지털 변환기
KR20120069936A (ko) * 2010-12-21 2012-06-29 엘지이노텍 주식회사 노이즈 저감 아날로그 디지털 컨버터
US8638376B2 (en) 2009-01-13 2014-01-28 Samsung Electronics Co., Ltd. Image sensor for reducing kick-back noise and image pick-up device having the same
WO2020028687A1 (en) * 2018-08-01 2020-02-06 Texas Instruments Incorporated Sound sensing with time-varying thresholds

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101716481B1 (ko) 2016-01-19 2017-03-14 엘에스산전 주식회사 이동평균 필터의 동작 제어 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5619202A (en) 1994-11-22 1997-04-08 Analog Devices, Inc. Variable sample rate ADC
JP2000148225A (ja) 1998-11-09 2000-05-26 Hitachi Ltd 可変サンプリング制御方法とその装置
US6310570B1 (en) * 1999-06-04 2001-10-30 Thomson Licensing S.A. System with adjustable ADC clock phase
KR100598194B1 (ko) * 2003-10-06 2006-07-07 엘지전자 주식회사 샘플링 클럭 자동 조정 방법
JP2008001005A (ja) * 2006-06-23 2008-01-10 Ricoh Printing Systems Ltd ドットラインプリンタの故障検出方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8638376B2 (en) 2009-01-13 2014-01-28 Samsung Electronics Co., Ltd. Image sensor for reducing kick-back noise and image pick-up device having the same
KR101043934B1 (ko) * 2009-01-22 2011-06-29 (주)에프씨아이 아날로그/디지탈 컨버터의 최적조건 자동 추종회로
KR101118576B1 (ko) * 2010-11-10 2012-02-27 주식회사 하이닉스반도체 아날로그 디지털 변환기
US8531327B2 (en) 2010-11-10 2013-09-10 SK Hynix Inc. Analog to digital converter
KR20120069936A (ko) * 2010-12-21 2012-06-29 엘지이노텍 주식회사 노이즈 저감 아날로그 디지털 컨버터
WO2020028687A1 (en) * 2018-08-01 2020-02-06 Texas Instruments Incorporated Sound sensing with time-varying thresholds
US11143751B2 (en) 2018-08-01 2021-10-12 Texas Instruments Incorporated Sound sensing with time-varying thresholds

Also Published As

Publication number Publication date
KR100835682B1 (ko) 2008-06-09

Similar Documents

Publication Publication Date Title
US9923574B2 (en) Analogue-to-digital converter
KR100835682B1 (ko) 노이즈에 따라 샘플링 주기를 제어하는 아날로그 디지털변환 장치, 이를 이용한 오디오 기록 장치 및 심박 조율장치
KR20090028496A (ko) 시그마-델타 변조기
AU729574B2 (en) Hearing aid device
EP2589153B1 (en) Sigma-delta adc with test circuitry
US6839010B1 (en) Sigma-delta analog-to-digital converter with reduced quantization noise
US10056916B2 (en) Analog/digital conversion with analog filtering
US10778239B2 (en) Electronic circuit for implementing modulator configured to perform noise shaping in digital domain
JP6542985B2 (ja) アナログ−デジタル変換を実行する方法
EP2706666A1 (en) Circuit for digitizing a sum of signals
US6642874B1 (en) Sigma-delta data conversion employing quantization error feedback
Tsividis Event-driven data acquisition and continuous-time digital signal processing
US5923273A (en) Reduced power FIR filter
US20170033802A1 (en) Mismatch and inter symbol interference (isi) shaping using dynamic element matching
KR20220066220A (ko) Sdm 인코더 및 관련 신호 처리 시스템
US6590512B2 (en) Developing a desired output sampling rate for oversampled converters
JP5113285B2 (ja) オフセットを用いるシグマ−デルタ変調
CN116208165A (zh) ∑-δ调制器放大器的自适应偏置技术
Ravanshad et al. A fully-synchronous offset-insensitive level-crossing analog-to-digital converter
US10263633B2 (en) Modulators
KR102021947B1 (ko) 사인파 전류 발생 장치
Ramesh et al. Sigma delta analog to digital converters with adaptive quantization
JP2007531446A (ja) シンボル間干渉を減少する方法、この方法を実行するシグマ・デルタコンバータ及びこの方法によって発生した情報を具える記憶媒体
US20190268014A1 (en) Sigma-delta converters and corresponding methods
JP4555776B2 (ja) 適応型シグマ‐デルタ変換用積算器

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130405

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140325

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee