KR20080006473A

KR20080006473A - 공진형 스위칭 전원 장치

Info

Publication number: KR20080006473A
Application number: KR1020070069104A
Authority: KR
Inventors: 쇼헤이 오사카
Original assignee: 산켄덴키 가부시키가이샤
Priority date: 2006-07-11
Filing date: 2007-07-10
Publication date: 2008-01-16
Also published as: JP4910525B2; US7696733B2; JP2008022607A; US20080049453A1; KR100909751B1

Abstract

공진형 스위칭 전원 장치의 트랜스의 1차 코일에 흐르는 전류 및 2차측의 각 정류평활회로에 흐르는 피크 전류를 억제하여 전력 변환 효율을 향상하고, 또한 복수의 출력 단자로부터 원하는 전압 레벨이 안정된 출력을 독립하여 얻는다.

본 발명의 공진형 스위칭 전원 장치는, 직류 전원(3)에 대해서 직렬로 접속된 제1 및 제2 주MOS-FET(1,2)와, 제2 주MOS-FET(2)와 병렬로 또한 전류 공진용 콘덴서(4)에 대해서 직렬로 접속된 제1 트랜스(5)의 1차 코일(5a)과, 제1 트랜스(5)의 2차 코일(5b)과 제1 직류 출력 단자(11,12)의 사이에 접속된 제1 정류평활회로 (10)와, 제1 트랜스(5)의 1차 코일(5a)에 대해서 병렬로 접속된 제2 트랜스(6)의 1차 코일(6a)과 제2 트랜스(6)의 2차 코일(6b)과 제2 직류출력단자(21,22)의 사이에 접속된 제2 정류평활회로(20) 및 출력 제어용 MOS-FET(41)를 구비한다.

Description

공진형 스위칭 전원 장치{RESONANT SWITCHING POWER SOURCE DEVICE}

본 발명은, 복수의 직류 출력을 발생하는 공진형 스위칭 전원 장치, 특히 트랜스의 1차 코일에 흐르는 전류를 저감하고 또한 2차측의 각 정류평활회로에 흐르는 피크 전류를 억제하여 전력 변환 효율을 향상시킬 수 있는 동시에, 복수의 출력 단자로부터 원하는 전압 레벨의 직류 출력을 독립하여 얻어지는 공진형 스위칭 전원 장치에 관한 것이다.

스위칭 소자가 스위칭할 때에 흐르는 전류를 공진 회로로 정현파 형상으로 하여 제로 전류 스위칭(ZCS)함으로써, 스위칭 손실의 저감을 도모한 전류 공진형 스위칭 전원 장치는, 종래로부터 노이즈가 낮고 또한 전력 변환 효율이 높은 스위칭 전원 장치로서 널리 알려져 있다. 예를 들면, 도 6에 나타내는 종래의 공진형 스위칭 전원 장치는, 직류 전원(3)에 대해서 직렬로 접속된 제1 및 제2 스위칭 소자로서의 제1 및 제2 주MOS-FET(1,2)와, 제2 주MOS-FET(2)에 대해서 병렬로 접속된 전류 공진용 콘덴서(4) 및 트랜스(5)의 누설 인덕턴스(5d) 및 1차 코일(5a)의 직렬 회로와, 제2 주MOS-FET(2)의 드레인-소스간에 접속된 전압 유사 공진용 콘덴서(7)와, 트랜스(5)의 제1의 2차 코일(5b)의 상단에 애노드가 접속된 제1 출력 정류 다 이오드(8)와, 제1 출력 정류 다이오드(8)의 캐소드와 제1의 2차 코일(5b)의 하단의 사이에 접속된 제1 출력 평활 콘덴서(9)와, 트랜스(5)의 제2의 2차 코일(5c)의 일단에 애노드가 접속된 제2 출력 정류 다이오드(18)와, 제2 출력 정류 다이오드(18)의 캐소드와 제2의 2차 코일(5c)의 하단의 사이에 접속된 제2 출력 평활 콘덴서 (19)와, 제2 출력 평활 콘덴서(19)에 접속된 강압 쵸퍼 회로(27)를 구비하고 있다. 제1 출력 정류 다이오드(8) 및 제1 출력 평활 콘덴서(9)는 제1 정류 평활 회로(10)를 구성하고, 제1 직류 출력 단자(11,12)를 통하여 제1 직류 출력전압 V_O1을 발생한다. 제2 출력 정류 다이오드(18) 및 제2 출력 평활 콘덴서(19)는 제2 정류 평활 회로(20)를 구성하고, 강압 쵸퍼 회로(27)를 통하여 제2 직류 출력 단자(21,22)로부터 제2 직류 출력전압 V_O2를 발생한다.

트랜스(5)는, 1차 코일(5a)과 등가적으로 직렬로 접속되는 누설 인덕턴스 (5d)와, 1차 코일(5a)과 등가적으로 병렬로 접속되는 여자 인덕턴스(5e)를 가지며, 누설 인덕턴스(5d)는 전류 공진용 반응 장치로서 작용한다. 제1 정류 평활 회로 (10)의 제1 출력 평활 콘덴서(9)의 양단에는, 제1 정류 평활 회로(10)로부터 출력되는 제1 직류 출력전압 V_O1을 검출하여, 그 검출 전압치를 규정하는 기준 전압과의 오차 신호 V_E1을 출력하는 제1 출력전압 검출 회로(13)가 접속되고, 그 오차 신호 V_E1은 포토 커플러(14)를 구성하는 발광부(14a) 및 수광부(14b)를 통하여, 주제어회로(15)의 귀환 신호 입력 단자(FB)에 전달된다.

강압 쵸퍼 회로(27)는, 제2 정류 평활 회로(20)를 구성하는 제2 출력 정류 다이오드(18) 및 제2 출력 평활 콘덴서(19)의 접속점에 드레인이 접속된 쵸퍼용 MOS-FET(23)와, 쵸퍼용 MOS-FET(23)의 소스와 2차측 접지 단자의 사이에 접속된 플라이 휠 다이오드(24)와, 쵸퍼용 MOS-FET(23)의 소스 및 플라이 휠 다이오드(24)의 캐소드의 접속점에 일단이 접속된 필터반응장치(25)와, 필터반응장치(25)의 타단과 2차측 접지 단자의 사이에 접속된 필터 캐패시티(26)로 구성된다. 쵸퍼 제어회로 (28)는, 제2 출력전압치를 규정하는 기준 전압(도시하지 않음)을 내장하고, 필터 캐패시티(26)의 양단에 발생하는 전압 V_O2와 제2 출력전압치를 규정하는 기준 전압과의 오차 신호에 기초하여 펄스폭변조(PWM) 신호 V_S2를 출력한다. 강압 쵸퍼 회로 (27)는, 쵸퍼 제어회로(28)로부터 출력되는 펄스폭변조(PWM) 신호 V_S2에 의해, 쵸퍼용 MOS-FET(23)의 온·오프를 제어하여 제2 정류평활회로(20)의 제2 출력 평활 콘덴서(19)로부터 입력되는 직류 전압보다 낮은 일정 레벨의 제2 직류 출력전압 V_O2를 제2 직류 출력 단자(21,22)로부터 출력한다.

도 7에 나타낸 바와 같이, 주제어회로(15)는, 포토 커플러(14)의 발광부 (14a) 및 수광부(14b)를 통하여 귀환 신호 입력 단자(FB)에 입력되는 제1 출력전압 검출 회로(13)의 오차 신호 V_E1의 전압 레벨에 따라 변화하는 주파수를 가진 펄스 신호 V_PL를 출력하는 발진기(29)와, 발진기(29)로부터 출력되는 펄스 신호 V_PL의 반전 신호를 출력하는 반전기(30)와, 발진기(29)로부터 반전기(30)를 통하여 출력되 는 펄스 신호 V_PL의 반전 신호에 일정시간의 데드타임을 부가하여 제1 구동 신호 V_G1을 형성하는 제1 데드 타임 부가 회로(31)와, 데드타임이 부가된 제1 구동 신호 V_G1의 전압 레벨을 변환하는 레벨 변환 회로(32)와, 레벨 변환 회로(32)로부터 출력되는 제1 구동 신호 V_G1을 제1 주MOS-FET(1)의 게이트에 부여하는 하이 사이드측 버퍼 증폭기(33)와 발진기(29)로부터 출력되는 펄스 신호 V_PL에 일정시간의 데드타임을 부가하여 제2 구동 신호 V_G2를 형성하는 제2 데드 타임 부가 회로(34)와, 데드 타임이 부가된 제2 구동 신호 V_G2를 제2 주MOS-FET(2)의 게이트에 부여하는 로우 사이드측 버퍼 증폭기(35)로 구성된다. 주파수가 변화하는 펄스 신호 V_PL의 펄스폭은, 일정하기 때문에, 오프 기간이 고정되고 또한 출력전압 검출 회로(13)의 오차 신호 V_E1의 전압 레벨에 따라 온 기간이 변화하는 제1 구동 신호 V_G1와, 온 기간이 고정되고 또한 출력전압 검출 회로(13)의 오차 신호 V_E1의 전압 레벨에 따라 오프 기간이 변화하는 제2 구동 신호 V_G2가 주제어회로(15)로부터 각각 제1 및 제2 주MOS-FET (1,2)의 각 게이트에 부여되어 제1 출력전압 검출 회로(13)의 오차 신호 V_E1의 전압 레벨에 대응하여 제1 및 제2 주MOS-FET(1,2)가 교대로 온·오프 동작된다.

다음에, 도 6의 공진형 스위칭 전원 장치의 동작을 도 8에 나타내는 타이밍 차트에 기초하여 설명한다. 제1 주MOS-FET(1)가 오프 상태로, 시각 t₁에서 제2 주 MOS-FET(2)가 온으로부터 오프로 전환되면, 트랜스(5)의 누설 인덕턴스(5d)와 여자 인덕턴스(5e)에 축적된 에너지가 방출되고, 트랜스(5)의 여자 인덕턴스(5e)→동일 누설 인덕턴스(5d)→전압 의사 공진용 콘덴서(7)→전류 공진용 콘덴서(4)→트랜스 (5)의 여자 인덕턴스(5e)의 경로에서 전류 I_Ci가 전류 공진용 콘덴서(4)에 흐른다. 이에 따라, 전압 의사 공진용 콘덴서(7)가 충전되고, 제1 주 MOS-FET(1)의 드레인-소스간 전압 V_Q1이 강하함과 동시에, 제2 주MOS-FET(2)의 드레인-소스간 전압 V_Q2가 상승한다.

제1 및 제2 주MOS-FET(1,2)가 모두 오프인 상태에서, 시각 t₂에서 전압 의사 공진용 콘덴서(7)의 충전 전압이 직류 전원(3)의 전압 E에 도달하면, 제1 주MOS-FET(1)의 드레인-소스간 전압 V_Q1이 대략 제로가 되는 동시에, 제2 주MOS-FET(2)의 드레인-소스간 전압 V_Q2가 직류 전원(3)의 전압 E에 대략 동일해진다. 시각 t₂로부터 시각 t₃까지의 기간은, 트랜스(5)의 여자 인덕턴스(5e)→동일 누설 인덕턴스(5d)→제1 주MOS-FET(1)의 기생 다이오드(1a)→직류 전원(3)→전류 공진용 콘덴서(4)→트랜스(5)의 여자 인덕턴스(5e)의 경로에서 전류 I_Ci가 전류 공진용 콘덴서(4)에 계속 흐른다.

제2 주MOS-FET(2)가 오프인 상태에서, 시각 t₃에서 제1 주MOS-FET(1)가 온 하면, 트랜스(5)의 누설 인덕턴스(5d)→제1 주MOS-FET(1)→직류 전원(3)→전류 공 진용 콘덴서(4)→트랜스(5)의 여자 인덕턴스(5e)의 경로에서 전류 I_Ci가 전류 공진용 콘덴서(4)에 감소하면서 계속 흐르고, 시각 t₄에서 트랜스(5)의 누설 인덕턴스 (5d)와 여자 인덕턴스(5e)에 축적된 에너지의 방출이 완료하면, 전류 공진용 콘덴서(4)에 흐르는 전류 I_Ci가 대략 제로가 된다.

시각 t₄에서, 전류 공진용 콘덴서(4)에 흐르고 있던 전류 I_Ci가 대략 제로가 되면, 전류 공진용 콘덴서(4)가 충전을 개시하여, 직류 전원(3)→제1 주MOS-FET(1)→트랜스(5)의 누설 인덕턴스(5d)→동일 여자 인덕턴스(5e)→전류 공진용 콘덴서 (4)→직류 전원(3)의 경로에서 전류 I_Ci가 전류 공진용 콘덴서(4)에 흐른다. 즉, 시각 t₄로부터 시각 t₅까지의 기간은, 전류 공진용 콘덴서(4)의 전류 I_Ci가 시각 t₁으로부터 시각 t₄까지의 기간과는 역방향으로 흘러, 트랜스(5)의 1차 코일(5a)에 발생하는 자속을 리세트한다.

제2 주MOS-FET(2)가 오프인 상태에서, 시각 t₅에서 제1 주MOS-FET(1)가 온으로부터 오프로 전환되면, 전류 공진용 콘덴서(4)→전압 의사 공진용 콘덴서(7)→트랜스(5)의 누설 인덕턴스(5d)→동일 여자 인덕턴스(5e)→전류 공진용 콘덴서(4)의 경로에서 전류 I_Ci가 전류 공진용 콘덴서(4)에 흐른다. 이에 따라, 전압 의사 공진용 콘덴서(7)가 방전되고, 제1 주MOS-FET(1)의 드레인-소스간 전압 V_Q1이 상승함과 동시에, 제2 주 MOS-FET(2)의 드레인-소스간 전압 V_Q2가 강하한다.

제1 및 제2 주MOS-FET(1,2)가 모두 오프인 상태에서, 시각 t₆에서 전압 의사 공진용 콘덴서(7)의 방전이 완료하면, 제2 주MOS-FET(2)의 드레인-소스간 전압 V_Q2가 대략 제로가 됨과 동시에, 제1 주MOS-FET(1)의 드레인-소스간 전압 V_Q1이 직류 전원(3)의 전압 E에 대략 동일해진다. 이 때, 트랜스(5)의 여자 인덕턴스(5e)→전류 공진용 콘덴서(4)→제2 주MOS-FET(2)의 기생 다이오드(2a)→트랜스(5)의 누설 인덕턴스(5d)→동일 여자 인덕턴스(5e)의 경로에서 전류 I_Ci가 전류 공진용 콘덴서 (4)에 흐른다.

제1 주MOS-FET(1)가 오프인 상태에서, 시각 t₇에서 제2 주MOS-FET(2)가 온 하면, 트랜스(5)의 여자 인덕턴스(5e)→전류 공진용 콘덴서(4)→제2 주 MOS-FET(2)→트랜스(5)의 누설 인덕턴스(5d)의 경로에서 전류 I_Ci가 전류 공진용 콘덴서(4)로 계속 흐른다.

시각 t₈에서, 트랜스(5)의 1차측으로부터 2차측에 에너지가 전달되어, 트랜스(5)의 제1의 2차 코일(5b)에 상단을 양으로 하는 전압이 발생하면, 제1 정류평활회로(10)의 제1 출력 정류 다이오드(8)가 순방향으로 바이어스되어 도통 상태가 되고, 제1 출력 정류 다이오드(8)의 양단의 전압 V_D1이 대략 제로가 됨과 동시에, 트랜스(5)의 누설 인덕턴스(5d) 및 여자 인덕턴스(5e)와 전류 공진용 콘덴서(4)와의 공진 작용에 의해 트랜스(5)의 1차 코일(5a)에 흐르는 순환 전류와, 트랜스(5)의 누설 인덕턴스(5d)와 전류 공진용 콘덴서(4)와의 공진 작용에 의해 트랜스(5)의 1 차 코일(5a)에 흐르는 공진 전류를 중첩한 전류 I_Ci가 트랜스(5)의 1차 코일(5a)에 흐른다. 이에 따라, 트랜스(5)의 2차 코일(5b)에는, 트랜스(5)의 누설 인덕턴스 (5d)와 전류 공진용 콘덴서(4)의 정전 용량으로 정해지는 공진 주파수와 대략 동일한 주파수를 가지는 정현파상의 부하 전류 I_D1이 제1 출력 정류 다이오드(8)에 흐르기 시작한다.

시각 t₉에서, 전류 공진용 콘덴서(4)에 흐르고 있던 전류 I_Ci가 대략 제로가 되면, 트랜스(5)의 여자 인덕턴스(5e)→동일 누설 인덕턴스(5d)→제2 주MOS-FET(2)→전류 공진용 콘덴서(4)의 경로에서 흐르는 순환 전류와, 트랜스(5)의 누설 인덕턴스(5d)와 전류 공진용 콘덴서(4)의 공진 작용에 의해 트랜스(5)의 1차 코일(5a)에 흐르는 공진 전류를 중첩한 전류 I_Ci가 전류 공진용 콘덴서(4)에 흘러, 전류 공진용 콘덴서(4)가 방전된다. 이 때, 트랜스(5)의 2차측의 제1 출력 정류 다이오드 (8)에 정현파상의 부하 전류 I_D1이 계속 흘러, 시각 t₁₀에서 제로가 된다. 시각 t8로부터 시각 t10까지의 기간에, 트랜스(5)의 제1의 2차 코일(5b)에 발생한 전압은, 제1 정류평활회로(10)의 제1 출력 정류 다이오드(8) 및 제1 출력 평활 콘덴서(9)에 의해 정류 및 평활화되고, 제1 직류 출력 단자(11,12)에 제1 직류 출력전압 V_O1이 발생한다.

시각 t₁₀에서, 트랜스(5)의 여자 인덕턴스(5e)→동일 누설 인덕턴스(5d)→ 제2 주MOS-FET(2)→전류 공진용 콘덴서(4)의 경로에서 흐르는 순환 전류에 의해, 트랜스(5)의 누설 인덕턴스(5d) 및 여자 인덕턴스(5e)에 에너지가 축적된다. 이 때, 트랜스(5)의 제1의 2차 코일(5b)에 발생한 전압이 제1 직류 출력전압 V_O1 이하가 되어, 제1 정류평활회로(10)의 제1 출력 정류 다이오드(8)의 양단에 역바이어스 전압 V_D1이 인가되어 비도통 상태가 되기 때문에, 제1 출력 정류 다이오드(8)에는 전류 I_D1이 흐르지 않게 된다. 주제어회로(15)로부터 출력되는 제1 구동 신호 V_G1의 1주기가 경과하여 시각 t₁₁가 되면, 제1 주MOS-FET(1)의 오프를 유지한 상태로 제2 주MOS-FET(2)가 온으로부터 오프로 변환되고, 그 이후는 상기의 동작이 반복된다.

제1 직류 출력 단자(11,12)에 발생하는 제1 직류 출력전압 V_O1는, 제1 출력전압 검출 회로(13)에 의해 검출되고, 제1 출력전압치를 규정하는 기준 전압과 제1 출력전압 검출 회로(13)의 검출 전압과의 오차 신호 V_E1이 포토 커플러(14)의 발광부(14a) 및 수광부(14b)를 통하여 주제어회로(15)의 귀환 신호 입력 단자(FB)에 전달된다. 주제어회로(15)는, 귀환 신호 입력 단자(FB)에 입력되는 제1 출력전압 검출회로(13)의 오차 신호 V_E1의 전압 레벨에 기초하여 펄스 주파수가 변조(PFM)된 제1 및 제2 구동 신호 V_G1, V_G2를 제1 및 제2 주MOS-FET(1,2)의 각 게이트에 각각 부여하고, 제1 출력전압 검출회로(13)의 오차 신호 V_E1의 전압 레벨에 대응하는 주파수로 제1 및 제2 주MOS-FET(1,2)를 교대로 온·오프 동작시킨다. 이에 따라, 제1 직류 출력 단자(11,12)로부터 출력되는 제1 직류 출력전압 V_O1이 대략 일정치로 제어 된다.

제1 및 제2 주MOS-FET(1,2)의 온·오프 동작에 의해, 트랜스(5)의 제2의 2차 코일(5c)에 유기되는 전압은, 제2 정류평활회로(20)에 인가된다. 이때, 트랜스 (5)의 제1의 2차 코일(5b)과 제2의 2차 코일(5c)의 감는 수의 비에 따른 직류 전압이 제2 출력 평활 콘덴서(19)의 양단에 발생한다. 제2 출력 평활 콘덴서(19)의 양단에 발생하는 직류 전압은, 강압 쵸퍼 회로(27)에 인가된다. 쵸퍼 제어회로(28)는, 필터 캐패시티(26)의 양단에 발생하는 전압 V_O2와 제2 출력전압치를 규정하는 기준 전압을 비교하여, 그들 오차에 대응하는 오차 신호에 기초한 펄스폭변조(PWM) 신호 V_S2를 발생한다. 쵸퍼제어회로(28)로부터 출력되는 펄스폭변조(PWM) 신호 V_S2에 의해, 강압 쵸퍼 회로(27)는, 쵸퍼용 MOS-FET(23)의 온·오프를 제어하고, 이에 따라, 제2 출력 평활 콘덴서(19)에 인가되는 직류 전압보다 낮은 일정 레벨의 제2 직류 출력전압 V_O2를 제2 직류 출력 단자(21,22)로부터 출력한다.

일반적인 플라이 백 방식 또는 포워드 방식의 다출력형 스위칭 전원 장치에서는, 1차측에 설치되는 주 스위칭 소자의 온·오프의 듀티비를 변화시키고, 2차측으로부터 추출되는 직류 출력을 제어하기 때문에, 트랜스(5)의 1차측으로부터 2차측에 전력을 공급하는 기간이 변동한다. 이 때문에, 한쪽의 2차 코일측으로부터 출력되는 직류 전압으로 결정되는 상기 듀티비에 의해, 다른쪽의 2차 코일로부터 추출되는 전력이 제한되고, 다른쪽의 2차 코일측의 출력전압이 저하한다. 이에 대해서, 다출력의 공진형 스위칭 전원 장치에서는, 트랜스(5)의 1차측으로부터 2차측 에 전력을 공급하는 기간은, 1차측에 설치되는 전류 공진용 콘덴서(4) 및 트랜스 (5)의 누설 인덕턴스(5d)로 정해지는 공진 주파수에 의해 결정되기 때문에, 제1 직류 출력 단자(11,12)에 접속되는 부하가 변동해도, 트랜스(5)의 1차측으로부터 2차측에 전력을 공급하는 기간이 거의 변화하지 않는다. 이 때문에, 부하의 대소에 관계없이 트랜스(5)의 제2의 2차 코일(5c)로부터 필요한 전력을 추출할 수 있으므로, 제2 정류평활회로(20)의 출력전압이 저하하지 않는다. 그런데, 실제로는, 트랜스(5)가 이상적인 전자 결합을 구성하지 않고, 또한 직류 전원(3)으로부터의 입력 전압 E의 변동 또는 제1 정류평활회로(10)에서의 전압강하에 의한 영향을 받아, 제2 정류평활회로(20)의 출력전압이 변동한다. 이 때문에, 도 6에 나타내는 종래의 공진형 스위칭 전원 장치에서는, 제2 정류 평활회로(20)로부터 출력되는 직류 전압을 강압 쵸퍼 회로(27)에 의해 안정화하고, 제2 직류 출력 단자(21,22)로부터 안정적인 제2 직류 출력전압 V_O2를 얻을 수 있다. 즉, 제2 정류평활회로(20)의 후단에 강압 쵸퍼 회로(27)를 설치하면, 이상적인 크로스 규제를 실시할 수 있는 다출력의 공진형 스위칭 전원 장치를 실현할 수 있다. 크로스 규제란, 다출력의 스위칭 전원 장치에 있어서, 다른 출력의 부하를 규정의 범위에서 변화했을 때의 출력전압 변동을 말한다.

또한, 아래 특허문헌 1에 개시되는 공진형 스위칭 전원은, 주파수변조기에 의해 기준 펄스 신호를 주파수변조하여 펄스 열신호로 변환하고, 펄스 열신호에 의해 1차측의 파워트랜지스터를 온·오프시켜 트랜스의 1차측 코일에의 인가 전압을 제어하고, 복수의 2차측 코일에 발생하는 출력을 각 정류평활회로에 의해 정류 평활하여 추출하는 것이다. 이 공진형 스위칭 전원에서는, 1차측 제어 수단을 구성하는 비교기에 의해, 2차측에 설치되는 정류평활회로의 소정의 출력 신호에 따라 주파수변조기로부터 출력되는 펄스 열신호의 주파수가 제어된다. 또한, 2차측 코일에 대한 정류평활회로의 소정의 출력 신호에 따라 2차측의 제어회로에 의해 스위칭 트랜지스터를 온·오프시켜, 스위칭 트랜지스터의 출력측에 발생하는 펄스열전압의 듀티 사이클이 제어된다. 이에 따라, 스위칭 트랜지스터의 출력측에 발생하는 펄스열전압이, 적당량 솎아내지고, 2차측 코일에 대한 정류평활회로의 직류 출력전압을 소정의 레벨로 조정할 수 있다.

또한, 아래 특허 문헌 2에는, 1차 코일 및 전력 변환을 실시하는 2개의 2차 코일을 가지는 트랜스와, 트랜스의 1차 코일에 접속되고 또한 스위치 동작을 실시하는 전계 효과 트랜지스터와, 트랜스의 제1 2차 코일 출력을 안정화한 후의 출력전압을 검출하는 제1 전압 검출 회로와, 제1 전압 검출 회로의 검출 출력을 기준 전압과 비교하여 전계 효과 트랜지스터에 출력하는 펄스 제어 신호의 펄스폭을 제어하는 제1 펄스폭제어회로와, 트랜스의 제2의 2차 코일의 일단에 접속된 스위치 회로와, 트랜스의 제2의 2차 코일 출력의 정류 평활후의 출력전압을 검출하는 제2 전압 검출 회로와, 제2 전압 검출 회로의 검출 출력을 기준 전압과 비교하여 스위치 회로에 출력하는 펄스 신호의 펄스폭을 제어하는 제2 펄스폭제어회로와, 제2 펄스폭제어회로의 출력을 제1 펄스폭제어회로의 출력에 동기시키는 동기 회로로 구성된 다출력 DC/DC컨버터가 개시되어 있다. 이 다출력 DC/DC 컨버터에서는, 메인의 피드백을 실시하지 않는 출력계의 트랜스의 제2의 2차 코일 출력에 스위치 회로를 설치하고 메인의 피드백을 실시하지 않는 출력계의 출력전압에 맞추어 스위치 회로의 온 시간을 제어함으로써, 출력전압을 안정화시키기 위해서 메인의 피드백을 실시하는 출력계의 부하 변동이 커도 손실을 줄일 수 있다.

[특허 문헌 1] 일본 특개평3-7062호 공보(제5페이지, 도 1)

[특허 문헌 2] 일본 특개2000-217356 공보(제5페이지, 도 1)

도 6에 나타내는 종래의 공진형 스위칭 전원 장치에서는, 트랜스(5)의 1차 코일(5a)에 흐르는 순환 전류에 공진 전류를 중첩한 전류 I_Ci에 의해, 에너지가 트랜스(5)의 2차측에 전달된다. 이때, 트랜스(5)의 2차측에서는, 제1 출력 정류 다이오드(8)에 의해 반파 정류를 실시하기 때문에, 2차측에 전달되는 에너지가 증가하면, 순환 전류에 중첩된 공진 전류도 증가한다. 트랜스(5)의 1차 코일(5a)에 흐르는 공진 전류는 교류 성분뿐이기 때문에, 트랜스(5)의 1차 코일(5a)에 흐르는 공진 전류의 평균치는 대략 제로이다. 즉, 이 공진 전류의 양의 반주기와 음의 반주기의 파형이 나타내는 면적은 대략 동일하게 된다. 주제어회로(15)는, 제1 및 제2 주MOS-FET(1,2)의 온·오프의 변경시에, 각 주MOS-FET(1,2)의 기생 다이오드 (1a,2a)에 전류가 흐르는 상태로 스위칭 동작을 실시하는 것에 의해, 각 주MOS-FET(1,2)의 드레인-소스간의 전압 변동이 완만해지도록 제어하지만, 이 전압 의사 공진 상태를 유지하여 트랜스(5)의 2차측에 최대의 에너지를 전달할 수 있는 조건은, 순환 전류의 면적과 트랜스(5)의 1차 코일(5a)에 흐르는 공진 전류의 면적이 대략 동일해질 때이다. 따라서, 보다 많은 에너지를 트랜스(5)의 2차측에 전달하기 위해서는, 보다 많은 순환 전류를 트랜스(5)의 1차 코일(5a)에 흘릴 필요가 있다. 이 때문에, 트랜스(5)의 1차 코일(5a)에 흐르는 전류가 증가하여 자기 발열이 증대함과 동시에, 큰 전력 변환 손실이 발생하여 전력 변환 효율이 저하하는 문제 가 있었다.

상기의 문제를 해결하기 위해서, 예를 들면 도 9에 나타내는 공진형 스위칭 전원 장치에서는, 도 6에 나타내는 트랜스(5)의 여자 인덕턴스(5e)보다 작은 인덕턴스치를 가진 여자용 반응장치(34)가 트랜스(5)의 누설 인덕턴스(5d) 및 여자 인덕턴스(5e)에 대해서 병렬로 접속되고 있다. 이에 따라, 트랜스(5)의 1차측에 흐르는 순환 전류의 대부분이 여자용 반응 장치(34)에 흐르기 때문에, 트랜스(5)의 1차 코일(5a)에 흐르는 전류의 실효가를 억제하는 것이 가능해진다. 그러나, 도 9의 공진형 스위칭 전원 장치에서는, 여자용 반응 장치(34)의 분만큼 부품수가 증가하기 때문에, 제조 비용이 상승하는 문제가 있다.

또한, 특허 문헌 1 및 2에서는, 트랜스의 어느 한쪽에 2차 코일에 대해서 스위칭 소자를 접속하고, 2차측의 스위칭 소자를 온·오프 제어하여 직류 출력전압을 조정하기 때문에, 2차측의 스위칭 소자가 온일 때에 특정의 출력에 대해서 전류가 집중하고, 다른 출력에는 전류가 흐르지 않는 기간이 발생한다. 특히, 출력전압이 높은 승압형의 스위칭 전원 장치에서는, 트랜스의 2차 코일에 고전압이 유기되어, 출력 평활 콘덴서가 급격하게 충전되기 때문에, 충전시간이 짧고 또한 충전 전류가 커진다. 이 때문에, 출력 평활 콘덴서의 충전시에 흐르는 피크 전류에 의해, 2차측의 스위칭 소자가 온일 때에 전류 집중이 발생하고, 전력 변환 손실이 증대하여 전력 변환 효율이 저하하는 문제가 있었다. 또한, 상기 전류 집중에 의해, 복수의 출력 단자로부터 불균일한 직류 출력전압이 발생하기 때문에, 복수의 출력 단자로부터 원하는 전압 레벨이 안정된 직류 출력을 독립하여 얻는 것은 곤란하였다.

따라서, 본 발명에서는, 트랜스의 1차 코일에 흐르는 전류를 저감하고 또한 2차측의 각 정류평활회로에 흐르는 피크 전류를 억제하여 전력 변환 효율을 향상할 수 있는 동시에, 복수의 출력 단자로부터 원하는 전압 레벨이 안정된 출력을 독립하여 얻을 수 있는 공진형 스위칭 전원 장치를 제공하는 것을 목적으로 한다.

본 발명에 의한 공진형 스위칭 전원 장치는, 직류 전원(3)에 대해서 직렬로 접속된 제1 스위칭 소자(1) 및 제2 스위칭 소자(2)와, 제1 스위칭 소자(1) 또는 제2 스위칭 소자(2)와 병렬로 또한 제1 콘덴서(4)에 대해서 직렬로 접속된 제1의 1차 코일(5a)을 가진 제1 트랜스(5)와 제1 트랜스(5)의 2차 코일(5b)과 제1 출력 단자 (11,12)와의 사이에 접속된 제1 정류평활회로(10)와, 제1 스위칭 소자(1) 또는 제2 스위칭 소자(2)와 병렬로 또한 제1 콘덴서(4)에 대해서 직렬로 접속된 단수 또는 복수의 제n(n은, 2이상의 정수)의 1차 코일(6a)을 가진 제n의 트랜스(6)와, 제n의 트랜스(6)의 2차 코일(6b)과 제n의 출력 단자(21,22)의 사이에 접속된 제n의 정류평활회로(20)와, 제1 스위칭 소자(1) 및 제2 스위칭 소자(2)에 각각 구동 신호(V_G1, V_G2)를 부여하고, 제1 스위칭 소자(1) 및 제2 스위칭 소자(2)를 온·오프 동작시키는 제어회로(15)를 구비한다. 또한, 제1 트랜스(5)의 1차 코일(5a)은, 제1 콘덴서 (4) 및 제1 트랜스(5)의 1차 코일(5a)에 직렬로 접속된 제1 누설 인덕턴스 소자 (5d)를 구비하고, 제n의 트랜스(6)의 1차 코일(6a)은, 제1 콘덴서(4) 및 제n의 트랜스(6)의 1차 코일(6a)에 직렬로 접속된 제n의 누설 인덕턴스 소자(6d)를 구비한 다.

제어회로(15)로부터의 구동 신호(V_G1, V_G2)에 의해, 제1 스위칭 소자(1)를 온으로 전환하면, 직류 전원(3)으로부터 제1 스위칭 소자(1), 제1 트랜스(S)의 1차 코일(5a) 및 제1 콘덴서(4)를 통해서 직류 전원(3)으로 순환 전류가 흐르는 동시에, 직류 전원(3)으로부터 제1 스위칭 소자(1), 제n의 트랜스(6)의 1차 코일(6a) 및 제1 콘덴서(4)를 통해서 직류 전원(3)에 공진 전류가 흐른다. 다음에, 제어회로(15)로부터의 구동 신호(V_G1,V_G2)에 의해, 제1 스위칭 소자(1)를 오프로 전환하고, 제2 스위칭 소자(2)를 온으로 전환하면, 제1 트랜스(5)에 축적된 에너지는, 제1 트랜스(5)의 1차 코일(5a)로부터 제2 스위칭 소자(2) 및 제1 콘덴서(4)를 통해 공진 전류가 흐르는 동시에, 제n의 트랜스(6)의 1차 코일(6a)로부터 제2 스위칭 소자(2) 및 제1 콘덴서(4)를 통해서 전류가 흐르고, 제n의 트랜스(6)에 에너지가 축적된다. 또한, 제1 스위칭 소자(1) 또는 제2 스위칭 소자(2)가 온일 때에 동기하여, 제1 트랜스(5)의 2차 코일(5b)로부터 제1 정류평활회로(10)를 통해서 제1 출력 단자(11,12)로부터 제1 부하에 전류가 공급됨과 동시에, 제n의 트랜스(6)의 2차 코일(6b)로부터 제n의 정류평활회로(20)를 통해서 제n의 출력 단자(21,22)로부터 제n의 부하에 전류가 공급된다. 이와 같이, 제1 스위칭 소자(1) 또는 제2 스위칭 소자(2)와 병렬로 또한 제1 콘덴서(4)에 대해서 직렬로 제1 트랜스(5)의 제1의 1차 코일(5a)과, 단수 또는 복수의 제n의 트랜스(6)의 제n의 1차 코일(6a)을 동시에 접속하기 때문에, 제1 트랜스(5)의 제1의 1차 코일(5a)∼제n의 트랜스(6)의 제n의 1차 코일(6a)이 병렬로 접속되어 합성 인덕턴스를 형성한다. 이에 따라, 제1 스위칭 소자(1) 또는 제2 스위칭 소자(2)가 온·오프했을 때에, 제1 트랜스(5)의 제1의 1차 코일(5a)∼제n의 트랜스(6)의 제n의 1차 코일(6a)의 합성 인덕턴스와 제1 콘덴서(4)와의 공진 작용에 의한 순환 전류가 제1∼제n의 트랜스(5∼6)의 각 1차 코일(5a∼6a)에 분산해서 흐르기 때문에, 제1∼제n의 트랜스(5∼6)의 각 1차 코일(5a∼6a)에 흐르는 전류의 실효가가 저감되어 각 트랜스(5∼6)의 발열을 억제하여, 전력 변환 효율을 향상할 수 있다. 또한, 제1∼제n의 트랜스(5∼6)의 각 1차 코일(5a∼6a)은, 제1 콘덴서(4) 및 제1∼제n의 트랜스(5∼6)의 각 1차 코일(5a∼6a)에 직렬로 접속된 제1∼제n의 누설 인덕턴스 소자(Sd∼6d)를 개별적으로 갖기 때문에, 제1∼제n의 트랜스(5∼6)가 개별적으로 동작하여, 제1∼제n의 트랜스(5∼6)의 각 2차 코일(5b∼6b)에는 서로 독립하여 제1∼제n의 출력 전류(I_D1∼I_Dn)가 흐른다. 따라서, 제1 출력 단자(11,12)∼제n의 출력 단자(21,22)의 어느 한쪽에 전류가 집중하지 않는다. 이에 따라, 제1 출력 단자(11, 12)∼제n의 출력 단자(21,22)로부터 원하는 전압 레벨이 안정된 직류 출력을 독립하여 얻을 수 있는 동시에, 제1의 정류평활회로(10)∼제n의 정류평활회로(20)에 흐르는 피크 전류가 억제되기 때문에, 전력 변환 손실을 억제하여 전력 변환 효율을 향상할 수 있다. 따라서, 단일의 트랜스를 공용하여 복수의 출력 단자로부터 직류 출력을 얻는 종래의 공진형 스위칭 전원 장치의 복수의 출력 단자로부터의 불균일한 출력전압의 발생을 방지할 수 있다.

본 발명에서는, 제1 또는 제2 스위칭 소자가 온·오프 했을 때에, 제1∼제n (n은 2이상의 정수)의 트랜스의 각 1차 코일의 합성 인덕턴스와 공진용의 제1 콘덴서와의 공진 작용에 의한 순환 전류가 각각의 트랜스의 1차 코일에 각각 분산하여 흐르므로, 각 트랜스의 1차 코일에 흐르는 전류의 실효가를 저감하여 전력 변환 효율을 향상할 수 있다. 또한, 제1∼제n의 트랜스가 개별적으로 동작하여, 제1∼제n의 트랜스의 각 2 차 코일에 서로 독립하여 출력 전류가 흐르므로, 제1 출력 단자~제n의 출력 단자의 어느 한쪽에 전류가 집중하지 않는다. 이 때문에, 제1∼제n의 출력 단자로부터 원하는 전압 레벨이 안정된 직류 출력을 독립하여 얻을 수 있는 동시에, 제1∼제n의 정류평활회로에 흐르는 피크 전류를 억제하여 전력 변환 효율을 향상할 수 있다. 따라서, 단일의 트랜스를 공용하는 복수의 출력 단자로부터 직류 출력을 얻는 종래의 공진형 스위칭 전원 장치의 복수의 출력 단자로부터 불균일한 출력전압이 발생하는 것을 방지할 수 있다.

이하, 본 발명에 의한 공진형 스위칭 전원 장치의 실시형태를 도 1∼도 5에 기초하여 설명한다. 단, 도 1∼도 5에서는, 도 6∼도 9에 나타내는 개소와 실질적으로 동일한 부분에는 동일한 부호를 부여하고, 그 설명을 생략한다.

본 실시형태의 공진형 스위칭 전원 장치는, 도 1에 나타낸 바와 같이, 직류 전원(3)에 대해서 직렬로 접속된 제1 스위칭 소자로서의 제1 주MOS-FET(1) 및 제2 스위칭 소자로서의 제2 주MOS-FET(2)와 제2 주MOS-FET(2)와 병렬로 또한 제1 콘덴 서로서의 전류 공진용 콘덴서(4)에 대해서 직렬로 접속된 1차 코일(5a)을 가진 제1 트랜스(5)와 제1 트랜스(5)의 2차 코일(5b)과 제1 직류 출력 단자(11,12)와의 사이에 접속된 제1 출력 정류 다이오드(8) 및 제1 출력 평활 콘덴서(9)로부터 완성되는 제1 정류평활회로(10)와 제2 주MOS-FET(2)와 병렬로 또한 전류 공진용 콘덴서(4)에 대해서 직렬로 접속된 1차 코일(6a)을 가진 제2 트랜스(6)와 제2 주MOS-FET(2)와 병렬로 접속된 전압 의사 공진용 콘덴서(7)와 제2 트랜스(6)의 2차 코일(6b)과 제2 직류 출력 단자(21,22)의 사이에 접속된 제2 출력 정류 다이오드(18) 및 제2 출력 평활 콘덴서(19)로부터 완성되는 제2 정류평활회로(20)와 제1 및 제2 MOS-FET(1,2)의 각 게이트에 각각 제1 및 제2 구동 신호(V_G1,V_G2)를 부여하고, 제1 및 제2 주MOS-FET(1,2)를 온·오프 동작시키는 주제어회로(15)를 구비한다. 제1 및 제2 트랜스 (5,6)는, 각각의 1차 코일(5a,6a)과 등가적으로 직렬로 접속되는 제1 및 제2 누설 인덕턴스 소자로서의 제1 및 제2 누설 인덕턴스(5d,6d)와 각각의 1차 코일(5a,6a)과 등가적으로 병렬로 접속되는 제1 및 제2 여자 인덕턴스(5e,6e)를 가지며, 제1 및 제2 누설 인덕턴스(5d,6d)는 전류 공진용 반응 장치로서 작용한다. 제2 정류평활회로(20)를 구성하는 제2 출력 정류 다이오드(18)와 제2 출력 평활 콘덴서(19)의 사이에는, 출력 제어용 MOS-FET(41)이 접속되고, 출력제어회로(42)에 의해 제1 주MOS-FET(1)의 온 기간에 동기하고 또한 동일한 스위칭 주파수로 온·오프 동작된다. 또한, 주제어회로(15)는, 제2 주MOS-FET(2)의 온 기간을 고정함과 동시에, 제1 정류평활회로(10)의 출력전압 V_O1에 따라서 제1 주MOS-FET(1)의 온 기간을 변화시 킴으로써, 제2 주MOS-FET(2)의 온·듀티를 제어한다.

출력제어회로(42)는, 도 2에 나타낸 바와 같이, 제2 주MOS-FET(2)의 온 및 오프시에 제2 트랜스(6)의 2차 코일(6b)에 발생하는 전압 VT22의 상승 및 하강시의 검출 신호 VTD를 출력하는 전압 변동 검출 회로(43)와 전압 변동 검출 회로(43)의 검출 신호 VTD의 반전 신호 -VTD를 출력하는 반전기(44)와 제2 출력 평활 콘덴서 (19)의 전압 V_O2를 검출하여 그 검출 전압과 제2 출력전압치를 규정하는 기준 전압과의 오차 신호 V_E2를 출력하는 제2 출력전압 검출 회로(45)와, 전압 변동 검출 회로(43)의 검출 신호 VTD에 의해 구동되고 또한 제2 출력전압 검출 회로(45)의 오차 신호 V_E2에 기초하여 제어되는 듀티비를 가진 펄스 열신호VPT를 출력하는 PWM 제어회로(46)와, PWM 제어회로(46)의 펄스 열신호VPT에 의해 세트되고 또한 전압 변동 검출 회로(43)로부터 반전기(44)를 통하여 출력되는 검출 신호 VTD의 반전 신호 -VTD에 의해 리세트되는 RS 플립플롭(47)과 RS 플립플롭(47)의 출력 신호에 의해 출력 제어용 MOS-FET(41)의 게이트에 2차측 구동 신호 V_S2를 부여하는 구동 회로 (48)로 구성된다. 그 외의 구성은, 도 6에 나타내는 종래의 공진형 스위칭 전원 장치와 대략 동일하다.

본 실시형태의 공진형 스위칭 전원 장치의 동작시에, 제2 주MOS-FET(2)가 오프 상태로 제1 주MOS-FET(1)가 온하면, 제2 트랜스(6)의 1차 코일(6a)에 전류가 흘러 전압이 발생함과 동시에, 제2 트랜스(6)의 2차 코일(6b)에 양극성의 전압 VT22가 유기된다. 이와 동시에, 제1 트랜스(5)의 1차 코일(5a)에도 전류가 흘러 전압 이 발생하지만, 제1 트랜스(5)의 2차 코일(5b)에는 음극성의 전압이 유기되기 때문에, 제1 정류평활회로(10) 내의 제1 출력 정류 다이오드(8)에 역바이어스전압이 인가되어 비도통 상태가 되어, 제1 출력 정류 다이오드(8)에는 전류 I_D1이 흐르지 않는다. 한편, 제2 트랜스(6)의 2차 코일(6b)에 유기된 양극성의 전압 V_T22는, 제2 정류평활회로(20)에 입력되어 출력 제어용 MOS-FET(41)이 온일 때에 제2 출력 정류 다이오드(18)를 도통 상태로 함과 동시에, 출력제어회로(42) 내의 전압 변동 검출 회로(43)에 입력된다. 이때, 전압 변동 검출 회로(43)로부터 고전압(H) 레벨의 검출 신호 VTD가 출력되어 PWM 제어회로(46)가 구동됨과 동시에, 반전기(44)를 개입시켜 RS 플립플롭(47)의 리세트 단자(R)에 저전압(1) 레벨의 검출 신호 -VTD가 입력되고, RS 플립플롭(47)의 리세트가 해제된다. PWM 제어회로(46)로부터 고전압 (H) 레벨의 펄스 열신호VPT가 RS 플립플롭(47)세트 단자(S)에 입력되면, RS 플립플롭의 출력 단자(Q)로부터 구동 회로(48)를 통하여 출력 제어용 MOS-FET(41)의 게이트에 고전압(H) 레벨의 2차측 구동 신호 V_S2가 부여되고, 출력 제어용 MOS-FET(41)가 온한다. 이에 따라, 제2 트랜스(6)의 2차 코일(6b)로부터 제2 정류평활회로 (20) 내의 제2 출력 정류 다이오드(18)에 전류 I_D2가 흘러, 제2 출력 평활 콘덴서 (19)가 충전되어 양단자간의 전압 V_O2가 상승한다.

출력 제어용 MOS-FET(41)가 온이 되면, 제2 트랜스(6)의 2차 코일(6b)의 전압 VT22는, 제2 정류평활회로(20) 내의 제2 출력 정류 다이오드(18)의 순방향 전압 강하와, 제2 출력 평활 콘덴서(19)의 전압 V_O2와의 합에 동일한 전압으로 클램프된다. 제2 누설 인덕턴스(6d)를 가진 제2 트랜스(6)를 사용하는 도 1의 회로에서는, 제2 트랜스(6)의 제2 누설 인덕턴스(6d)에 의해, 제2 트랜스(6)의 1차 코일(6a)에 인가되는 전압의 감는 수 비의 배의 제2 트랜스(6)의 2차 코일(6b)에 여기되는 전압과, 제2 정류평활회로(20) 내의 제2 출력 정류 다이오드(18)의 순방향 전압강하 및 제2 출력 평활 콘덴서(19)의 전압 V_O2의 합의 전압과의 차를 흡수할 수 있다. 그 후, 제1 주MOS-FET(1)가 온으로부터 오프로 전환되면, 제2 트랜스(2)의 2차 코일(6b)에 음극성의 전압 V_T22가 여기되어, 제2 출력 정류 다이오드(18)에 역바이어스 전압이 인가되어 비도통 상태가 되기 때문에, 제2 출력 정류 다이오드(19)에 흐르는 전류 I_D2가 대략 제로가 된다. 이 때, 전압 변동 검출 회로(43)로부터 저전압 (1) 레벨의 검출 신호 V_TD가 출력되고, PWM 제어회로(46)에 입력되는 동시에, 반전기(44)를 통하여 RS 플립플롭(47)의 리세트 단자(R)에 고전압(H) 레벨의 검출 신호 -VTD가 입력되고, RS 플립플롭(47)이 리세트된다. 이에 따라, RS 플립플롭의 출력 단자(Q)로부터 구동 회로(48)를 통하여 출력 제어용 MOS-FET(41)의 게이트에 저전압(1) 레벨의 2차측 구동 신호 V_S2가 부여되어 출력 제어용 MOS-FET(41)가 온으로부터 오프로 전환된다.

다음에, 제1 주MOS-FET(1)가 오프 상태로 제2 주MOS-FET(2)가 온하면, 제1 트랜스(5)의 2차 코일(5b)에 양극성의 전압이 유기되어, 제1 정류평활회로(10) 내 의 제1 출력 정류 다이오드(8)가 순방향으로 바이어스되어 도통 상태가 된다. 이에 따라, 제1 트랜스(5)의 2차 코일(5b)로부터 제1 정류평활회로(10) 내의 제1 출력 정류 다이오드(8)에 전류 I_D1이 흘러, 제1 출력 평활 콘덴서(9)가 충전되어 양단자 사이의 전압 V_O1이 상승한다. 그 후, 제2 주MOS-FET(2)가 오프하여 제1 주MOS-FET(1)가 온 하면, 제2 트랜스(6)의 2차 코일(6b)에 양극성의 전압 V_T22가 유기되고, 계속해서 PWM 제어회로(46)로부터 고전압(H) 레벨의 펄스 열신호VPT가 출력되면, 출력 제어용 MOS-FET(41)가 오프로부터 온으로 전환되어 제2 트랜스(6)의 2차 코일(6b)로부터 제2 정류평활회로(20) 내의 제2 출력 정류 다이오드(18)에 전류 ID2가 흘러 제2 출력 평활 콘덴서(19)가 충전되고, 양단자 사이의 전압 V_O2가 상승한다.

제2 정류평활회로(20)로부터 출력되는 제2 직류 출력전압 V_O2는, 출력제어회로(42) 내의 제2 출력 검출 회로(45)에 의해 검출되어, 그 검출 전압과 제2 직류 출력전압 V_O2의 기준치를 규정하는 기준 전압과의 오차 신호 V_E2가 PWM 제어회로(46)에 입력된다. PWM 제어회로(46)는, 전압 변동 검출 회로(43)로부터 입력되는 고전압(H) 레벨의 검출 신호 V_TD에 의해 구동되어, 제2 출력전압 검출 회로(45)의 오차 신호 V_E2의 전압 레벨에 기초하여 출력하는 펄스 열신호VPT의 듀티비를 제어한다. 즉, 제2 정류평활회로(20)로부터 출력되는 제2 직류 출력전압 V_O2가 기준 전압보다 높을 때는, PWM 제어회로(46)로부터 듀티비가 작은 펄스 열신호VPT가 RS 플립플롭 (47)세트 단자(S)에 입력되고, RS 플립플롭(47)의 출력 단자(Q)로부터 구동 회로(48)를 통하여 출력 제어용 MOS-FET(41)의 게이트에 좁은 펄스폭의 2차측 구동 신호 V_S2가 부여된다. 이에 따라, 출력 제어용 MOS-FET(41)의 온 기간이 짧아지기 때문에, 제2 정류평활회로(20)의 제2 출력 평활 콘덴서(19)에 충전 전류가 흐르는 기간이 단축되어, 제2 출력 평활 콘덴서(19)의 전압 V_O2가 저하한다. 또한, 제2 정류평활회로(20)로부터 출력되는 제2 직류 출력전압 V_O2가 기준 전압보다 낮을 때는, PWM 제어회로(46)로부터 듀티비가 큰 펄스 열신호VPT가 RS 플립플롭(47)세트 단자 (S)에 입력되고, RS 플립플롭(47)의 출력 단자(Q)로부터 구동 회로(48)를 통하여 출력 제어용 MOS-FET(41)의 게이트에 넓은 펄스폭의 2차측 구동 신호 V_S2가 부여된다. 이에 따라, 출력 제어용 MOS-FET(41)의 온 기간이 길어지기 때문에, 제2 정류평활회로(20)의 제2 출력 평활 콘덴서(19)에 충전 전류가 흐르는 기간이 연장되어, 제2 출력 평활 콘덴서(19)의 전압 V_O2가 상승한다. 이상과 같이, 제2 정류평활회로 (20)로부터 출력되는 제2 직류 출력전압 V_O2에 따라, 출력 제어용 MOS-FET(41)의 온 기간을 제1 주MOS-FET(1)의 온 기간에 동기하여 제어함으로써, 제2 직류 출력 단자 (21,22)로부터 대략 일정한 제2 직류 출력전압 V_O2를 추출할 수 있다. 한편, 상기 이외의 기본적인 동작은, 도 6에 나타내는 종래의 공진형 스위칭 전원 장치의 동작과 대략 동일하기 때문에, 설명은 생략한다.

도 3은, 도 1의 회로 동작시의 제2 주MOS-FET(2)의 드레인-소스간 전압 V_Q2, 전류 공진용 콘덴서(4)에 흐르는 전류 I_Ci, 제2 트랜스(6)의 제2 누설 인덕턴스(6d)에 흐르는 전류 I_L2, 제1 트랜스(1)의 제1 누설 인덕턴스(5d)에 흐르는 전류 I_L1, 출력 제어용 MOS-FET(41)에 흐르는 전류 I_D2 및 출력 제어용 MOS-FET(41)의 게이트에 부여되는 2차측 구동 신호 V_S2의 각 파형을 나타낸다. 도 3에 있어서, (A)는 제1 및 제2 직류 출력전압 V_O1,V_O2가 모두 정격 부하 부근의 상태, 즉 중부하 상태인 경우를 나타내고, (B)는 제1 직류 출력전압 V_O1이 중부하 상태이고 제2 직류 출력전압 V_O2가 경부하 상태인 경우를 나타내며, (C)는 제1 직류 출력전압 V_O1이 경부하 상태이고 제2 직류 출력전압 V_O2가 중부하 상태인 경우를 나타내고, (D)는 제1 및 제2 직류 출력전압 V_O1, V_O2가 모두 경부하 상태인 경우를 나타낸다. 또한, 제1 트랜스 (5)의 여자 인덕턴스(5e)는, 제1 주MOS-FET(1)의 온 기간중에 제1 트랜스(5)의 여자 전류가 그다지 흐르지 않을 정도로 도 6의 경우보다 큰 값으로 선택되고, 제1 트랜스(5)의 누설 인덕턴스(5d)는, 도 6의 경우와 대략 동일한 값으로 선택되며, 제2 트랜스(6)의 여자 인덕턴스(6e)는, 제1 및 제2 직류 출력 단자(11,12;21,22)에 접속되는 모든 부하에 출력 전력을 공급하기에 충분한 전류 공진용 콘덴서(4)의 충전 전류를 얻을 수 있을 정도로 작은 값으로 선택되고, 제2 트랜스(6)의 누설 인덕턴스(6d)는, 제1 트랜스(5)의 누설 인덕턴스(5d)보다 큰 값으로 선택된다.

제1 주MOS-FET(1)가 온이고 또한 제2 주MOS-FET(2)가 오프일 때, 제1 및 제2 트랜스(5,6)의 누설 인덕턴스(5d,6d) 및 여자 인덕턴스(5e,6e)에 흐르는 전류 I_L1,I_L2의 총합의 전류 I_Ci가 전류 공진용 콘덴서(4)에 흐르지만, 제1 트랜스(5)의 여자 인덕턴스(5e)는 제2 트랜스(6)의 여자 인덕턴스(6e)보다 크기 때문에, 전류 공진용 콘덴서(4)를 충전하는 전류 I_Ci의 대부분이 제2 트랜스(6)의 누설 인덕턴스 (6d) 및 여자 인덕턴스(6e)로부터 흘러 제1 트랜스(5)의 누설 인덕턴스(5d) 및 여자 인덕턴스(5e)에서는 거의 흐르지 않는다. 따라서, 제1 트랜스(5)에서는, 여자 전류에 의한 전력 손실을 억제할 수 있다. 이 때, 제2 트랜스(6)의 누설 인덕턴스 (6d)와 전류 공진용 콘덴서(4)의 공진 작용에 의한 공진 전류가, 2차측의 출력 제어용 MOS-FET(41)의 온 기간만큼 도시하지 않은 부하에 전력을 공급하기 때문에, 출력 제어용 MOS-FET(41)의 온 기간중에 흐르는 제2 출력 전류 I_D2에 의해서 제2 직류 출력전압 V_O2가 제어된다. 제2 트랜스(6)의 누설 인덕턴스(6d)와 전류 공진용 콘덴서(4)와의 공진의 반주기는, 제1 주MOS-FET(1)의 온 기간보다 길게 설정하면, 제1 주MOS-FET(1)의 온 기간 전체에 걸쳐 출력 제어용 MOS-FET(41)의 온 기간에 의한 제어가 유효하게 되고, 제2 직류 출력전압 V_O2의 제어 범위를 확장할 수 있다. 다음에, 제1 주MOS-FET(1)가 오프하고 제2 주MOS-FET(2)가 온하면, 전류 공진용 콘덴서(4)가 방전되고, 이에 따라 제1 및 제2 트랜스(5,6)의 각 1차 코일(5a,6a)에 역방향으로 전압이 인가되어, 제1 및 제2 트랜스(5,6)는 제1 주MOS-FET(1)가 온 할 때와 대략 동일한 여자 상태까지 리세트된다. 이 때, 제1 트랜스(5)에서는, 제1 누설 인덕턴스(5d)와 전류 공진용 콘덴서(4)와의 공진 전류에 의한 에너지가 2차측에 전달되어, 제1 직류 출력 단자(11,12)에 접속되는 도시하지 않는 부하에 공급된다.

도 3(A)에 나타내는 부하 상태에 있어서, 제1 주MOS-FET(1)가 온하고 또한 제2 주MOS-FET(2)가 오프일 때, 제1 트랜스(5)의 누설 인덕턴스(5d)에는 전류 I_L1이 거의 흐르지 않고, 제2 트랜스(6)의 누설 인덕턴스(6d)에는, 출력 제어용 MOS FET (41)가 온하기 이전에는 제2 트랜스(6)의 여자 전류 I_L2만이 흘러, 출력 제어용 MOS-FET(41)이 온한 다음은 상기 여자 전류에 2차측에 전달되는 공진 전류를 중첩 한 전류 I_L2가 흐른다. 이때, 전류 공진용 콘덴서(4)에는, 제1 및 제2 트랜스(5, 6)의 각 누설 인덕턴스(5d,6d)에 흐르는 전류 I_L1,I_L2의 총합의 전류 I_Ci가 흘러 전류 공진용 콘덴서(4)가 충전된다. 또한, 제1 주MOS-FET(1)가 오프이고 또한 제2 주MOS-FET(2)가 온일 때, 제1 트랜스(5)의 누설 인덕턴스(5d)에는, 2차측에 전달하는 정현파상의 공진 전류 I_L1이 흐르고, 제2 트랜스(6)의 누설 인덕턴스(6d)에는, 제2 누설 인덕턴스(6d) 및 제2 여자 인덕턴스(6e)의 축적 에너지에 의해서 전류 공진용 콘덴서(4)를 방전하는 전류 I_L2가 흐른다. 이 경우도, 전류 공진용 콘덴서(4)로부터 각 트랜스(5,6)의 누설 인덕턴스(5d,6d) 및 여자 인덕턴스(5e,6e)에 방전 전류 ILl,I_L2가 흐르지만, 제2 트랜스(6)의 누설 인덕턴스(6d) 및 여자 인덕턴스(6e)의 총합이 제1 트랜스(5)의 누설 인덕턴스(5d) 및 여자 인덕턴스(5e)의 총합보다 크기 때문에, 전류 공진용 콘덴서(4)로부터 흐르는 방전 전류의 대부분이 제2 트랜스(6)의 누설 인덕턴스(6d) 및 여자 인덕턴스(6e)에 흐른다.

도 3(B)에 나타내는 부하 상태일 때는, 출력 제어용 MOS-FET(41)의 온 기간이 짧아지기 때문에, 제1 주MOS-FET(1)가 온이고 또한 제2 주MOS-FET(2)가 오프일 때에 제2 트랜스(6)의 누설 인덕턴스(6d)에 흐르는 전류 I_L2의 대부분이, 제2 트랜스(6)의 여자 전류만으로 된다.

도 3(C)에 나타내는 부하 상태에 있어서, 제1 주MOS-FET(1)가 온이고 또한 제2 주MOS-FET(2)가 오프일 때는, 제1 트랜스(5)의 누설 인덕턴스(5d)에는 전류 ILl가 거의 흐르지 않고, 제2 트랜스(6)의 누설 인덕턴스(6d)에는, 출력 제어용 MOS-FET(41)가 온하기 이전에는 제2 트랜스(6)의 여자 전류 I_L2만이 흐르고, 출력 제어용 MOS-FET(41)가 온 한 다음에는 상기 여자 전류에 2차측에 전달되는 공진 전류를 중첩한 전류 I_L2가 흐른다. 또한, 제1 주MOS-FET(1)가 오프이고 또한 제2 주MOS-FET(2)가 온일 때에는, 제1 트랜스(5)의 누설 인덕턴스(5d)에는, 2차측에 전달되는 극히 약간의 공진 전류 I_L1이 흐르고, 제2 트랜스(6)의 누설 인덕턴스(6d)에는, 누설 인덕턴스(6d) 및 여자 인덕턴스(6e)의 축적 에너지에 의해서 전류 공진용 콘덴서(4)를 방전하는 전류 I_L2가 흐른다.

도 3(D)에 나타내는 부하 상태일 때에는, 제1 트랜스(5)의 누설 인덕턴스 (5d)에 전류 I_L1가 거의 흐르지 않는 동시에, 출력 제어용 MOS-FET(41)의 온 기간이 짧아지기 때문에, 제1 주MOS-FET(1)가 온이고 또한 제2 주MOS-FET(2)가 오프일 때에 제2 트랜스(6)의 누설 인덕턴스(6d)에 흐르는 전류 I_L2의 대부분이 제2 트랜스 (6)의 여자 전류만이 된다. 따라서, 이 경우는, 제2 트랜스(6)의 누설 인덕턴스 (6d) 및 여자 인덕턴스(6e)에 흐르는 여자 전류 I_L2에 의해, 전류 공진용 콘덴서(4)가 충전 및 방전을 반복할 뿐이고, 2차측에의 공진 전류의 전달은 거의 이루어지지 않는다.

이상과 같이, 제1 트랜스(5)의 여자 인덕턴스(5e)를 크게 하고, 제1 누설 인덕턴스(5d) 및 제1 여자 인덕턴스(5e)에 여자 전류 I_L1가 거의 흐르지 않게 해도, 제2 트랜스(6)의 누설 인덕턴스(6d) 및 여자 인덕턴스(6e)에 흐르는 여자 전류 I_L2에서 전류 공진용 콘덴서(4)를 충전 및 방전함으로써, 제1 및 제2 트랜스(5,6)의 2차측에의 전력 전달시에 각각의 도시하지 않은 부하 상태에 따른 출력 전류 I_D1, I_D2가 흐르므로, 충분한 용량의 제1 및 제2 직류 출력을 각각의 부하에 공급할 수 있다. 따라서, 부하에의 공급 전력이 작은 트랜스(6)의 여자 전류 I_L2가 커지도록, 각각의 부하의 비율에 따라 각 트랜스(5,6)의 여자 인덕턴스(5e,6e)를 설정하면, 부하에의 공급 전력이 큰 트랜스(5)에서는, 전류 공진용 콘덴서(4)를 충전할 때도, 전류 공진용 콘덴서(4)를 방전하여 부하에 전력을 전달할 때도 1차 코일(5a)에 흐르는 전류를 작게 할 수 있으므로, 소용량의 소형 트랜스를 사용해도 전력 변환 효 율이 저하하지 않는다. 또한, 제1 직류 출력전압 V_O1에 따라 제1 MOS-FET(1)의 온 기간을 조정하고, 제2 직류 출력전압 V_O2에 따라 출력 제어용 MOS-FET(41)의 온 기간을 조정함으로써, 제1 및 제2 직류 출력전압 V_O1, V_O2를 개별적으로 안정화할 수 있다.

본 실시형태에서는, 제2 주MOS-FET(2)와 병렬로 또한 전류 공진용 콘덴서(4)에 대해서 직렬로 제1 트랜스(5)의 1차 코일(5a), 누설 인덕턴스(5d) 및 여자 인덕턴스(5e)와, 제2 트랜스(6)의 1차 코일(6a), 누설 인덕턴스(6d) 및 여자 인덕턴스 (6e)를 동시에 접속하므로, 각 트랜스(5,6)의 1차 코일(5a,6a)에 흐르는 순환 전류가, 각 트랜스(5,6)의 누설 인덕턴스(5d,6d)와 여자 인덕턴스(5e,6e)와의 합의 비율에 맞추어 분산하여 흐른다. 이 때문에, 제1 및 제2 트랜스(5,6)의 각 1차 코일 (5a,6a)에 흐르는 전류의 실효가가 저감되어, 각 트랜스(5,6)의 발열을 억제하여, 전력 변환 효율을 향상할 수 있다. 또한, 제1 트랜스(5) 및 제2 트랜스(6)는 개별적으로 누설 인덕턴스(5d,6d)를 가지므로, 제1 트랜스(5)와 제2 트랜스(6)가 개별적으로 동작하여, 제1 및 제2 트랜스(5,6)의 각 2차 코일(5b,6b)에는 서로 독립하여 제1 및 제2 출력 전류 I_D1,I_D2가 흐른다. 따라서, 제1 직류 출력 단자(11,12) 또는 제2 직류 출력 단자(21,22)에 전류가 집중하지 않는다. 이 때문에, 제1 직류 출력 단자(11,12) 및 제2 직류 출력 단자(21,22)로부터 원하는 레벨의 안정적인 직류 출력전압 V_O1,V_O2를 독립하여 얻을 수 있는 동시에, 제1 및 제2 정류평활회로 (10,20)에 흐르는 피크 전류가 억제되므로, 전력 변환 손실을 억제하여 전력 변환 효율을 향상할 수 있다. 따라서, 단일의 트랜스를 공용하여 복수의 출력 단자로부터 직류 출력을 얻는 종래의 공진형 스위칭 전원 장치의 복수의 출력 단자로부터의 불균일한 출력전압의 발생을 방지할 수 있다. 또한, 전류 공진용 콘덴서(4)와 제1 및 제2 트랜스(5,6)의 각 1차 코일(5a,6a)에 대해서 직렬로 접속 되는 제1 및 제2 공진용 인덕턴스 소자로서 각 트랜스(5,6)의 1차 코일(5a,6a)에 대해서 각각 등가적으로 직렬로 접속되는 제1 및 제2 누설 인덕턴스(5d,6d)를 사용하므로, 각각 코어 및 코일의 구조나 크기가 다른 트랜스를 사용할 수 있다. 도 1에 나타내는 실시형태에서는, 제1 주MOS-FET(1)가 온하고 또한 출력 제어용 MOS-FET(41)가 온하고 있을 때 제2 출력 전류 I_O2가 흐르고 제2 주MOS-FET(2)가 온하고 있을 때 제1 출력 전류 I_O1이 흐르므로, 제1 트랜스(5)와는 다른 구성 및 크기의 1차 코일(6a) 및 코어를 가진 제2 트랜스(6)를 적절히 사용할 수 있다. 또한, 제2 트랜스(6)의 여자 인덕턴스(6e)를 제1 트랜스(5)의 여자 인덕턴스(5e)보다 작은 값으로 선택했기 때문에, 제2 주MOS-FET(2)가 온 했을 때에 흐르는 전류를 작게 할 수 있으므로, 제1 트랜스(5)를 소형화할 수 있다. 즉, 각각의 직류 출력 단자(11,12;21,22)에 접속되는 부하의 크기에 따라, 각 트랜스( 5,6)의 누설 인덕턴스(5d,6d) 및 여자 인덕턴스(5e,6e)의 값을 적절히 선택함으로써, 각 1차 코일(5a,6a)에 흘려야 할 순환 전류의 비율을 조정할 수 있으므로, 부하의 크기에 따라 코스트 퍼포먼스가 양호한 트랜스를 사용할 수 있다. 또한, 제2 정류평활회로(20)를 구성하는 제2 출력 정류 다이오드(18)와 제2 출력 평활 콘덴서(19)의 사이에 출력 제어용 MOS-FET(41)를 접속하고, 제1 주MOS-FET(1)의 온 기간에 동기하고 또한 동일한 스위칭 주파수로 온·오프시키므로, 출력 제어용 MOS-FET(41)에의 영전류 스위칭(ZCS)을 달성함과 동시에, 출력 제어용 MOS-FET(41)에 흐르는 전류를 억제할 수 있으므로, 스위칭 손실을 저감 할 수 있다.

도 1에 나타내는 공진형 스위칭 전원 장치는 변경이 가능하다. 예를 들면, 도 4에 나타내는 실시형태의 공진형 스위칭 전원 장치는, 제1 트랜스(5) 및 제2 트랜스(6)의 각 2차 코일(5b,6b)의 극성을 동일하게 한 것이다. 이 경우는, 제2 주MOS-FET(2)의 온 기간중에, 제1 트랜스(5) 및 제2 트랜스(6)의 각 2차 코일(5b,6b)로부터 제1 및 제2 정류평활회로(10,20)를 통하여 각 직류 출력 단자(11,12;21,22)로부터 제1 및 제2 직류 출력전압 V_O1,V_O2를 동시에 발생시킬 수 있다. 또한, 도 5에 나타내는 실시형태의 공진형 스위칭 전원 장치는, 주제어회로(15)에 의해, 직류 전원(3)의 전압 E의 레벨의 변동에 따라 제1 주MOS-FET(1) 및 제2 주MOS-FET(2)의 온·오프를 제어하는 것이다. 이 경우는, 부하가 변동해도 제1 및 제2 트랜스 (5,6)의 1차측으로부터 2차측에 전력을 공급하는 기간은 거의 변화하지 않기 때문에, 주제어회로(15)에 의해 직류 전원(3)의 전압 E의 레벨의 변동에 따라, 제1 및 제2 주MOS-FET(1,2)의 온·오프를 제어함으로써, 제1 및 제2 트랜스(5,6)의 각 1차 코일(5a,6a)에 인가되는 전압을 일정하게 제어할 수 있다. 따라서, 제1 및 제2 트랜스(5,6)의 각 2차측에 출력 제어용 MOS-FET(51,41)을 마련하여 각 직류 출력전압 V_O1, V_O2에 따라 각 출력 제어용 MOS-FET(51,41)의 온·오프를 각각의 출력제어회로 (52,42)로 개별적으로 제어함으로써, 서로 전압치가 다른 2개의 직류 출력전압 V_O1, V_O2를 얻을 수 있다. 또한, 2차측의 직류 출력 회로의 구성부품을 모두 동일하게 하고, 부품의 종류를 삭감하여, 제조 코스트를 더욱 저감할 수 있는 동시에, 보수 호환성이 향상하는 이점이 있다.

본 발명의 실시형태는 상기 각 실시형태에 한정되지 않고, 여러 가지 변경이 더 가능하다. 예를 들면, 상기의 실시형태에서는, 출력제어회로(42) 내의 제2 출력전압 검출 회로(45)의 오차 신호 V_E2에 따른 듀티비로 출력되는 PWM 제어회로(46)의 펄스 열신호VPT에 의해 출력 제어용 MOS-FET(41)를 오프로부터 온으로 전환하여 제1 주MOS-FET(1)가 오프한 후에 출력 제어용 MOS-FET(41)를 온으로부터 오프로 전환하였지만, 제2 주MOS-FET(2)가 온하면 대략 동시에 출력 제어용 MOS-FET(41)를 오프로부터 온으로 전환하여 출력제어회로(42) 내의 제2 출력전압 검출 회로(45)의 오차 신호 V_E2에 따른 듀티비로 출력되는 PWM 제어회로(46)의 펄스 열신호VPT에 의해 출력 제어용 MOS-FET(41)를 온으로부터 오프로 전환하여도 좋다. 또한, 상기의 실시형태에서는, 제2 정류평활회로(20)를 구성하는 제2 출력 정류 다이오드(18)와 제2 출력 평활 콘덴서(19)의 사이에 출력 제어용 MOS-FET(41)를 접속했지만, 제2 트랜스(6)의 2차 코일(6b)과 제2 출력 평활 콘덴서(19)의 사이의 임의의 위치에 출력 제어용 MOS-FET(41)를 접속해도 좋다. 또한, 상기의 실시형태에서는, 각 정류 평활회로(10,20)를 1개의 출력 정류 다이오드(8,18)와 출력 평활 콘덴서(9,19)로부터 완성되는 반파 정류형으로 구성했지만, 양파 정류형 또는 전파 정류 브릿지형 등으로 구성해도 좋고, 혹은 상기 각 정류 방식을 혼재시켜도 좋다. 또한, 제1 트랜스(5)에 복수의 2차 코일을 마련하고, 각 2차 코일에 각각 정류평활회로를 접속하여 복수의 직류 출력전압을 얻어도 좋다. 또한, 상기의 실시형태에서는, 제2 주MOS-FET(2)와 병렬로 또한 전류 공진용 콘덴서(4)에 대해서 직렬로 제1 및 제2 트랜스(5,6)의 각 1차 코일(5a,6a)를 접속했지만, 제1 주MOS-FET(1)과 병렬로 또한 전류 공진용 콘덴서(4)에 대해서 직렬로 제1 및 제2 트랜스(5,6)의 각 1차 코일 (5a,6a)을 접속해도 좋다. 또한, 상기 실시형태에서는, 제2 트랜스(6)의 여자 인덕턴스(6e)를 제1 트랜스(5)의 여자 인덕턴스(5e)보다 작은 값으로 선택했지만, 제1 트랜스(5)의 여자 인덕턴스(5e)와 제2 트랜스(6)의 여자 인덕턴스(6e)를 동일치로 선택해도 좋고, 제2 트랜스(6)의 여자 인덕턴스(6e)를 제1 트랜스(5)의 여자 인덕턴스(5e)보다 큰 값으로 선택해도 좋다. 또한, 제1 트랜스(5)의 1차 코일(5a)에 대해서 병렬로 2개 이상의 트랜스(6)의 각 1차 코일(6a)을 접속하고, 2이상의 트랜스(6)의 각 2차 코일(6b)에 각각 정류평활회로(20) 및 출력 제어용 MOS-FET(41)를 접속하고, 3이상의 안정화된 직류 출력을 얻어도 좋다.

본 발명은, 독립한 복수의 직류 출력을 발생하는 공진형 스위칭 전원 장치에 양호하게 적용할 수 있다.

도 1은 본 발명에 의한 공진형 스위칭 전원 장치의 제1 실시형태를 나타내는 전기회로도

도 2는 출력제어회로의 내부 구성을 나타내는 회로 블록도

도 3은 도 1의 회로 동작시의 각부의 전압 및 전류를 나타내는 파형도

도 4는 본 발명의 제2 실시형태를 나타내는 전기회로도

도 5는 본 발명의 제3 실시형태를 나타내는 전기회로도

도 6은 종래의 공진형 스위칭 전원 장치를 나타내는 전기회로도

도 7은 주 제어회로의 내부 구성을 나타내는 회로 블록도

도 8은 도 6의 회로 동작시에 있어서의 각부의 전압 및 전류의 타이밍 차트

도 9는 종래의 공진형 스위칭 전원 장치의 변경예를 나타내는 전기회로도

<부호의 설명>

1 : 제1 주MOS-FET(제1 스위칭 소자)

2 :제2 주MOS-FET(제2 스위칭 소자)

3 : 직류 전원

4 : 전류 공진용 콘덴서(제1 콘덴서)

5 : 제1 트랜스(트랜스)

5a : 1차 코일

5b : 제1의 2차 코일(2차 코일)

5c : 제2의 2차 코일,

5d : 제1 누설 인덕턴스(제1 누설 인덕턴스 소자)

5e : 제1 여자 인덕턴스

6 : 제2 트랜스(제n의 트랜스)

6a : 1차 코일

6b : 2차 코일

6d : 제2 누설 인덕턴스(제n의 누설 인덕턴스 소자)

6e : 제2 여자 인덕턴스

7 : 전압 의사 공진용 콘덴서

8 : 제1 출력 정류 다이오드

9 : 제1 출력 평활 콘덴서

10 : 제1 정류평활회로

11, 12 : 제1 직류 출력 단자(제1 출력 단자)

13 : 제1 출력전압 검출 회로

14 : 포토 커플러

14a : 발광부

14b : 수광부

15 : 주제어회로

18 : 제2 출력 정류 다이오드

19 : 제2 출력 평활 콘덴서

20 : 제2 정류평활회로(제n의 정류평활회로)

21,22 : 제2 직류 출력 단자(제n의 출력 단자)

23 : 쵸퍼용 MOS-FET

24 : 플라이 휠 다이오드

25 : 필터반응장치

26 : 필터 캐패시티

27 : 강압 쵸퍼 회로

28 : 쵸퍼 제어회로

29 : 발진기

30 : 반전기

31 : 제1 데드 타임 부가 회로

32 : 레벨 변환 회로

33 : 하이 사이드측 버퍼 증폭기

34 : 제2 데드 타임 부가 회로

35 : 로우 사이드측 버퍼 증폭기

36 : 여자용 리액터

41,51 : 출력 제어용 MOS-FET(출력 제어용 스위칭 소자)

42,52 : 출력제어회로

43 : 전압 변동 검출 회로

44 : 반전기

45 : 제2 출력전압 검출 회로

46 : PWM 제어회로

47 : RS 플립플롭

48 : 구동회로

Claims

직류 전원에 대해서 직렬로 접속된 제1 스위칭 소자 및 제2 스위칭 소자와,

상기 제1 스위칭 소자 또는 제2 스위칭 소자와 병렬로 또한 제1 콘덴서에 대해서 직렬로 접속된 제1의 1차 코일을 가진 제1 트랜스와,

상기 제1 트랜스의 2차 코일과 제1 출력 단자의 사이에 접속된 제1 정류평활회로와,

상기 제1 스위칭 소자 또는 제2 스위칭 소자와 병렬로 또한 상기 제1 콘덴서에 대해서 직렬로 접속된 단수 또는 복수의 제n(n은, 2이상의 정수)의 1차 코일을 가진 제n의 트랜스와,

상기 제n의 트랜스의 2차 코일과 제n의 출력 단자의 사이에 접속된 제n의 정류평활회로와,

상기 제1 스위칭 소자 및 제2 스위칭 소자에 각각 구동 신호를 부여하고, 상기 제1 스위칭 소자 및 제2 스위칭 소자를 온·오프 동작시키는 제어회로를 구비한 것을 특징으로 하는 공진형 스위칭 전원 장치.
제 1 항에 있어서, 상기 제1 트랜스의 1차 코일은, 상기 제1 콘덴서 및 상기 제1 트랜스의 1차 코일에 직렬로 접속된 제1 누설 인덕턴스 소자를 구비하고,

상기 제n의 트랜스의 1차 코일은, 상기 제1 콘덴서 및 상기 제n의 트랜스의 1 차 코일에 직렬로 접속된 제n의 누설 인덕턴스 소자를 구비한 공진형 스위칭 전 원 장치.
제 2 항에 있어서, 상기 제n의 누설 인덕턴스 소자의 인덕턴스는, 상기 제1 누설 인덕턴스 소자의 인덕턴스보다 큰 공진형 스위칭 전원 장치.
제 1 항 또는 제 2 항에 있어서, 상기 제n의 트랜스의 2차 코일과 상기 제n의 정류평활회로를 구성하는 평활 콘덴서의 사이에, 각각 출력 제어용 스위칭 소자를 접속하고,

상기 제1 스위칭 소자 또는 제2 스위칭 소자의 스위칭 주파수에 동기하여 상기 출력 제어용 스위칭 소자를 온·오프함으로써, 상기 제n의 정류평활회로를 통해서 상기 제n의 출력 단자로부터 제n의 직류 출력을 추출하는 공진형 스위칭 전원 장치.
제 1 항 또는 제 2 항에 있어서, 상기 제어회로는, 상기 제1 출력 단자의 전압 레벨에 따라 상기 제1 스위칭 소자 및 제2 스위칭 소자의 온·오프를 제어하는 공진형 스위칭 전원 장치.
제 1 항 또는 제 2 항에 있어서, 상기 제어회로는, 상기 직류 전원의 전압 레벨의 변동에 따라 상기 제1 스위칭 소자 및 제2 스위칭 소자의 온·오프를 제어하는 공진형 스위칭 전원 장치.