KR20080006124A - 스탠바이 커런트를 방지하는 데이터 출력 회로 - Google Patents

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Abstract

본 발명은 반도체 장치의 데이터 라인에 발생하는 스탠바이 커런트(Stand by Current)를 방지하기 위한 것으로, 메모리 스트링으로부터 출력되는 데이터를 임시 저장하는 페이지버퍼, 컬럼 먹스 및 구동소자를 통해 외부로 출력하는 데이터 출력회로 있어서, 리드(Read) 동작후의 대기상태에서 상기 구동소자를 통해 흐르는 스탠바이 커런트를 차단하기 위해, 상기 구동소자의 출력에 따라 상기 구동소자의 입력전위를 고전위 레벨로 유지시키기 위한 스위칭 소자를 포함한다.
스탠바이 커런트, 피드백

Description

스탠바이 커런트를 방지하는 데이터 출력 회로{Data output circuit for protecting stand by current}
도 1은 일반적인 플래쉬 메모리의 B/L로부터 IO까지의 데이터 흐름에 따른 개략적인 블록도이다.
도 2는 도1의 일부 상세 회로도이다.
도 3은 본 발명의 실시 예에 따른 스탠바이 커런트 방지 기능을 갖는 데이터 출력 회로도이다.
*도면의 주요 부분의 간단한 설명*
110, 310 : 페이지 버퍼 120, 320 : 컬럼 Mux
130, 330 : IO 제어부
본 발명은 반도체 장치의 데이터 라인에 흐르는 스탠바이 커런트(Stand by current)를 방지할 수 있는 데이터 출력 회로에 관한 것으로, 특히 낮은 전원전압을 사용하는 회로에서 데이터 라인에 발생하는 스탠바이 커런트를 방지할 수 있는 데이터 출력 회로에 관한 것이다.
일반적인 반도체 장치 중 하나인 낸드 플래쉬 메모리(NAND Flash Memory)는 비트 라인(Bit Line; 이하 B/L 이라 함)에 연결된 메모리 스트링과 메모리 스트링의 특정셀의 데이터를 독출하여 임시 저장하는 페이지 버퍼를 포함한다.
도 1은 일반적인 플래쉬 메모리의 B/L로부터 IO까지의 데이터 흐름에 따른 개략적인 블록도이다.
도 1을 참조하면, 플래쉬 메모리는 메모리 스트링(미도시)으로부터 데이터를 독출하여 출력하기 위하여 다수의 페이지 버퍼(110)와, 컬럼 Mux(Column Multiplex)(120) 및 IO 제어부(130)를 포함한다. 이때, 상기 각각의 페이지 버퍼(110)는 한 쌍의 메모리 스트링마다 한 개씩 구성되며, 컬럼 Mux(120)는 다수의 페이지 버퍼(110)들과 연결되어 프로그램, 독출 및 검증을 위한 컬럼을 선택하여 IO 제어부(130)와 연결한다.
메모리 스트링으로부터 독출된 데이터는 각각의 페이지 버퍼(110)에 임시 저장되고, 컬럼 Mux(120)에 의해 연결된 페이지 버퍼(110)의 데이터가 IO 제어부(130)로 전달된다. IO 제어부(130)는 전달받은 데이터를 외부로 출력한다.
상기의 구조를 좀더 상세히 나타낸 것이 도 2이며, 도 2는 상기 도 1의 상세 회로도이다.
도 2를 참조하면, 페이지 버퍼(110)는 전체 페이지 버퍼(110) 중 데이터 출력과 관련된 부분만 일부 발췌하여 도시하였다. 상기 페이지 버퍼(110)는 인버터(IN1~IN3) 및 NMOS 트랜지스터(MN1)를 포함하여 구성되며, 컬럼 Mux(120)는 NMOS 트랜지스터(MN2, MN3)를 포함하여 구성되고, IO 제어부(130)는 NMOS 트랜지스 터(MN4)와, 인버터(IN4)를 포함하여 구성되며 데이터 라인 중 데이터 출력에 관련된 부분을 일부 발췌하여 도시하였다. 또한, 상기 인버터(IN4)는 PMOS 트랜지스터(MP1)와 NMOS 트랜지스터(MN5)를 포함하여 구성된다. 그리고 상기 IO 제어부(130)는 메모리 스트링의 프로그램시 '0'을 저장하도록 하기 위한 NMOS 트랜지스터(MN4)가 포함된다.
상기와 같이 구성되는 페이지 버퍼(110)와, 컬럼 Mux(120) 및 IO 제어부(130)의 동작은 다음과 같다.
우선 상기 페이지 버퍼(110)는 리드(read) 동작에서 메모리 스트링으로부터 전달되는 데이터를 노드(N2)에 래치한다. 메모리 스트링으로부터 전달된 데이터를 출력하기 위해 제어신호(PBDO)가 하이레벨로 설정되면 NMOS 트랜지스터(MN1)가 턴 온 된다. 컬럼 Mux(120)의 선택된 어드레스에 의해 제어신호(YADRV, YBDRV)가 하이레벨이 되어 NMOS 트랜지스터(MN2,MN3)도 턴온 되면, 노드(N2)에 래치된 데이터가 노드(N3)로 전달된다.
상기 노드(N2)가 하이 레벨이면, 노드(N3)도 하이 레벨이 되며, 노드(N5)는 로우 레벨이 된다. 이때, 프로그램된 셀을 독출하는 경우 상기 노드(N3)에 실제적으로 인가되는 전압은 대략 Vcc-Vt가 된다. Vt는 NMOS 트랜지스터(MN1, MN2, MN3)의 문턱전압이다.
한편, 노드(N3)가 Vcc-Vt의 전압이 걸려 있는 상태에서, 리드(Read) 동작이 완료되면, 제어신호(PBDO, YADRV, YBDRV)는 로우 레벨로 변경되고 다음번의 동작 명령이 있을 때까지 대기상태(Stand-by)가 된다. 대기상태에서는 NMOS 트랜지스 터(MN1 내지 MN3)가 턴오프 되어 노드(N3)가 플로팅(floating)이 되더라도, 노드(N3)의 전압은 Vcc-Vt보다 약간 낮은 전압을 유지하게 된다.
이때, 전원전압 Vcc가 낮은 전압, 예를 들어 1.8V라면 노드(N3)에 실제 걸리는 전압은 Vcc-Vt에 의해 1.1~1.2V의 전압이 걸리게 되며, 플로팅으로 인해 전압 강하가 발생되면, 이로 인하여 인버터(IN4)의 PMOS 트랜지스터(MP1)와 NMOS 트랜지스터(MN5)가 동시에 턴온 되는 결과를 가져온다. 이로 인하여 인버터(IN4)에는 전류가 흐르게 되며, 이를 스탠바이 커런트라 칭한다.
상기의 스탠바이 커런트가 발생하면 불필요한 전력소비가 발생할 뿐만 아니라, 데이터 라인의 제품에 따라 스펙 이상의 전류가 발생하여 제품 생산상에 문제가 발생하여 제품의 신뢰성을 저하하는 문제가 발생한다.
따라서 본 발명이 이루고자 하는 기술적 과제는 반도체 장치에서 낮은 전원전압을 사용할 경우 데이터 라인에 발생될 수 있는 스탠바이 커런트를 제거하기 위하여 대기상태에서의 데이터 라인을 확실한 전원전압으로 초기화하는 스탠바이 커런트를 방지하는 데이터 라인 회로를 제공하는데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 스탠바이 커런트를 방지하는 데이터 라인 회로는, 메모리 스트링으로부터 출력되는 데이터를 임시 저장하는 페이지버퍼, 컬럼 먹스 및 구동소자를 통해 외부로 출력하는 데이터 출력회로 있어서, 리드(Read) 동작후의 대기상태에서 상기 구동소자를 통해 흐르는 스탠바이 커런트를 차단하기 위해, 상기 구동소자의 출력에 따라 상기 구동소자의 입력전위를 고전위 레벨로 유지시키기 위한 스위칭 소자를 포함한다.
이때, 상기 스위칭 소자는, 상기 구동소자의 출력에 의해 구동되는 PMOS 트랜지스터인 것을 특징으로 한다.
그리고 상기 PMOS 트랜지스터는 드레인에 고전위 레벨이 연결되고, 소스에 상기 구동소자의 입력단이 연결되는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 실시 예에 따른 스탠바이 커런트를 방지하는 데이터 라인 회로도이다.
도 3을 참조하면, 본 발명의 실시 예에 따른 데이터 라인의 스탠바이 커런트 방지 회로가 적용되는 반도체 장치는 데이터 저장을 위한 메모리 스트링(미도시)의 특정셀에 데이터를 프로그램하거나 특정셀로부터 데이터를 리드(Read) 및 검증하기 위한 다수의 페이지 버퍼(310)와, 컬럼 선택을 위한 컬럼 Mux(320)와, 상기 페이지 버퍼(310)가 리드(Read)한 데이터를 외부로 출력하기 위한 IO 제어부(330) 및 상기 IO 제어부(330)에 발생되는 스탠바이 커런트를 방지하기 위한 PMOS 트랜지스터(MP32)를 포함하여 구성된다.
상기 페이지 버퍼(310)는 전체 페이지 버퍼(310) 중 데이터 출력과 관련된 부분만을 일부 발췌하여 도시하였다. 이러한 페이지 버퍼(310)는 인버터(IN31~IN33)와 NMOS 트랜지스터(MN31)를 포함하여 구성되며, 컬럼 Mux(320)는 NMOS 트랜지스터(MN32, MN33)를 포함하여 구성된다. 그리고 IO 제어부(330)는 NMOS 트랜지스터(MN34)와, 구동소자인 인버터(IN34)를 포함하여 구성되며, 데이터 라인의 데이터 출력 관련 부분만을 일부 발췌하여 도시하였다. 또한, 상기 인버터(IN34)는 PMOS 트랜지스터(MP31)와 NMOS 트랜지스터(MN35)를 포함하여 구성된다.
좀더 자세히 설명하면, 페이지 버퍼(310)의 인버터(IN31)와 인버터(IN32)의 입력단과, 인버터(IN33)의 출력단은 노드(N31)로 연결되고, 인버터(IN32)의 출력단과 인버터(IN33)의 입력단이 서로 연결되어 있다.
그리고 인버터(IN31)의 출력단은 노드(N32)로 연결되어 있으며, 제어신호(PBDO)와 게이트가 연결된 NMOS 트랜지스터(NM31)의 드레인과 노드(N32)가 연결되어 있다.
한편 컬럼 Mux(320)의 NMOS 트랜지스터(MN32)는 게이트가 제어신호(YADRV)와 연결되고, 드레인이 상기 페이지 버퍼(310)의 NMOS 트랜지스터(MN31)의 소스와 연결되어 있다. 그리고 NMOS 트랜지스터(MN32)의 소스가 NMOS 트랜지스터(MN33)의 드레인과 연결되고, NMOS 트랜지스터(MN33)의 게이트는 제어신호(YBDRV)가 연결되고, 소스는 노드(N33)와 연결된다.
그리고 IO 제어부(330)의 NMOS 트랜지스터(NM34)는 노드(N33)와 드레인이 연결되고, 소스에는 접지전압(Vss)이 연결되며 제어신호(DIS)가 게이트에 연결되어 구동된다.
상기 노드(N33)는 노드(N34)를 거쳐서 인버터(IN34)의 입력단과 연결되는데, 인버터(IN34)는 입력신호에 의해 구동되는 PMOS 트랜지스터(MP31)와 NMOS 트랜지스터(MN35)로 구성되며, PMOS 트랜지스터(MP31)의 소스에 Vcc 전압이 입력되고, PMOS 트랜지스터(MP31)의 드레인과 NMOS 트랜지스터(MN35)의 드레인이 연결되고, NMOS 트랜지스터(MN35)의 소스가 접지와 연결된다.
그리고 상기 PMOS 트랜지스터(MP31)의 드레인과 NMOS 트랜지스터(MN35)의 드레인이 연결된 노드를 통해 데이터가 출력되어 노드(N34)와 연결된다.
그리고 상기 노드(N34)와 전원전압(Vcc)사이에 PMOS 트랜지스터(MP32)가 연결되어, 상기 노드(N35)와 게이트를 연결하도록 구성된다.
상기 PMOS 트랜지스터(MP32)가 스탠바이 커런트를 제거하여, 스탠바이(대기)상태에서 노드(N34)를 전원전압으로 초기화하는 동작을 수행한다.
상기의 구성에 따른 스탠바이 커런트 방지 동작을 좀더 자세히 설명하면 다음과 같다.
페이지 버퍼(310)가 메모리 스트링으로 부터의 데이터를 로딩할 때, 메모리 스트링의 특정셀이 프로그램 되어 있지 않은 경우(Erase), 노드(N31)가 하이(High) 레벨이 되고, 노드(N32)는 로우(Low) 레벨이 된다. 그리고 제어신호(PBDO, YADRV, YBDRV)가 하이 레벨로 설정되어 노드(N33)가 상기 노드(N32)의 로우 레벨 값이 전달되어 노드(N33)도 로우 레벨이 된다.
반대로 메모리 스트링의 선택된 셀에 데이터가 프로그램 되어 있는 경우는 같은 동작에 의해 노드(N31)가 로우 레벨이 되고, 노드(N32)와 노드(N33)가 하이 레벨이 되며, 노드(N35)는 인버터(IN34)에 의해 로우 레벨로 천이된다. 이때 상기 노드(N33)의 전압은 Vcc-Vt된다.
이후에 데이터 로딩 동작이 끝나고 제어신호(PBDO, YADRV, YBDRV)가 로우 레벨로 천이되면, 노드(N33)는 플로팅 되며, 노드(N33)의 전압은 플로팅으로 인해 약간 강하하여 Vcc-Vt의 전압보다 낮아지게 된다.
그러나 상기 노드(N35)가 로우 레벨로 천이된 상태에서 PMOS 트랜지스터(MP32)가 턴온 되면서 노드(N34)는 Vcc 전압을 가지게 된다.
따라서 인버터(IN34)는 노드(N33)의 영향을 받지 않고, 노드(N34)의 전압인 Vcc의 영향을 받게 되므로, 인버터(IN34)를 구성하는 PMOS 트랜지스터(MP31)와 NMOS 트랜지스터(MN35)가 동시에 턴온 되어 커런트가 흐르는 스탠바이 커런트가 발생하지 않는다.
일반적으로 스탠바이 커런트가 발생하는 경우는 입력 전압인 Vcc가 낮은 전압인 경우인데, 본 발명의 실시 예와 같은 도 3의 회로에 의하면 예를 들어 Vcc가 1.8V의 낮은 전원전압이라 해도 노드(N34)는 Vcc-Vt에 의하여 1.1~1.2V의 전압이 될 수 으며, 노드(N34)가 플로팅되면 전압이 일정 수준 낮아질 수 있다. 그러나 노드(N34)는 인버터(IN34)의 출력을 피드백 받아 구동하는 PMOS 트랜지스터(MP32)에 의해 Vcc 전압인 1.8V 전압으로 초기화되어 있기 때문에 스탠바이 커런트 현상은 발생하지 않는다.
그리고 노드(N33)가 하이 레벨이 아닌 로우 레벨이 경우를 생각해 보면, 이 때 인버터(IN34)는 하이 레벨을 출력하기 때문에 PMOS 트랜지스터(MP32)가 턴 오프되므로 동작에 영향을 주지 않는 것을 알 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 스탠바이 커런트를 방지하는 데이터 라인 회로는 반도체 장치에서 낮은 전원전압을 사용하고, 스탠바이 상태에서 컬럼 Mux와 연결되는 입력단을 전원전압(Vcc)으로 초기화함으로써, 데이터 라인에 발생하는 스탠바이 커런트 현상을 방지할 수 있다.

Claims (3)

  1. 메모리 스트링으로부터 출력되는 데이터를 임시저장하는 페이지버퍼, 컬럼 먹스 및 구동소자를 통해 외부로 출력하는 데이터 출력회로 있어서,
    리드(Read) 동작후의 대기상태에서 상기 구동소자를 통해 흐르는 스탠바이 커런트를 차단하기 위해, 상기 구동소자의 출력에 따라 상기 구동소자의 입력전위를 고전위 레벨로 유지시키기 위한 스위칭 소자를 포함하는 스탠바이 커런트를 방지하는 데이터 출력 회로.
  2. 제 1항에 있어서,
    상기 스위칭 소자는,
    상기 구동소자의 출력에 의해 구동되는 PMOS 트랜지스터인 것을 특징으로 하는 스탠바이 커런트를 방지하는 데이터 출력 회로.
  3. 제 2항에 있어서,
    상기 PMOS 트랜지스터는 드레인에 고전위 레벨이 연결되고, 소스에 상기 구동소자의 입력단이 연결되는 것을 특징으로 하는 데이터 라인의 스탠바이 커런트를 방지하는 데이터 출력 회로.
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