KR20080001344A - 플래시 메모리 소자의 제조방법 - Google Patents

플래시 메모리 소자의 제조방법 Download PDF

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KR20080001344A
KR20080001344A KR1020060059742A KR20060059742A KR20080001344A KR 20080001344 A KR20080001344 A KR 20080001344A KR 1020060059742 A KR1020060059742 A KR 1020060059742A KR 20060059742 A KR20060059742 A KR 20060059742A KR 20080001344 A KR20080001344 A KR 20080001344A
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박상준
송필근
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주식회사 하이닉스반도체
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Abstract

본 발명은 플래시 메모리 소자의 소거 패일로 인한 수율 저하를 방지할 수 있는 플래시 메모리 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 소자분리막을 통해 서로 전기적으로 분리되는 플로팅 게이트용 제1 폴리실리콘막을 적어도 상기 소자분리막 유효높이의 33% 이내의 두께로 형성하는 단계와, 상기 소자분리막 및 상기 제1 폴리실리콘막 상에 상기 소자분리막 상부에서 서로 일정거리 이격되어 전기적으로 분리된 플로팅 게이트용 제2 폴리실리콘막을 형성하는 단계와, 상기 제2 폴리실리콘막 및 상기 소자분리막 상부의 단차를 따라 유전체막을 증착하는 단계와, 상기 유전체막 상부에 컨트롤 게이트를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조방법을 제공한다.
낸드 플래시, SA-STI, EFH, 플로팅 게이트, 소거 패일

Description

플래시 메모리 소자의 제조방법{METHOD FOR MANUFACTURING OF FLASH MEMORY DEVICE}
도 1a 및 도 1b는 일반적으로 70㎚급 낸드 플래시 메모리 소자에서 적용되고 있는 SA-STI(Self Align Shallow Trench Isolation) 공정을 설명하기 위해 도시한 공정 단면도.
도 2는 도 1a 및 도 1b에 따른 경우 낸드 플래시 메모리 소자의 플로팅 게이트용 제1 및 제2 폴리실리콘막 간에 발생되는 이상 산화를 나타낸 SEM 사진.
도 3은 본 발명의 실시예에 따른 플래시 메모리 소자를 설명하기 위해 도시한 SEM 사진.
도 4a 및 도 4b는 본 발명의 실시예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 공정 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10, 40 : 기판
11, 41 : 터널 산화막
12, 42 : 제1 폴리실리콘막
13, 43 : 패드 질화막
15, 45 : 소자분리막
16, 46 : 제2 폴리실리콘막
17, 47 : 플로팅 게이트
18, 48 : 유전체막
19, 49 : 컨트롤 게이트
본 발명은 반도체 소자 제조기술에 관한 것으로, 특히 낸드(NAND) 플래시(FLASH) 메모리 소자의 소자분리막을 포함한 플로팅 및 컨트롤 게이트 형성방법에 관한 것이다.
도 1a 및 도 1b는 최근 들어 70㎚급 낸드 플래시 메모리 소자에서 각광받고 있는 SA-STI(Self Align Shallow Trench Isolation) 공정을 설명하기 위해 도시한 공정 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 기판(10) 상에 터널 산화막(11), 플로팅 게이트용 제1 폴리실리콘막(12) 및 패드 질화막(13)을 차례로 형성한다. 이후, 패드 질화막(13), 제1 폴리실리콘막(12) 및 터널 산화막(11)의 일부를 식각하여 기판(10)의 일부를 노출시킨다.
이어서, 노출된 기판(10)을 일정 깊이 식각하여 일정 깊이의 트렌치(미도시)를 형성한 후, 트렌치가 매립되도록 소자분리막(15)을 증착한다. 그런 다음, 평탄화공정을 실시하여 트렌치 내에 고립된 소자분리막(15)을 형성한다.
이어서, 도 1b에 도시된 바와 같이, 습식식각공정을 통해 패드 질화막(13, 도 1a 참조)을 제거한 후, 이로 인해 노출된 소자분리막(15) 및 제1 폴리실리콘막(12) 상부에 플로팅 게이트용 제2 폴리실리콘막(16)을 증착한다.
이어서, 소정의 마스크 패턴을 통해 제2 폴리실리콘막(16)의 일부를 식각하여 소자분리막(15) 상에서 서로 일정 거리 이격되어 전기적으로 분리된 플로팅 게이트(17)를 형성한다.
이어서, 플로팅 게이트(17) 및 소자분리막(15) 상부의 단차를 따라 유전체막(18)을 증착한 후, 유전체막(18) 상부에 컨트롤 게이트(19)를 형성한다.
그러나, 이러한 일반적인 SA-STI 공정에 따르면, 도 2에서와 같이 HDP(High Density Plasma) 산화막으로 이루어진 소자분리막(ISO)의 일측 부분에서 제1 폴리실리콘막(1P1) 및 제2 폴리실리콘막(2P1) 간에 이상 산화('O' 부위 참조)가 발생한다. 이러한 이상 산화는 HDP 산화막 내에 존재하는 불안정한 옥시던트(oxidant)들이 후속 유전체막 증착 또는 어닐공정시 열 에너지에 의해 활성화됨에 따라 제1 폴리실리콘막(1P1) 및 제2 폴리실리콘막(2P1) 간의 계면을 산화시키기 때문에 발생한다. 이로 인해 제1 및 제2 폴리실리콘막(1P1, 2P1) 간의 경계면에는 이상산화물이 형성된다. 이러한 이상산화물은 플로팅 게이트 형성을 위한 식각공정시 식각 장벽층으로 작용하여 제1 폴리실리콘막의 식각이 제대로 이루어지지 않아 폴리실리콘 식각 잔류물을 유발하는 원인이 된다. 특히, 소자분리막(ISO)의 상단 양측부의 프로파일(profile)이 네가티브(negative)한 경사(slope)를 갖는 경우에는 더욱 제1 폴리실리콘막의 식각이 제대로 이루어지지 않게 된다. 이러한 폴리실리콘 식각 잔류물은 플래시 메모리 소자에 있어 소거 패일(erase fail)과 같은 동작 특성의 저하를 유발한다.
이외에도, 플래시 메모리 소자의 소거 패일을 발생시키는 원인으로는 소자분리막(15)의 유효높이(EFH, Effective Field oxide Height) 증가가 있다. 하기의 표 1은 이와 같이 EFH가 증가할 수록 소거 패일이 증가하는 것을 보여주는 실험 결과이다. 표 1을 참조하면, EFH가 530Å 이상에서는 소거 패일이 급격히 증가함을 알 수 있다.
EFH ERASE YIELD
400Å 3.1 30.7
420Å 1.4 31.9
470Å 2.9 48.7
500Å 2.0 50.8
530Å 4.0 60.2
600Å 26.3 35.1
650Å 17.0 40.3
결국, 이러한 소거 패일의 발생은 플래시 메모리 소자의 수율(yield)을 저하(drop)시키게 된다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, 플래시 메모리 소자의 소거 패일로 인한 수율 저하를 방지할 수 있는 플래시 메모리 소 자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 소자분리막을 통해 서로 전기적으로 분리되는 플로팅 게이트용 제1 폴리실리콘막을 적어도 상기 소자분리막 유효높이의 33% 이내의 두께로 형성하는 단계와, 상기 소자분리막 및 상기 제1 폴리실리콘막 상에 상기 소자분리막 상부에서 서로 일정거리 이격되어 전기적으로 분리된 플로팅 게이트용 제2 폴리실리콘막을 형성하는 단계와, 상기 제2 폴리실리콘막 및 상기 소자분리막 상부의 단차를 따라 유전체막을 증착하는 단계와, 상기 유전체막 상부에 컨트롤 게이트를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조방법을 제공한다.
바람직하게는, 상기 제1 폴리실리콘막은 상기 소자분리막 유효높이의 31~33%의 두께로 형성한다.
전술한 바와 같이, 플래시 메모리 소자의 소거 패일을 유발하는 원인으로는 대표적으로 2가지가 있다. 먼저, EFH의 증가가 있고 다음으로는 플로팅 게이트용 제1 및 제2 폴리실리콘막 간의 이상 산화로 인한 식각 잔류물 발생이 있다.
따라서, 본 발명에서는 이러한 EFH의 증가를 억제하기 위하여 소자분리막 형성 후 실시하는 세정공정 시간을 기존보다 증가시켜, 예컨대 140초간 실시함으로써, EFH를 감소시킨다. 또한, 플로팅 게이트용 제1 및 제2 폴리실리콘막 간의 이상 산화를 방지하기 위하여 통상 언도프트(un-doped) 폴리실리콘으로 이루어진 플로팅 게이트용 제1 폴리실리콘막의 두께는 감소-즉, 적어도 EFH의 33% 이내의 두께로 감소-시키고 도프트(doped) 폴리실리콘으로 이루어진 플로팅 게이트용 제2 폴리실리콘막의 두께는 감소된 만큼 증가시켜 전체적인 EFH는 그대로 유지할 수 있도록 한다. 이는, 폴리실리콘의 농도 차이에 따라 산화 속도가 달라지는데, 일반적으로 폴리실리콘의 농도가 낮을수록 산화 속도는 더욱 증가되므로 불순물이 도핑되지 않아 산화 속도가 빠른 제1 폴리실리콘막의 두께는 감소시켜야 하기 때문이다. 따라서, 제1 폴리실리콘막 상부의 산화를 최대한 방지하여 소거 패일을 억제할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 3은 본 발명의 실시예에 따른 플래시 메모리 소자를 설명하기 위해 도시한 SEM 사진이다. 여기서, 도 3의 (a)는 종래 기술에 따른 플래시 메모리 소자의 단면도를 도시하였고, 도 3의 (b)는 본 발명의 실시예에 따른 플래시 메모리 소자 의 단면도를 도시하였다. 이는, 본 발명의 실시예에 따른 플래시 메모리 소자를 기존과 비교 설명하기 위함이다.
도 3을 참조하면, 본 발명의 실시예에 따른 플래시 메모리 소자의 가장 큰 특징은 기존에는 플로팅 게이트용 제1 폴리실리콘막(1'st Poly)을 300Å의 두께로 형성하던 것을 150Å의 두께로 형성하여, 그 형성두께를 감소시킨 것이다. 이는 플로팅 게이트용 제2 폴리실리콘막(2nd Poly)에 비해 상대적으로 산화 속도가 빠른 제1 폴리실리콘막의 두께를 감소시켜 제1 폴리실리콘막(1'st Poly)과 제2 폴리실리콘막(2nd Poly) 간의 이상 산화를 방지하기 위함이다.
참고로, 이러한 이상 산화는 플로팅 게이트 형성 후에 진행되는 유전체막 증착 및 어닐 공정시 발생하게 되는데, 이는 플로팅 게이트용 제1 및 제2 폴리실리콘막(1'st Poly, 2nd Poly) 간의 이상 산화물을 유발하여 플로팅 게이트 형성을 위한 식각공정 후에 식각 잔류물로 작용하게 된다. 이로써, 플래시 메모리 소자의 소거 패일을 증가시켜 수율을 30%까지 저하시키게 된다.
또한, 본 발명의 실시예에 따르면, 제2 폴리실리콘막(2nd Poly)의 두께는 기존보다 증가시킨다. 예컨대, 기존에는 800Å의 두께로 형성하던 것을 본 발명의 실시예에서는 950Å의 두께로 형성한다. 즉, 기존보다 150Å의 두께만큼 증가시켜 제1 폴리실리콘막(1'st Poly)의 감소두께만큼 보상하게 된다. 이로써, 전체적인 플로팅 게이트의 두께는 변함이 없게 된다.
도 3은 본 발명의 실시예 중 일례를 설명한 것으로 본 발명의 실시예는 여기에 한정되지 않는다. 따라서, 이하에서는 도 4a 및 도 4b를 통해 본 발명의 실시예 에 따른 플래시 메모리 소자의 제조방법을 폭넓게 설명하기로 한다.
먼저, 도 4a에 도시된 바와 같이, 기판(40) 상에 터널 산화막(41), 플로팅 게이트용 제1 폴리실리콘막(42, 이하 제1 폴리실리콘막이라 함) 및 패드 질화막(43)을 차례로 형성한다. 이때, 제1 폴리실리콘막(42)은 언도프트 폴리실리콘막으로 기존(H1, 도 1b 참조)보다 감소된 높이(H4) 즉, 적어도 EFH의 33% 이내의 두께로 증착한다. 바람직하게는, EFH의 31~33%의 두께 즉, 130~170Å의 두께로 증착한다. 여기서, EFH는 기판(40) 상부 표면으로부터 소자분리막(45)의 높이를 말하는 것으로, 420~520Å이 바람직하다. 바람직하게는, 제1 폴리실리콘막(42)은 520℃의 온도 조건에서 150Å의 두께로 증착한다. 참고로, 기존의 제1 폴리실리콘막의 두께(H1)는 300Å이었다.
이어서, 패드 질화막(43), 제1 폴리실리콘막(42) 및 터널 산화막(41)의 일부를 식각하여 기판(40)의 일부를 노출시킨다. 이어서, 노출된 기판(40)을 일정 깊이 식각하여 일정 깊이의 트렌치(미도시)를 형성한 후, 트렌치가 매립되도록 소자분리막(45)을 증착한다. 바람직하게는, HDP 산화막을 증착한다. 그런 다음, 평탄화공정, 예컨대 화학기계적연마(CMP, Chemical Mechanical Polishing) 공정을 실시하여 트렌치 내에 고립된 소자분리막(15)을 형성한다.
이어서, 습식식각공정을 통해 패드 질화막(43, 점선표시)을 제거한다. 이후에는 세정공정을 실시하여 제1 폴리실리콘막(42) 상부의 불순물을 제거한다. 이러한 세정공정시에는 BFN 방식을 이용하되 140초간 진행하여 기존보다 소자분리 막(15)의 유효높이, 즉 EFH를 감소시킨다. 이를 통해, EFH의 증가로 인한 플래시 메모리 소자의 소거 패일을 방지할 수 있다. 여기서, BFN 방식이란 황산(H2SO4)과 과수(H2O2)가 4:1의 비율로 혼합된 120℃ 온도의 제1 용액을 이용하는 B세정⇒H2O와 불산이 50:1 비율로 혼합된 제2 용액을 이용하는 F 세정⇒NH4OH, H2O2, H2O가 1:4:20의 비율로 혼합된 25℃ 온도의 제3 용액을 이용하는 N 세정을 순차적으로 진행하는 것을 말한다.
이어서, 도 4b에 도시된 바와 같이, 노출된 소자분리막(45) 및 제1 폴리실리콘막(42) 상부에 플로팅 게이트용 제2 폴리실리콘막(46, 이하 제2 폴리실리콘막이라 함)을 증착한다. 이때, 제2 폴리실리콘막(46)은 기존(H2, 도 1b 참조)보다 증가한 높이(H5)로 증착한다. 예컨대, 800~1100Å의 두께로 증착한다. 바람직하게는, 525℃의 공정 온도에서 950Å의 두께로 증착한다. 참고로, 기존의 제2 폴리실리콘막의 두께(H2)는 800Å이었다. 결국, 도 4a에서와 같이 제1 폴리실리콘막(42)은 150Å 감소하고 제2 폴리실리콘막(46)은 150Å 증가하였으므로, 플로팅 게이트(47)의 전체 두께(H6)는 기존(H3, 도 1b 참조)과 동일하다. 여기서, 제2 폴리실리콘막(46)은 도프트 폴리실리콘막으로 1.8E20 atoms/cc의 농도를 갖는 인(P) 이온을 도핑하여 형성한다.
즉, 본 발명의 실시예에 따르면, 산화 속도가 상대적으로 빠른 제1 폴리실리콘막(42)의 두께는 감소시키고 산화 속도가 느린 제2 폴리실리콘막(46)의 두께는 증가시켜 제1 폴리실리콘막(42)의 산화를 최대한 방지할 수 있다. 따라서, 제1 폴리실리콘막(42)과 제2 폴리실리콘막(46) 간의 이상 산화로 인한 플래시 메모리 소자의 소거 패일을 방지할 수 있다.
이어서, 소정의 마스크 패턴을 통해 제2 폴리실리콘막(46)의 일부를 식각하여 소자분리막(45) 상에서 서로 일정 거리 이격되어 전기적으로 분리된 플로팅 게이트(47)를 형성한다.
이어서, 플로팅 게이트(47) 및 소자분리막(45) 상부의 단차를 따라 유전체막(48)을 증착한 후, 유전체막(48) 상부에 컨트롤 게이트(49)를 형성한다. 여기서, 유전체막(48)은 ONO(Oxide/Nitride/Oxide)막으로 형성하는데, 첫번째 산화막은 830℃의 공정 온도에서 DCS(DiChloroSilane, SiH2Cl2)를 소스로 이용한 HTO(High Temperature Oxide)막을 40~46Å의 두께로 증착하는 것이 바람직하다. 또한, 두번째 질화막은 650℃의 공정 온도에서 43~49Å의 두께로 증착하는 것이 바람직하고, 세번째 산화막은 830℃의 공정 온도에서 DCS(DiChloroSilane, SiH2Cl2)를 소스로 이용한 HTO막을 61~69Å의 두께로 증착하는 것이 바람직하다.
유전체막(48) 형성 후에는 어닐 공정을 실시할 수 있는데, 이는 800℃의 공정 온도에서 진행한다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에 서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 소자분리막의 유효높이(EFH)의 증가를 억제하면서 플로팅 게이트용 제1 및 제2 폴리실리콘막 간의 이상산화를 방지하여 플래시 메모리 소자의 소거 패일(erase fail)을 방지할 수 있다. 이를 통해, 플래시 메모리 소자의 수율(yield) 향상 효과를 기대할 수 있다.

Claims (11)

  1. 소자분리막을 통해 서로 전기적으로 분리되는 플로팅 게이트용 제1 폴리실리콘막을 적어도 상기 소자분리막 유효높이의 33% 이내의 두께로 형성하는 단계;
    상기 소자분리막 및 상기 제1 폴리실리콘막 상에 상기 소자분리막 상부에서 서로 일정거리 이격되어 전기적으로 분리된 플로팅 게이트용 제2 폴리실리콘막을 형성하는 단계;
    상기 제2 폴리실리콘막 및 상기 소자분리막 상부의 단차를 따라 유전체막을 증착하는 단계; 및
    상기 유전체막 상부에 컨트롤 게이트를 형성하는 단계
    를 포함하는 플래시 메모리 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1 폴리실리콘막은 언도프트 폴리실리콘막으로 형성하는 플래시 메모리 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 소자분리막의 유효높이는 420~520Å으로 하는 플래시 메모리 소자의 제 조방법.
  4. 제 3 항에 있어서,
    상기 제1 폴리실리콘막은 130~170Å의 두께로 형성하는 플래시 메모리 소자의 제조방법.
  5. 제 2 항에 있어서,
    상기 제2 폴리실리콘막은 도프트 폴리실리콘막으로 형성하는 플래시 메모리 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 제2 폴리실리콘막은 800~1100Å의 두께로 형성하는 플래시 메모리 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 제2 폴리실리콘막의 도핑 농도는 1.8E20 atoms/cc로 하는 플래시 메모 리 소자의 제조방법.
  8. 제 1 항 내지 제 7 항 중 어느 하나의 항에 있어서,
    상기 소자분리막을 통해 서로 전기적으로 분리되는 제1 폴리실리콘막을 형성하는 단계는,
    기판 상부에 터널 산화막, 상기 제1 폴리실리콘막 및 패드 질화막을 차례로 형성하는 단계;
    상기 패드 질화막, 상기 제1 폴리실리콘막, 상기 터널 산화막 및 상기 기판의 일부를 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 내에 고립된 소자분리막을 형성하는 단계; 및
    습식식각공정을 통해 상기 패드 질화막을 제거하는 단계
    를 포함하여 이루어지는 플래시 메모리 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 패드 질화막을 제거한 후,
    세정공정을 실시하여 상기 제1 폴리실리콘막 상부의 불순물을 제거하는 단계를 더 포함하는 플래시 메모리 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 세정공정은 상기 소자분리막의 유효높이를 충족하기 위해 BFN 방식을 이용하여 140초간 실시하는 플래시 메모리 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 유전체막을 형성한 후 어닐 공정을 실시하는 단계를 더 포함하는 플래시 메모리 소자의 제조방법.
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