KR20070119091A - 이미저를 위한 칼럼-병렬 시그마-델타 아날로그-디지털변환 - Google Patents

이미저를 위한 칼럼-병렬 시그마-델타 아날로그-디지털변환 Download PDF

Info

Publication number
KR20070119091A
KR20070119091A KR1020077026497A KR20077026497A KR20070119091A KR 20070119091 A KR20070119091 A KR 20070119091A KR 1020077026497 A KR1020077026497 A KR 1020077026497A KR 20077026497 A KR20077026497 A KR 20077026497A KR 20070119091 A KR20070119091 A KR 20070119091A
Authority
KR
South Korea
Prior art keywords
current
pixel
circuit
voltage
reset
Prior art date
Application number
KR1020077026497A
Other languages
English (en)
Other versions
KR100961052B1 (ko
Inventor
크리스티안 보에믈러
Original Assignee
마이크론 테크놀로지, 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크 filed Critical 마이크론 테크놀로지, 인크
Publication of KR20070119091A publication Critical patent/KR20070119091A/ko
Application granted granted Critical
Publication of KR100961052B1 publication Critical patent/KR100961052B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M3/324—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/02—Delta modulation, i.e. one-bit differential modulation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/616—Noise processing, e.g. detecting, correcting, reducing or removing noise involving a correlated sampling function, e.g. correlated double sampling [CDS] or triple sampling
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
    • H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
    • H03M3/422—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
    • H03M3/43—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a single bit one
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
    • H03M3/466—Multiplexed conversion systems
    • H03M3/472—Shared, i.e. using a single converter for multiple channels
    • H03M3/474—Shared, i.e. using a single converter for multiple channels using time-division multiplexing

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

이미저를 위한 시그마-델타 조정 검출 회로와 아날로그-디지털 변환기는, 검출되는 리셋 및 픽셀 전압 레벨의 비율에 의존하지 않는다. 상기 검출 회로는 이미저의 다중 칼럼 전역에 걸쳐 공통되는 기준 전압에 기초한 조절 브랜치(273)를 포함한다. 상기 조절 브랜치는, 검출 동작 중에 조정되고, 검출 동작 중에 리셋 및 픽셀 신호 중 하나에 관련되는 전류에 인가되는 조절 전류를 생성하는 가변 저항 스위치드 캐패시터 회로를 포함한다. 상기 검출 회로와 아날로그-디지털 변환기는 리셋 및 픽셀 신호 전압 레벨의 차이에 기초하고, 픽셀 및 리셋 신호 전압에 관련된 노이즈를 실제적으로 완화한 디지털 코드를 생성할 수 있다. 상기 기준 전압은 또한 이미저를 위한 이득 제어로서도 사용될 수 있다.

Description

이미저를 위한 칼럼-병렬 시그마-델타 아날로그-디지털 변환 {COLUMN-PARALLEL SIGMA-DELTA ANALOG-TO-DIGITAL CONVERSION FOR IMAGERS}
본 발명은 촬상 장치 전반에 관한 것으로, 보다 상세하게는 촬상 장치에 사용되는 시그마-델타(sigma-delta) 아날로그-디지털 변환기(analog-to-digital converter)에 관한 것이다.
CMOS 이미저 회로는 초점 면 어레이(focal plane array)의 픽셀 셀(pixel cell)을 포함하며, 각각의 셀은, 기판에 광-생성 전하를 축적하기 위하여, 기판 내에 광센서, 예컨대, 광게이트, 광컨덕터 또는, 광다이오드를 포함한다. 각 픽셀 셀은, 기판 상이나 기판 내에 형성되고, 판독 회로의 부분인 출력 트랜지스터의 게이트에 연결되는 전하 저장 영역을 가진다. 상기 전하 저장 영역은 플로팅(floating) 확산 영역으로서 구성될 수 있다. 일부 이미저 회로에서는, 각 픽셀이, 전하를 광센서로부터 저장 영역으로 전송하기 위한 트랜지스터와 같은 적어도 하나의 전자 소자와, 전하를 전송하기 전 저장 영역을 미리 설정된 충전 레벨로 리셋하기 위한, 또한 일반적으로 트랜지스터인, 하나의 소자를 포함할 수 있다.
CMOS 이미저에서, 픽셀 셀의 능동 요소들은, (1) 포톤에서 전하로의 변환, (2) 화상 전하의 축적, (3) 저장 영역을 알려진 상태로 리셋, (4) 전하 증폭에 수 반하여 전하를 저장 영역으로 전송, (5) 판독을 위한 픽셀의 선택, 및 (6) 픽셀 전하를 나타내는 신호의 출력 및 증폭의 필수 기능을 수행한다. 광전하는 초기 전하 축적 영역으로부터 저장 영역으로 이동할 때 증폭될 수 있다. 저장 영역의 전하는 일반적으로 소스 팔로워(source follower) 출력 트랜지스터에 의해 픽셀 출력 전압으로 변환된다.
상기한 타입의 CMOS 이미저(imager)는, 예컨대, 마이크론 테크놀로지 주식회사(Micron Technology, Inc.)의 미국 특허 제6,140,630호, 미국 특허 제6,376,868호, 미국 특허 제6,310,366호, 미국 특허 제6,326,652호, 미국 특허 제6,204,524호, 및 미국 특허 제 6,333,205호에서 논의되고 있듯이, 공지되어 있으며, 이들은 참조로서 그 전체가 본원에 포함되어 있다.
일반적인 4-트랜지스터(4T) CMOS 이미저 픽셀(10)이 도 1에 도시되어 있다. 상기 픽셀(10)은 광센서(12)(예컨대, 광다이오드, 광게이트 등), 전송 트랜지스터(14), 플로팅 확산 영역(FD), 리셋 트랜지스터(16), 소스 팔로워 트랜지스터(18), 및 로우(row) 선택 트랜지스터(20)를 포함한다. 광센서(12)는, 전송 트랜지스터(14)가 전송 게이트 제어 신호(TX)에 의해 능동화될 때, 전송 트랜지스터(14)에 의해 플로팅 확산 영역(FD)에 연결된다.
리셋 트랜지스터(16)는 플로팅 확산 영역(FD)과 어레이 픽셀 공급 전압(Vaa_pix)의 사이에 연결된다. 리셋 제어 신호(RST)는, 플로팅 확산 영역(FD)을 당업계에 주지되어 있는 바와 같은 어레이 픽셀 공급 전압(Vaa_pix) 레벨로 리셋하는 리셋 트랜지스터(16)를 능동화하는 데 사용된다.
소스 팔로워 트랜지스터(18)는 플로팅 확산 영역(FD)에 연결되는 그의 게이트를 가지며, 어레이 픽셀 공급 전압(Vaa_pix)과 로우 선택 트랜지스터(20)의 사이에 연결된다. 소스 팔로워 트랜지스터(18)는 플로팅 확산 영역(FD)에 저장된 전하를 전기적인 출력 전압 신호(Vout)로 변환한다. 로우 선택 트랜지스터(20)는 소스 팔로워 트랜지스터(18)와 그의 출력 전압 신호(Vout)를 픽셀 어레이의 칼럼 라인(22)에 선택적으로 연결하기 위해 로우 선택 신호(SEL)에 의해 제어될 수 있다.
픽셀(10)로부터 출력되는 신호는, 리셋 신호(Vrst)(플로팅 확산 영역(FD)이 리셋될 때 생성됨)와, 전하가 광센서(12)로부터 플로팅 확산 영역(FD)으로 전송된 후 생성되는 픽셀 출력 신호(Vsig)를 나타내는 아날로그 전압이다. 상기 출력 신호는 추후 처리를 위해 아날로그에서 디지털로 변환되어야 한다. 일반적으로 플로팅 확산 영역(FD)의 낮은 정전 용량으로 인해서, Vrst 상에 kT/C 노이즈가 과도해질 수 있다. 전하를 광센서(12)로부터의 플로팅 확산 영역(FD)로 전송할 때, 이 전하는 이상적으로 노이즈가 없고, 신호(Vrst)로부터 감산되어 신호(Vsig)를 생성한다. 따라서, 픽셀 출력 신호(Vrst, Vsig)는 대개 샘플 앤 홀드(sample and hold) 회로로 송신된 다음, 차동 회로로 송신되어 신호(Vrst-Vsig)를 형성한다. 이 차동 신호는 다음에 아날로그-디지털 변환기(ADC)(도 1에 도시되지 않음)로 송신된다.
도 2a는 시그마-델타 아날로그-디지털 변환기의 부분으로 사용될 수 있는 종래의 시그마-델타 검출 회로(50)를 예시한다. 상기 검출 회로(50)는 샘플 앤 홀드 캐패시터(도시되지 않음)로부터 리셋 신호(Vrst)를 검출하기 위한 제1 브랜치(branch)(51)와, 다른 샘플 앤 홀드 캐패시터(도시되지 않음)로부터 픽셀 신 호(Vsig)를 검출하기 위한 제2 브랜치(61)를 포함한다. 검출 회로(50)는 또한 전류 미러(mirror)(80), 비교기(70), 및 NAND 게이트(72)를 포함한다. 비교기(70)는, 디지털 출력이 위상 클럭(clock)에 동기되는 재생식 래치(regenerative latch) 타입일 수 있다. 평활 캐패시터(도시되지 않음)는, 모든 브랜치(51, 61)를 통해서 본래의 스위칭 전류를 소스 팔로워를 위한 근접-DC 전류로 변환하기 위해, 소스 팔로워 출력에 더해질 수 있다.
제1 브랜치(51)는 3개의 PMOS 트랜지스터(52, 54, 56)와 캐패시터(58)를 포함한다. 제1 PMOS 트랜지스터(52)는 공급 전압(Vaa)과 제2 PMOS 트랜지스터(54)의 소스/드레인 단자 사이에 연결된다. 제1 PMOS 트랜지스터(52)의 게이트는 제1 클럭 신호(/PHI1)에 연결된다. 제2 PMOS 트랜지스터(54)는 제3 PMOS 트랜지스터(56)의 소스/드레인 단자에 연결된 제2 소스/드레인 단자를 갖는다. 제2 PMOS 트랜지스터(54)의 게이트는 제2 클럭 신호(/PHI2)에 연결된다. 캐패시터(58)는, 그라운드 퍼텐셜(ground potential)과, 제1 및 제2 PMOS 트랜지스터(52, 54) 간의 연결부, 사이에 연결된다.
제3 PMOS 트랜지스터(56)의 제2 소스/드레인 단자는 전류 미러(80)의 제1 NMOS 트랜지스터(82)의 소스/드레인 단자에 연결된다. 제3 PMOS 트랜지스터(56)의 게이트는 리셋 신호(Vrst)를 수신하기 위해 연결되고, 제3 PMOS 트랜지스터(56)는 제1 브랜치(51)를 위한 소스 팔로워 트랜지스터로서 동작한다. 제3 PMOS 트랜지스터(56)의 제2 소스/드레인 단자는 또한 비교기(70)의 제1 입력에 연결된다.
동작 시에, 상보성 비중복(complementary non-overlapping) 방식 및 규정 주 파수로, 제1 클럭 신호(/PHI1)가 제1 PMOS 트랜지스터(52)의 게이트에 인가되고, 제2 클럭 신호(/PHI2)가 제2 PMOS 트랜지스터(54)의 게이트에 인가된다. “/PHI1” 및 “/PHI2”라는 명칭은 비중복 클럭 PHI1 및 PHI2의 반전(invert)된 클럭 신호를 각각 의미하도록 사용된다. 따라서, /PHI1 및 /PHI2는 동시에 로우(low)가 될 수 없다. 클럭 신호(/PHI1, /PHI2)는 일반적으로 클럭 발생기 또는 제어 회로에 의해 생성된다. 2개의 PMOS 트랜지스터(52, 54)는 그들 각각의 클럭 신호(/PHI1, /PHI2)의 제어를 받는 스위치로서 동작한다. 제2 PMOS 트랜지스터(54)의 비능동화(즉, /PHI2 하이 설정에 의한 스위치의 개방) 직후의 제1 PMOS 트랜지스터(52)의 능동화(즉, /PHI1 로우 설정에 의한 스위치의 폐쇄)는, 캐패시터(58)를 충전할 것이다. 유사하게, 제2 PMOS 트랜지스터(54)의 능동화(즉, 스위치의 폐쇄) 직전의 제1 PMOS 트랜지스터(52)의 비능동화(즉, 스위치의 개방)는, 캐패시터(58)를 방전할 것이다.
“스위치”(즉, 트랜지스터(52, 54))를 개방 및 폐쇄하기 위해 비중복 상보성 클럭 신호(/PHI1, /PHI2)를 사용하는 것은, 캐패시터(58)로 하여금 저항기(예컨대, 도 2b의 저항기(Ri))를 모의(simulate)하게 한다. 저항기(Ri)의 등가 저항은 1/f·C 와 동등하며, C는 캐패시터(58)의 정전 용량이고 f는 클럭 신호(/PHI1, /PHI2)의 주파수이다. 주파수(f)를 가변시킴으로써, 저항이 원하는 대로 조절될 수 있다. 예를 들어, 주파수(f)가 커지면, 저항이 작아진다. 캐패시터(58)의 저항 변경은 저항“조정”으로 일컬어진다. 제1 브랜치(51)의 저항과 리셋 전 압(Vrst)에 기초한 리셋 전류(IR)는 제1 브랜치(51)를 통해 비교기(70)로 흐른다.
제2 브랜치(61)는 3개의 PMOS 트랜지스터(62, 64, 66)와 캐패시터(68)를 포함한다. 제4 PMOS 트랜지스터(62)는 공급 전압(Vaa)과 제5 PMOS 트랜지스터(64)의 소스/드레인 단자 사이에 연결된다. 제4 PMOS 트랜지스터(62)의 게이트는 제1 클럭 신호(/PHI1)에 연결된다. 제5 PMOS 트랜지스터(64)는 제6 PMOS 트랜지스터(66)의 소스/드레인 단자에 연결된 제2 소스/드레인 단자를 갖는다. 제5 PMOS 트랜지스터(64)의 게이트는 NAND 게이트(72)의 출력에 연결된다. 제2 캐패시터(68)는, 그라운드 퍼텐셜과, 제4 및 제5 PMOS 트랜지스터(62, 64) 간의 연결부, 사이에 연결된다.
제6 PMOS 트랜지스터(66)의 제2 소스/드레인 단자는 전류 미러(80)의 제2 NMOS 트랜지스터(84)의 소스/드레인 단자에 연결된다. 제6 PMOS 트랜지스터(66)의 게이트는 픽셀 신호(Vsig)를 수신하기 위해 연결되고, 제6 PMOS 트랜지스터(66)는 제2 브랜치(61)를 위한 소스 팔로워 트랜지스터로서 동작한다. 제6 PMOS 트랜지스터(66)의 제2 소스/드레인 단자는 또한 비교기(70)의 제2 입력에 연결된다. 비교기(70)의 출력은 NAND 게이트(72)의 제1 입력에 연결된다. 비-반전(non-invert)된 클럭 신호(PHI2)는 NAND 게이트(72)의 제2 입력에 연결된다.
동작 시에, 제1 클럭 신호(PHI1)가 제4 PMOS 트랜지스터(62)의 게이트에 인가된다. 비-반전된 제2 클럭 신호(PHI2)에 의해 필수적으로 클럭화된 NAND 게이트(72)의 출력은 제5 PMOS 트랜지스터(64)의 게이트에 인가된다. 상기한 바와 같 이, 클럭 신호(/PHI1, /PHI2)는 비중복 상보성 신호이다. 2개의 PMOS 트랜지스터(62, 64)는 스위치로서 동작하고, 제4 PMOS 트랜지스터(62)는 제1 클럭 신호(/PHI1)에 의해 제어되고, 제5 PMOS 트랜지스터(64)는 NAND 게이트(72)의 출력(PHI2에 의해 클럭화 된)에 의해 제어된다. 제5 PMOS 트랜지스터(64)의 비능동화(즉, 스위치의 개방) 직후의 제4 PMOS 트랜지스터(62)의 능동화(즉, 스위치의 폐쇄)는, 캐패시터(68)를 충전할 것이다. 유사하게, 제5 PMOS 트랜지스터(64)의 능동화(즉, 스위치의 폐쇄) 직전의 제4 PMOS 트랜지스터(62)의 비능동화(즉, 스위치의 개방)는, 캐패시터(68)를 방전할 것이다.
“스위치”(즉, 트랜지스터(62, 64))를 개방 및 폐쇄하기 위해 비중복 상보성 클럭 신호(/PHI1, /PHI2)를 사용하는 것은, 캐패시터(68)로 하여금, 1/f·C 와 동등한 등가 저항을 가진 저항기(예컨대, 도 2b의 저항기(Rx))를 모의하게 한다. 상기에서, C는 캐패시터(68)의 정전 용량이고 f는 NAND 게이트(72)로부터 출력되는 클럭 신호의 평균 주파수이다. 상기한 바와 같이, 주파수(f)를 가변시킴으로써, 저항이 원하는 대로 조절되거나 조정될 수 있다. 제2 브랜치(61)의 저항과 전압 레벨(Vsig)에 기초한 픽셀 신호 전류(IS)는 제2 브랜치(61)를 통해 비교기(70)로 흐른다.
검출 회로의 동작을 이제 도 2b를 참조하여 보다 상세하게 설명한다. 도 2b는 도 2a의 시그마-델타 검출 회로(50)를 사용하는 종래의 시그마-델타 아날로그-디지털 변환기(100)를 예시한다. 도 2a에 예시된 검출 회로(50)의 부분은 도 2b에 서 그것과 기능적으로 동등한 것으로 대체되었다. 예를 들어, 도 2b에서, 제1 저항기(Ri)는 도 2a에 도시된 제1 스위치드(swithced) 캐패시터(58)와 제1 및 제2 PMOS 트랜지스터(52, 54)를 대체한다. 마찬가지로, 도 2b에서, 가변 저항기로 도시된 제2 저항기(Rx)는, 도 2a에 도시된 제2 스위치드(swithced) 캐패시터(68)와 제4 및 제5 PMOS 트랜지스터(62, 64)를 대체한다. NAND 게이트(72) 또한 도 2b에서는 도시되지 않는다. 아날로그-디지털 변환기(100)는 또한 비교기(70)의 출력에 연결된 카운터(90)를 포함한다.
검출 회로(50)와, 그와 같은 것으로서 아날로그-디지털 컨버터(100)는, 시그마-델타 조정 접근법에 기초하여 동작한다. 원칙적으로, 검출 회로(50)는 리셋 신호 전류(IR)와 픽셀 신호 전류(IS)를 동일화하기 위해 노력한다. 일반적으로 대부분은 리셋 신호 전압(Vrst)이 픽셀 신호 전압(Vsig)보다 더 클 것이므로, 검출 회로(50)는 동일한 전류(IR), 전류(IS)를 유지하기 위해 브랜치(51, 61) 중 하나의 저항 조정을 필요로 한다. 도시된 예에서, 검출 회로(50)는, PMOS 트랜지스터(64)의 게이트의 클럭을 가끔 스킵(skip)함에 의해, 제2 브랜치(61)의 스위치드 캐패시터(68)(도 2a)에 관련된 저항(Rx)을 증가시킬 수 있다. 카운터(90)는, 저항(Rx)이 미리 설정된 클럭 사이클 수 N 이상으로 조절되는 횟수 M을 추적한다. N 클럭 사이클 수는 일반적으로 2n에 동등하고, n은 아날로그-디지털 변환기(100)의 변환 비트 수이다. 저항(Rx)이 변경되는 횟수 M은, 카운터(90)에 의해 사용되어 픽셀에 충돌되는 실제 광에 대응되는 디지털 코드(ADC CODE)를 생성할 수 있다.
검출 회로(50)의 동작은 하기의 전류 방정식으로 표현될 수 있다.
(1) (Vaa - Vsig - Vtp66) / Rx = (Vaa - Vrst - Vtp56) / Ri,
여기서, Vtp66은 제6 PMOS 트랜지스터(66)의 임계 전압이고, Vtp56은 제3 PMOS 트랜지스터(56)의 임계 전압이다. 이 방정식은 다음의 방정식이 된다.
(2) (Vaa - Vsig - Vtp66) = (Vaa - Vrst - Vtp56) · Rx/Ri
저항(Rx)에 대한 저항(Ri)의 비율은, 미리 설정된 N 클럭 사이클 수 이상으로 조절되는 저항(Rx)의 M 배수에 반비례한다. 그럼으로써, 방정식 (2)는 다음의 방정식이 된다.
(3) Ri/Rx = M/N = (Vaa - Vrst - Vtp56) / (Vaa - Vsig - Vtp66)
비록 시그마-델타 검출 회로(50)와 시그마-델타 아날로그-디지털 변환기(100)가 효과적으로 동작하여 픽셀에 충돌하는 광을 나타내는 디지털 코드(ADC CODE)를 생성하더라도, 그들은 그들의 결점을 가진다. 예를 들어, 상기 방정식들에 도시된 바와 같이, 출력 코드(ADC CODE)는 필수적으로 전압(Vsig)와 전압(Vrst)의 비율에 기초한다. 이들 전압은, 그러나, 판독 및/또는 샘플 앤 홀드 동작 중에 신호(Vrst, Vsing)에 저장되는 노이즈에 의해 악영향을 받을 수 있다. 이 노이즈는, 따라서, 검출 회로(50)(및 아날로그-디지털 변환기(100))의 동작에 원하지 않는 결과를 야기하는 요소를 준다.
따라서, 보다 정확한 결과를 획득하기 위해, 시그마-델타 조정 검출 회로(50)와 아날로그-디지털 변환기(100)에서 노이즈를 완화하는 것이 이상적이다. 시그마-델타 조정 검출 회로(50)와 아날로그-디지털 변환기(100) 간의 이득 조절을 구현하는 것 또한 이상적이다.
본 발명은, 검출되는 리셋 및 픽셀 신호 전압에 관련된 노이즈의 영향을 실제적으로 완화하는 시그마-델타 조정 검출 회로와 아날로그-디지털 변환기를 제공한다.
본 발명은 또한 검출 회로와 아날로그-디지털 변환기를 결합한 이미저를 위한 이득 제어를 포함하는 시그마-델타 조정 검출 회로와 아날로그-디지털 변환기를 제공한다.
상기 및 다른 특징과 장점은, 검출되는 리셋 및 픽셀 전압 레벨의 비율에 의존하지 않는 시그마-델타 조정 검출 회로와 아날로그-디지털 변환기를 가진 이미저를 제공함에 의해, 본 발명의 여러 모범적인 실시예들로부터 획득된다. 상기 검출 회로는 이미저의 다중 칼럼 전역에 걸쳐 공통인 기준 전압에 기초하는 조절(regulation) 브랜치를 포함한다. 상기 조절 브랜치는, 검출 동작 중에 조정되고, 검출 동작 중에 리셋 및 픽셀 신호 중 하나에 관련되는 전류에 인가되는 조절 전류를 생성하는 가변 저항을 포함한다. 상기 검출 회로와 아날로그-디지털 변환기는, 리셋 및 픽셀 신호 전압 레벨 간의 차이에 기초하고, 픽셀 및 리셋 신호 전압에 관련된 노이즈를 실제적으로 완화한 디지털 코드를 생성할 수 있다. 상기 기준 전압은 또한 이미저를 위한 이득 제어로서도 사용될 수 있다.
본 발명의 상기 및 다른 장점과 특징은 첨부 도면을 참조해서 제공되는 하기 의 모범적인 실시예들의 상세한 설명으로부터 보다 명백해질 것이다.
도 1은 종래 이미저 픽셀 회로의 예시도.
도 2a는 종래 시그마-델타 검출 회로의 예시도.
도 2b는 도 2a의 시그마-델타 검출 회로를 사용하는 종래 시그마-델타 아날로그-디지털 변환기의 예시도.
도 3a는 본 발명의 모범적인 실시예에 따라 구성된 시그마-델타 검출 회로의 예시도.
도 3b는 본 발명의 모범적인 실시예에 따라 구성된 시그마-델타 아날로그-디지털 변환기 회로의 예시도.
도 4는 본 발명의 일 실시예에 따라 구성된 이미저를 도시한 도면.
도 5는 본 발명의 일 실시예에 따라 구성된 이미저를 적어도 하나 결합하는 프로세서 시스템를 도시한 도면.
도 3a는 본 발명의 모범적인 일 실시예에 따라 구성된 시그마-델타 검출 회로(250)의 예시도이다.
상기 검출 회로(250)는 샘플 앤 홀드 캐패시터(도시되지 않음)로부터 리셋 신호(Vrst)를 검출하기 위한 제1 브랜치(251)와, 다른 샘플 앤 홀드 캐패시터(도시되지 않음) 및 조절 브랜치(273)로부터 픽셀 신호(Vsig)를 검출하기 위한 제2 브랜치(261)를 포함한다. 검출 회로(250)는 또한 전류 미러(280), 비교기(270), 및 NAND 게이트(272)를 포함한다. 비교기(270)는, 바람직하게 디지털 출력이 위상 클 럭에 동기되는 재생식 래치 타입 비교기일 수 있다. 평활 캐패시터(도시되지 않음)는 바람직스럽게, 모든 브랜치(251, 261, 273)를 통해서 전류의 전환 성질을 소스 팔로워를 위한 근접-DC 전류로 변환하기 위해, 소스 팔로워 출력에 더해질 수 있다.
제1 브랜치(251)는 3개의 PMOS 트랜지스터(252, 254, 256)과 캐패시터(58)를 포함한다. 제1 PMOS 트랜지스터(252)는 공급 전압(Vaa)와 제2 PMOS 트랜지스터(254)의 소스/드레인 단자 사이에 연결된다. 제1 PMOS 트랜지스터(252)의 게이트는 제1 클럭 신호(/PHI1)에 연결된다. 제2 PMOS 트랜지스터(254)는 제3 PMOS 트랜지스터(256)의 소스/드레인 단자에 연결된 제2 소스/드레인 단자를 갖는다. 제2 PMOS 트랜지스터(254)의 게이트는 제2 클럭 신호(/PHI2)에 연결된다. 캐패시터(258)는 그라운드 퍼텐셜과, 제1 및 제2 PMOS 트랜지스터(252, 254) 간의 연결부, 사이에 연결된다.
제3 PMOS 트랜지스터(256)의 제2 소스/드레인 단자는 전류 미러(280)의 제2 NMOS 트랜지스터(284)의 소스/드레인 단자에 연결된다. 제3 PMOS 트랜지스터(256)의 게이트는 리셋 신호(Vrst)를 수신하기 위해 연결되고, 제3 PMOS 트랜지스터(256)는 제1 브랜치(251)를 위한 소스 팔로워 트랜지스터로서 동작한다. 제3 PMOS 트랜지스터(256)의 제2 소스/드레인 단자는 또한, 비교기(270)의 제1 입력에 연결되는, 노드 A에 연결된다.
동작 시에, 상보성 비중복 방식 및 규정 주파수로, 제1 클럭 신호(/PHI1)가 제1 PMOS 트랜지스터(252)의 게이트에 인가되고, 제2 클럭 신호(/PHI2)가 제2 PMOS 트랜지스터(254)의 게이트에 인가된다. “/PHI1” 및 “/PHI2”라는 명칭은 비중복 클럭 PHI1 및 PHI2의 반전된 클럭 신호를 각각 의미하도록 사용된다. 따라서, /PHI1 및 /PHI2는 동시에 로우(low)가 될 수 없다. 클럭 신호(/PHI1, /PHI2)는 일반적으로 클럭 발생기 또는 제어 회로(예컨대, 도 4의 제어 회로(450))에 의해 생성된다. 2개의 PMOS 트랜지스터(252, 254)는 그들 각각의 클럭 신호(/PHI1, /PHI2)의 제어를 받는 스위치로서 동작한다. 제2 PMOS 트랜지스터(254)의 비능동화(즉, 스위치의 개방) 직후의 제1 PMOS 트랜지스터(252)의 능동화(즉, 스위치의 폐쇄)는, 캐패시터(258)를 충전할 것이다. 유사하게, 제2 PMOS 트랜지스터(254)의 능동화(즉, 스위치의 폐쇄) 직전의 제1 PMOS 트랜지스터(252)의 비능동화(즉, 스위치의 개방)는, 캐패시터(258)를 방전할 것이다.
“스위치”(예컨대, 트랜지스터(252, 254))를 개방 및 폐쇄하기 위해 비중복 상보성 클럭 신호(/PHI1, /PHI2)를 사용하는 것은, 캐패시터(258)로 하여금 저항기(예컨대, 도 3b의 저항기(Ri))를 모의하게 한다. 저항기(Ri)의 등가 저항은 1/f·C 와 동등하며, C는 캐패시터(258)의 정전 용량이고 f는 클럭 신호(/PHI1, /PHI2)의 주파수이다. 주파수(f)를 가변시킴으로써, 저항이 원하는 대로 조절 또는 조정될 수 있다. 제1 브랜치(251)의 저항과 전압 레벨(Vrst)에 기초한 리셋 전류(IR)는 제1 브랜치(251)를 통해 노드 A로 흐른다.
제2 브랜치(261)는 3개의 PMOS 트랜지스터(262, 264, 266)와 캐패시터(268)를 포함한다. 제4 PMOS 트랜지스터(262)는 공급 전압(Vaa)과 제5 PMOS 트랜지스 터(264)의 소스/드레인 단자 사이에 연결된다. 제4 PMOS 트랜지스터(262)의 게이트는 제1 클럭 신호(/PHI1)에 연결된다. 제5 PMOS 트랜지스터(264)는 제6 PMOS 트랜지스터(266)의 소스/드레인 단자에 연결된 제2 소스/드레인 단자를 갖는다. 제5 PMOS 트랜지스터(264)의 게이트는 제2 클럭 신호(/PHI2)에 연결된다. 제2 캐패시터(268)는, 그라운드 퍼텐셜과, 제4 및 제5 PMOS 트랜지스터(262, 264) 간의 연결부, 사이에 연결된다.
제6 PMOS 트랜지스터(266)의 제2 소스/드레인 단자는 전류 미러(280)의 제1 NMOS 트랜지스터(282)의 소스/드레인 단자에 연결된다. 제6 PMOS 트랜지스터(266)의 게이트는 픽셀 신호(Vsig)를 수신하기 위해 연결되고, 제6 PMOS 트랜지스터(266)는 제2 브랜치(261)를 위한 소스 팔로워 트랜지스터로서 동작한다. 제6 PMOS 트랜지스터(266)의 제2 소스/드레인은 또한 비교기(270)의 제2 입력에 연결된다. 비교기(270)의 출력은 NAND 게이트(272)의 제1 입력에 연결된다. 제2 클럭 신호(PHI2)는 NAND 게이트(272)의 제2 입력에 연결된다.
동작 시에, 제1 클럭 신호(/PHI1)가 제4 PMOS 트랜지스터(262)의 게이트에 인가되는 반면, 제2 클럭 신호(/PHI2)가 제5 PMOS 트랜지스터(264)의 게이트에 인가된다. 상기한 바와 같이, 클럭 신호(/PHI1, /PHI2)는 비중복 상보성 신호이다. 2개의 PMOS 트랜지스터(262, 264)는 스위치로서 동작하고, 제4 PMOS 트랜지스터(262)는 제1 클럭 신호(/PHI1)에 의해 제어되고, 제5 PMOS 트랜지스터(264)는 제2 클럭 신호(/PHI2)에 의해 제어된다. 제5 PMOS 트랜지스터(264)의 비능동화(즉, 스위치의 개방) 직후의 제4 PMOS 트랜지스터(262)의 능동화(즉, 스위치의 폐쇄)는, 캐패시터(268)를 충전할 것이다. 유사하게, 제5 PMOS 트랜지스터(264)의 능동화(즉, 스위치의 폐쇄) 직전의 제4 PMOS 트랜지스터(262)의 비능동화(즉, 스위치의 개방)는, 캐패시터(268)를 방전할 것이다.
“스위치”(즉, 트랜지스터(262, 264))를 개방 및 폐쇄하기 위해 비중복 상보성 클럭 신호(/PHI1, /PHI2)를 사용하는 것은, 캐패시터(268)로 하여금, 1/f·C 와 동등한 등가 저항을 가진 저항기(예컨대, 도 3b의 저항기(Rs))를 모의하게 한다. 상기에서, C는 캐패시터(268)의 정전 용량이고 f는 클럭 신호(/PHI1, /PHI2)의 주파수이다. 상기한 바와 같이, 주파수(f)를 가변시킴으로써, 저항이 원하는 대로 조절 또는 조정될 수 있다. 제2 브랜치(261)의 저항과 전압 레벨(Vsig)에 기초한 픽셀 신호 전류(IS)는 제2 브랜치(261)를 통해 비교기(270)로 흐른다.
조절 브랜치(273)는 3개의 PMOS 트랜지스터(274, 275, 276)과 캐패시터(278)를 포함한다. 제7 PMOS 트랜지스터(274)는 공급 전압(Vaa)과 제8 PMOS 트랜지스터(275)의 소스/드레인 단자 사이에 연결된다. 제7 PMOS 트랜지스터(274)의 게이트는 제1 클럭 신호(/PHI1)에 연결된다. 제8 PMOS 트랜지스터(275)는 제9 PMOS 트랜지스터(276)의 소스/드레인 단자에 연결된 제2 소스/드레인 단자를 갖는다. 제8 PMOS 트랜지스터(275)의 게이트는 NAND 게이트(272)의 출력에 연결된다. 제3 캐패시터(278)는, 그라운드 퍼텐셜과, 제7 및 제8 PMOS 트랜지스터(274, 275) 간의 연결부, 사이에 연결된다.
제9 PMOS 트랜지스터(276)의 제2 소스/드레인 단자는 노드 A와 비교기(270) 의 제1 입력에 연결된다. 제9 PMOS 트랜지스터(276)의 게이트는 기준 전압(Vref)를 수신하기 위해 연결된다. 이상적인 실시예에서는, 기준 전압(Vref)이 이미저의 픽셀 어레이의 모든 칼럼에 공통된다. 제9 PMOS 트랜지스터(276)는 조절 브랜치(61)를 위한 소스 팔로워 트랜지스터로서 동작한다.
동작 시에, 제1 클럭 신호(/PHI1)가 제7 PMOS 트랜지스터(274)의 게이트에 인가된다. 비교기(270)의 출력에 따라 PHI2가 로우인 동안, 하이 또는 로우의 펄스인, NAND 게이트(272)의 출력이 제8 PMOS 트랜지스터(275)의 게이트에 인가된다. 2개의 PMOS 트랜지스터(274, 275)는 스위치로서 동작하고, 제7 PMOS 트랜지스터(274)는 제1 클럭 신호(/PHI1)에 의해 제어되고, 제8 PMOS 트랜지스터(275)는 NAND 게이트(272)의 출력(PHI2에 의해 클럭화된)에 의해 제어된다. 제8 PMOS 트랜지스터(275)의 비능동화(즉, 스위치의 개방) 직후의 제7 PMOS 트랜지스터(274)의 능동화(즉, 스위치의 폐쇄)는, 제3 캐패시터(278)를 충전할 것이다. 유사하게, 제8 PMOS 트랜지스터(275)의 능동화(즉, 스위치의 폐쇄) 직전의 제7 PMOS 트랜지스터(274)의 비능동화(즉, 스위치의 개방)는, 제3 캐패시터(278)를 방전할 것이다. 비교기(270)는, 리셋 신호 전류(IR)가 픽셀 신호 전류(IS) 보다 적을 때(하지만, 제2 클럭 신호(/PHI2)가 제8 PMOS 트랜지스터(275)를 능동화할 논리 상태를 가질 때만), NAND 게이트(272)의 출력을 트리거(trigger)한다.
“스위치”(즉, 트랜지스터(274, 275))를 개방 및 폐쇄하기 위해 비중복 상보성 클럭 신호(/PHI1, /PHI2)(및 비교기(270)의 출력)를 사용하는 것은, 캐패시 터(278)로 하여금, 1/f·C 와 동등한 등가 저항을 가진 저항기(예컨대, 도 3b의 저항기(Rx))를 모의하게 한다. 상기에서, C는 캐패시터(278)의 정전 용량이고 f는 클럭 신호(/PHI1, /PHI2)의 주파수이다. 상기한 바와 같이, 주파수(f)를 가변시킴으로써, 저항이 원하는 대로 조절 또는 조정될 수 있다. 조절 브랜치(273)의 저항과 기준 전압(Vref)에 기초한 픽셀 리셋 전류(IA)는 조절 브랜치(273)를 통해, 리셋 전류(IR)와 결합하는 노드 A로 흐른다. 따라서, 하기에 보다 상세하게 기술하는 바와 같이, 조절 브랜치(273)는, 비교기(270) 및 NAND 게이트(272)의 출력과, 기준 전압(Vref)에 기초하여 전류(IA)를 조절함에 의해, 조절 전류(IA)와 전류(IR)의 합이 전류(IS)와 동등해지도록 조절한다.
검출 회로(250)의 동작이 이제 도 3b를 참조하여 보다 상세하게 설명된다. 도 3b는 본 발명의 모범적인 일 실시예에 따라 구성된 도 3a의 시그마-델타 검출 회로(250)를 사용하는 시그마-델타 아날로그-디지털 변환기(300)를 예시한다. 도 3a에 예시된 검출 회로(250)의 부분은 도 3b에서 그것과 기능적으로 동등한 것으로 대체되었다. 예를 들어, 도 3b에서, 제1 저항기(Ri)는, 도 3a에 도시된 제1 스위치드 캐패시터(258)와 제1 및 제2 PMOS 트랜지스터(252, 254)를 대체한다. 마찬가지로, 도 3b에서, 제2 저항기(Rs)는, 도 3a에 도시된 제2 스위치드 캐패시터(268)와 제4 및 제5 PMOS 트랜지스터(262, 264)를 대체한다. 또한, 도 3b에서, 가변 저항기로 도시된 제3 저항기(Rx)는, 도 3a에 도시된 제3 스위치드 캐패시터(278)와 제7 및 제8 PMOS 트랜지스터(274, 275)를 대체한다. NAND 게이트(272) 또한 도 3b 에서는 도시되지 않는다. 예시된 아날로그-디지털 변환기(300)는 또한 비교기(270)의 출력에 연결된 카운터(290)를 포함한다.
검출 회로(250)와, 그와 같은 것으로서 아날로그-디지털 컨버터(300)는 시그마-델타 조정 접근법에 기초하여 동작한다. 원칙적으로, 검출 회로(250)는 리셋 신호 전류(IR)와 조절 전류(IA)의 합과, 픽셀 신호 전류(IS)를 동일화하려고 노력한다. 일반적으로 대부분은, 리셋 신호 전류(IR)가 픽셀 신호 전류(IS)보다 더 적을 것이므로, 검출 회로(250)는 검출 동작 중에 조절 전류(IA)를 리셋 신호 전류(IR)에 더한다.
이는, 조절 브랜치(273)의 저항을 조정함에 의해 달성되고, 그것에 의해 상기 브랜치는 검출 동작의 전 과정에서 적절한 조절 전류(IA)를 생성한다. 카운터(290)는, 저항(Rx)이 미리 설정된 클럭 사이클 수 N 이상으로 조절되는 횟수 M을 추적한다. N 클럭 사이클 수는 일반적으로 2n에 동등하고, n은 아날로그-디지털 변환기(300)의 변환 비트 수이다. 저항(Rx)이 변경되는 횟수 M은, 픽셀 신호 전압(Vsig)과 리셋 신호 전압(Vrst) 간의 차이에 직접 대응된다. 그럼으로써, 저항(Rx)이 변경되는 횟수 M은, 카운터(290)에 의해 사용되어 픽셀에 충돌되는 실제 광에 대응되는 디지털 코드(ADC CODE)를 생성할 것이다.
검출 회로(250)의 동작은 하기의 전류 방정식으로 표현될 수 있다.
(4) (Vaa - Vsig - Vtp266) / Rs = (Vaa - Vrst - Vtp256) / Ri + (Vaa - Vref - Vtp276) / Rx,
여기서, Vtp266은 제6 PMOS 트랜지스터(266)의 임계 전압이고, Vtp256은 제3 PMOS 트랜지스터(256)의 임계 전압이며, Vtp276은 제9 PMOS 트랜지스터(276)의 임계 전압이다. 이상적인 실시예에서는, Rs = Ri 이다. 따라서, 방정식 (4)는 다음의 방정식이 된다.
(5) (Vaa - Vsig - Vtp266) - (Vaa - Vrst - Vtp256) = (Vaa - Vrst - Vtp276) · Ri/Rx
저항(Rx)에 대한 저항(Ri)의 비율은, 저항(Rx)이 미리 설정된 클럭 사이클 수 N 이상으로 조절되는 횟수 M에 반비례한다. 또한, 이상적인 실시예에서는, Vtp266이 Vtp256과 동등한 것으로 가정한다. 그럼으로써, 방정식 (5)는 다음의 방정식이 된다.
(6) Ri/Rx = M/N = (Vrst - Vsig) / (Vaa - Vref - Vtp276)
그럼으로써, 본 발명의 시그마-델타 조정 검출 동작은, 리셋 신호 전압(Vrst)과 픽셀 신호 전압(Vsig) 간의 차이(이들 2 전압의 비율은 아니고)에 기초한다. 따라서, 검출 회로(250)는, “올바른(true)”리셋 신호 전압(Vrst)과 픽셀 신호 전압(Vsig) 간의 감산값을 제공한다. 리셋 신호 전압(Vrst)과 픽셀 신호 전압(Vsig) 간의 차이를 사용한다는 것은, 노이즈가 공제되지 않는 종래의 검출 회로(50)(도 2a)와는 달리, 이들 양 신호에 관련된 노이즈가 공제되어서 아날로그-디지털 변환 처리 내로 반송되지 않음을 의미한다. 추가로, 방정식 (6)의 분모는 기준 전압(Vref)에 기초하고, 리셋 신호 전압(Vrst) 또는 픽셀 신호 전압(Vsig)에는 기초하지 않는다.
처리의 변화가 픽셀 어레이(예컨대, 도 4의 어레이(405))의 칼럼 전역에서 Vtp256과 Vtp266을 달라지게 할 수 있음을 이해해야 한다. 따라서, 이상적인 실시예에서는, 칼럼 바이 칼럼 기반에서 임계 전압(Vtp256, Vtp266)들 간의 어떤 변화도 억제하는 메커니즘이 있을 것이다. 예를 들면, 화상 프로세서(예컨대, 도 4의 화상 프로세서(480)) 또는 여타 처리 유닛은, 캘리브레이션(calibration) 또는 다른 시험 결과에 기초하여 이들 변화에 대해 디지털 조절을 제공하기 위해서, 오프셋 또는 여타 조절값을 보유할 수 있다.
검출 회로(250)의 부가적인 이익은, 기준 전압(Vref)이 이미저 전역에서 픽셀 신호의 휘도를 증가 또는 감소시키는 이득 제어 메커니즘으로서 사용될 수 있다는 것이다. 즉, 기준 전압(Vref) 자체가, 검출 회로(250)를 통해 흐르는 전류량을 제어하기 위해, 제어될 수 있다. 이는 또한 매우 단순한 방식으로 이득을 제어하는 데 사용될 수 있다.
도 4는 본 발명에 따라 구성되는 시그마-델타 아날로그-디지털 변환기(300)를 활용할 수 있는 모범적인 이미저(400)를 예시한다. 이미저(400)는, 도 1에 관하여 상기한 바와 같이 구성된 픽셀을 포함하는 픽셀 어레이(405)를 가지거나, 다른 픽셀 구조를 사용한다. 로우(row) 라인은, 로우 어드레스 디코더(decoder)(420)에 따른 로우 구동부(410)에 의해 선택적으로 능동화된다. 칼럼 구동부(460) 및 칼럼 어드레스 디코더(470)가 또한 이미저(400)에 포함된다. 이미저(400)는, 어드레스 디코더(420, 470)를 제어하는 타이밍 및 제어 회로(450)에 의 해 동작된다. 제어 회로(450)는 또한 로우 및 칼럼 구동 회로(410, 460)를 제어한다.
칼럼 구동부(460)에 관련된 샘플 앤 홀드 회로(461)는, 선택된 픽셀에 대해 픽셀 리셋 신호(Vrst) 및 픽셀 화상 신호(Vsig)를 판독한다. 아날로그-디지털 변환기(300)(ADC)는, 도 3a 및 도 3b에 관해서 상기한 바와 같이, 신호(Vrst) 및 신호(Vsig) 간의 차이에 대응되는 디지털 코드를 출력한다. 아날로그-디지털 변환기(300)는, 디지털화된 픽셀 신호를 디지털 화상을 형성하는 화상 프로세서(480)에 공급한다.
도 5는 본 발명의 촬상 장치(400)(도 4)를 포함하도록 변형된 일반적인 프로세서 시스템, 시스템(500)을 도시한다. 시스템(500)은 화상 센서 장치를 포함할 수 있는 디지털 회로를 가진 시스템의 모범적인 예이다. 제한 없이, 상기 시스템은, 컴퓨터 시스템, 카메라 시스템, 스캐너, 머신 비젼(machine vision), 차량 네비게이션, 비디오 폰, 감시 시스템, 자동 초점 시스템, 천체 추적 시스템, 동작 감지 시스템, 화상 안정화 시스템, 및 데이터 압축 시스템을 포함할 수 있다.
시스템(500), 예를 들어 카메라 시스템은, 일반적으로, 버스(520)를 통해 입출력(I/O) 장치(506)와 통신하는 마이크로프로세서와 같은 중앙 처리 장치(CPU)(502)를 포함한다. 촬상 장치(400)도 또한 버스(520)를 통해 CPU(502)와 통신한다. 프로세서-기반 시스템(500)은 또한 랜덤 액세스 메모리(RAM)(504)를 포함하고, 또한 버스(520)를 통해 CPU(502)와 통신하는, 플래시 메모리와 같은 탈착가능 메모리(removable memory)(514)를 포함할 수 있다. 촬상 장치(400)는, 단일 집적 회로 또는 프로세서와는 다른 칩 상의 메모리 저장부와 함께하거나 함께하지 않는, CPU, 디지털 신호 프로세서 또는, 마이크로프로세서와 같은 프로세서와 결합될 수 있다.
상기한 공정 및 장치들은, 바람직한 방법들과, 사용 및 제조될 수 있는 많은 일반적인 장치들을 예시한다. 상기한 기술 및 도면은, 본 발명의 목적, 특징, 및 장점을 달성하기 위한 실시예들을 예시한다. 그러나, 본 발명을 상기 및 예시한 실시예들로 엄격히 제한하려고 의도한 것은 아니다. 후술하는 청구범위의 사상 및 권리범위에 속한 본 발명의 어떠한 변형도, 현재 예지할 수 없는 것일지라도, 본 발명의 부분으로 생각되어야할 것이다.

Claims (47)

  1. 이미저를 위한 검출 회로로서, 상기 검출 회로는,
    리셋 신호 전압을 입력받아 리셋 전류를 생성하는 제1 회로 브랜치,
    픽셀 신호 전압을 입력받아 픽셀 전류를 생성하는 제2 회로 브랜치, 및
    그 저항의 시그마-델타 조정을 사용하여 기준 전압으로부터 조절 전류를 생성하는 조절 브랜치를 포함하며, 상기 조절 전류는, 상기 리셋 전류가 상기 픽셀 전류와 동등하지 않을 때 상기 리셋 전류에 결합되는 것인, 이미저를 위한 검출 회로.
  2. 청구항 1에 있어서, 상기 저항이 조정되는 횟수는, 상기 픽셀 신호 전압과 상기 리셋 신호 전압 간의 차이에 대응하는 것인, 이미저를 위한 검출 회로.
  3. 청구항 1에 있어서, 상기 조절 브랜치는, 상기 결합된 전류를 상기 픽셀 전류와 비교하는 비교기에 연결되는, 이미저를 위한 검출 회로.
  4. 청구항 1에 있어서, 상기 조절 브랜치 저항은, 스위치드 캐패시터 회로를 포함하는, 이미저를 위한 검출 회로.
  5. 청구항 4에 있어서, 상기 스위치드 캐패시터 회로가,
    노드와 제1 전압 사이에 연결된 캐패시터,
    제2 전압원과 상기 노드 사이에 연결된 제1 스위치, 및
    상기 노드와 제3 전압 사이에 연결된 제2 스위치를 포함하는, 이미저를 위한 검출 회로.
  6. 청구항 5에 있어서,
    상기 제1 스위치는 제1 클럭 신호에 의해 제어되고, 상기 제2 스위치는 제2 클럭 신호에 의해 제어되는, 이미저를 위한 검출 회로.
  7. 청구항 5에 있어서,
    상기 제1 스위치는 제1 클럭 신호에 의해 제어되고, 상기 제2 스위치는 비교 회로의 출력에 의해 제어되는, 이미저를 위한 검출 회로.
  8. 청구항 1에 있어서, 상기 제1 회로 브랜치는, 상기 리셋 신호 전압을 스위치드 캐패시터 저항으로 인가함에 의해 리셋 전류를 생성하는, 이미저를 위한 검출 회로.
  9. 청구항 1에 있어서, 상기 제2 회로 브랜치는, 상기 픽셀 신호 전압을 스위치드 캐패시터 저항으로 인가함에 의해 픽셀 전류를 생성하는, 이미저를 위한 검출 회로.
  10. 청구항 1에 있어서, 상기 기준 전압은, 상기 이미저의 신호 이득을 제어하는 것인, 이미저를 위한 검출 회로.
  11. 이미저를 위한 아날로그-디지털 변환기로서, 상기 아날로그-디지털 변환기는 검출 회로 및 카운터를 포함하고,
    상기 검출 회로는,
    리셋 신호 전압을 입력받아 리셋 전류를 생성하는 제1 회로,
    픽셀 신호 전압을 입력받아 픽셀 전류를 생성하는 제2 회로, 및
    그 저항을 조정함에 의해, 기준 전압으로부터 조절 전류를 생성하고, 상기 조절 전류는, 상기 리셋 전류가 상기 픽셀 전류와 동등하지 않을 때 상기 리셋 전류에 결합되는 조절 회로를 포함하며,
    상기 카운터는, 상기 저항이 조정된 횟수를 계수하고, 상기 픽셀 신호 전압과 상기 리셋 신호 전압 간의 차이에 대응하는 디지털 코드를 출력하는 것인, 이미저를 위한 아날로그-디지털 변환기.
  12. 청구항 11에 있어서, 상기 조절 회로는, 상기 결합된 전류를 상기 픽셀 전류와 비교하는 비교기에 연결되는, 이미저를 위한 아날로그-디지털 변환기.
  13. 청구항 11에 있어서, 상기 조절 회로 저항이, 스위치드 캐패시터 회로를 포 함하는, 이미저를 위한 아날로그-디지털 변환기.
  14. 청구항 13에 있어서, 상기 스위치드 캐패시터 회로가,
    노드와 제1 전압 사이에 연결된 캐패시터,
    제2 전압원과 상기 노드 사이에 연결된 제1 스위치, 및
    상기 노드와 제3 전압 사이에 연결된 제2 스위치를 포함하는, 이미저를 위한 아날로그-디지털 변환기.
  15. 청구항 14에 있어서,
    상기 제1 스위치는 제1 클럭 신호에 의해 제어되고, 상기 제2 스위치는 제2 클럭 신호에 의해 제어되는, 이미저를 위한 아날로그-디지털 변환기.
  16. 청구항 14에 있어서,
    상기 제1 스위치는 제1 클럭 신호에 의해 제어되고, 상기 제2 스위치는 비교 회로의 출력에 의해 제어되는, 이미저를 위한 아날로그-디지털 변환기.
  17. 청구항 11에 있어서, 상기 제1 회로는, 상기 리셋 신호 전압을 스위치드 캐패시터 저항으로 인가함에 의해 리셋 전류를 생성하는, 이미저를 위한 아날로그-디지털 변환기.
  18. 청구항 11에 있어서, 상기 제2 회로는, 상기 픽셀 신호 전압을 스위치드 캐패시터 저항으로 인가함에 의해 픽셀 전류를 생성하는, 이미저를 위한 아날로그-디지털 변환기.
  19. 청구항 11에 있어서, 상기 기준 전압은, 상기 이미저의 신호 이득을 제어하는 것인, 이미저를 위한 아날로그-디지털 변환기.
  20. 이미저로서,
    복수의 픽셀 칼럼을 포함하는 픽셀 어레이,
    상기 어레이의 적어도 하나의 칼럼에 연결되는 샘플 앤 홀드 회로, 및
    상기 샘플 앤 홀드 회로로부터 리셋 및 픽셀 신호 전압을 입력받도록 연결되는 아날로그-디지털 변환기를 포함하고,
    상기 아날로그-디지털 변환기는,
    리셋 전압을 입력받아 리셋 전류를 생성하는 제1 회로,
    픽셀 신호 전압을 입력받아 픽셀 전류를 생성하는 제2 회로,
    그 저항을 조정함에 의해 기준 전압으로부터 조절 전류를 생성하고, 상기 조절 전류는, 상기 리셋 전류가 상기 픽셀 전류와 동등하지 않을 때 상기 리셋 전류에 결합되는 조절 회로, 및
    상기 저항이 조정된 횟수를 계수하고, 상기 픽셀 신호 전압과 상기 리셋 신호 전압 간의 차이에 대응하는 디지털 코드를 출력하는 카운터를 포함하는 이미저.
  21. 청구항 20에 있어서, 상기 조절 회로는, 상기 결합된 전류를 상기 픽셀 전류와 비교하는 비교기에 연결되는, 이미저.
  22. 청구항 20에 있어서, 상기 조절 회로 저항이, 스위치드 캐패시터 회로를 포함하는, 이미저.
  23. 청구항 22에 있어서, 상기 스위치드 캐패시터 회로가,
    노드와 제1 전압 사이에 연결된 캐패시터,
    제2 전압원과 상기 노드 사이에 연결된 제1 스위치, 및
    상기 노드와 제3 전압 사이에 연결된 제2 스위치를 포함하는, 이미저.
  24. 청구항 23에 있어서,
    상기 제1 스위치는 제1 클럭 신호에 의해 제어되고, 상기 제2 스위치는 제2 클럭 신호에 의해 제어되는, 이미저.
  25. 청구항 23에 있어서,
    상기 제1 스위치는 제1 클럭 신호에 의해 제어되고, 상기 제2 스위치는 비교 회로의 출력에 의해 제어되는, 이미저.
  26. 청구항 20에 있어서, 상기 제1 회로는, 상기 리셋 신호 전압을 스위치드 캐패시터 저항으로 인가함에 의해 리셋 전류를 생성하는, 이미저.
  27. 청구항 20에 있어서, 상기 제2 회로는, 상기 픽셀 신호 전압을 스위치드 캐패시터 저항으로 인가함에 의해 픽셀 전류를 생성하는, 이미저.
  28. 청구항 20에 있어서, 상기 기준 전압은, 상기 이미저의 신호 이득을 제어하는 것인, 이미저.
  29. 프로세서 시스템으로서,
    프로세서, 및
    상기 프로세서에 연결된 이미저를 포함하고,
    상기 이미저는, 복수의 픽셀 칼럼을 포함하는 픽셀 어레이, 상기 어레이의 적어도 하나의 칼럼에 연결되는 샘플 앤 홀드 회로, 및 상기 샘플 앤 홀드 회로로부터 리셋 및 픽셀 신호 전압을 입력받도록 연결되는 아날로그-디지털 변환기를 포함하고,
    상기 아날로그-디지털 변환기는,
    리셋 전압을 입력받아 리셋 전류를 생성하는 제1 회로 브랜치,
    픽셀 신호 전압을 입력받아 픽셀 전류를 생성하는 제2 회로 브랜치,
    그 저항을 조정함에 의해 기준 전압으로부터 조절 전류를 생성하고, 상기 조 절 전류는, 상기 리셋 전류가 상기 픽셀 전류보다 적을 때 상기 리셋 전류에 결합되는 조절 브랜치, 및
    상기 저항이 조정된 횟수를 계수하는 카운터를 포함하는 프로세서 시스템.
  30. 청구항 29에 있어서, 상기 카운터는, 상기 픽셀 신호 전압과 상기 리셋 신호 전압 간의 차이에 대응하는 디지털 코드를 생성하는 것인, 프로세서 시스템.
  31. 청구항 29에 있어서, 상기 조절 브랜치는, 상기 결합된 전류를 상기 픽셀 전류와 비교하는 비교기에 연결되는, 프로세서 시스템.
  32. 청구항 29에 있어서, 상기 조절 브랜치 저항이, 스위치드 캐패시터 회로를 포함하는, 프로세서 시스템.
  33. 청구항 32에 있어서, 상기 스위치드 캐패시터 회로가,
    노드와 제1 전압 사이에 연결된 캐패시터,
    제2 전압원과 상기 노드 사이에 연결된 제1 스위치, 및
    상기 노드와 제3 전압 사이에 연결된 제2 스위치를 포함하는, 프로세서 시스템.
  34. 청구항 33에 있어서,
    상기 제1 스위치는 제1 클럭 신호에 의해 제어되고, 상기 제2 스위치는 제2 클럭 신호에 의해 제어되는, 프로세서 시스템.
  35. 청구항 33에 있어서,
    상기 제1 스위치는 제1 클럭 신호에 의해 제어되고, 상기 제2 스위치는 비교 회로의 출력에 의해 제어되는, 프로세서 시스템.
  36. 청구항 29에 있어서, 상기 제1 회로 브랜치는, 상기 리셋 신호 전압을 스위치드 캐패시터 저항으로 인가함에 의해 리셋 전류를 생성하는, 프로세서 시스템.
  37. 청구항 29에 있어서, 상기 제2 회로 브랜치는, 상기 픽셀 신호 전압을 스위치드 캐패시터 저항으로 인가함에 의해 픽셀 전류를 생성하는, 프로세서 시스템.
  38. 청구항 29에 있어서, 상기 기준 전압은, 상기 이미저의 신호 이득을 제어하는 것인, 프로세서 시스템.
  39. 이미저를 동작시키는 방법으로서,
    리셋 신호 전압을 입력받아 제1 저항에 기초한 리셋 전류를 생성하는 단계,
    픽셀 신호 전압을 입력받아 제2 저항에 기초한 픽셀 전류를 생성하는 단계,
    저항 조정에 의해 조절 전류를 생성하고 기준 전압을 조정된 저항으로 인가 하는 단계,
    상기 조절 전류를 상기 리셋 전류에 결합하는 단계, 및
    상기 저항이 조정된 횟수를 계수하는 단계를 포함하는 이미저를 동작시키는 방법.
  40. 청구항 39에 있어서, 상기 저항이 조정된 횟수와 동등한 디지털 코드를 출력하는 단계를 더 포함하는 이미저를 동작시키는 방법.
  41. 청구항 40에 있어서, 상기 디지털 코드는, 상기 픽셀 신호 전압과 상기 리셋 신호 전압 간의 차이에 대응하는 것인, 이미저를 동작시키는 방법.
  42. 청구항 39에 있어서,
    상기 결합된 전류를 상기 픽셀 전류와 비교하는 단계, 및
    상기 결합된 전류가 상기 픽셀 전류와 동등하지 않을 때 상기 저항을 조정해서 새로운 조절 전류를 생성하는 단계를 더 포함하는 이미저를 동작시키는 방법.
  43. 청구항 39에 있어서, 상기 저항을 조정하는 단계가, 캐패시터를 충전 및 방전하는 단계를 포함하는 이미저를 동작시키는 방법.
  44. 청구항 43에 있어서, 상기 캐패시터를 충전 및 방전하는 단계는,
    상기 캐패시터를 제1 클럭 신호에 기초하여 제1 전압에 연결하는 단계, 및
    상기 캐패시터를 제2 클럭 신호에 기초하여 제2 전압에 연결하는 단계를 포함하는 이미저를 동작시키는 방법.
  45. 청구항 43에 있어서, 상기 캐패시터를 충전 및 방전하는 단계는,
    상기 캐패시터를 제1 클럭 신호에 기초하여 제1 전압에 연결하는 단계, 및
    상기 캐패시터를 상기 결합된 전류와 상기 픽셀 전류 간의 비교 결과에 기초하여 제2 전압에 연결하는 단계를 포함하는 이미저를 동작시키는 방법.
  46. 청구항 39에 있어서,
    상기 기준 전압의 조절에 의해 상기 이미저의 신호 이득을 조절하는 단계를 더 포함하는 이미저를 동작시키는 방법.
  47. 청구항 39에 있어서, 상기 결합 단계는, 상기 리셋 전류가 상기 픽셀 전류보다 적을 때 수행되는 것인, 이미저를 동작시키는 방법.
KR1020077026497A 2005-04-15 2006-04-12 이미저를 위한 칼럼-병렬 시그마-델타 아날로그-디지털변환 KR100961052B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/106,465 2005-04-15
US11/106,465 US7483067B2 (en) 2005-04-15 2005-04-15 Column-parallel sigma-delta analog-to-digital conversion for imagers

Publications (2)

Publication Number Publication Date
KR20070119091A true KR20070119091A (ko) 2007-12-18
KR100961052B1 KR100961052B1 (ko) 2010-06-01

Family

ID=36765166

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020077026497A KR100961052B1 (ko) 2005-04-15 2006-04-12 이미저를 위한 칼럼-병렬 시그마-델타 아날로그-디지털변환

Country Status (7)

Country Link
US (1) US7483067B2 (ko)
EP (1) EP1872570B1 (ko)
JP (1) JP4645964B2 (ko)
KR (1) KR100961052B1 (ko)
CN (1) CN101160953B (ko)
TW (1) TWI315134B (ko)
WO (1) WO2006113270A1 (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7242332B1 (en) * 2006-05-04 2007-07-10 Micron Technology, Inc. Column-parallel sigma-delta analog-to-digital conversion with gain and offset control
US7768562B2 (en) * 2006-10-10 2010-08-03 Micron Technology, Inc. Method, apparatus and system providing imager vertical binning and scaling using column parallel sigma-delta digital conversion
KR100830582B1 (ko) * 2006-11-13 2008-05-22 삼성전자주식회사 디지털 더블 샘플링 방법 및 그것을 수행하는 씨모스이미지 센서 그리고 그것을 포함하는 디지털 카메라
US7538702B2 (en) * 2007-06-15 2009-05-26 Micron Technology, Inc. Quantizing circuits with variable parameters
JP4379504B2 (ja) * 2007-08-13 2009-12-09 ソニー株式会社 固体撮像素子、およびカメラシステム
KR101486043B1 (ko) * 2008-05-23 2015-01-26 삼성전자주식회사 시그마-델타 아날로그-디지털 변환기와 이를 포함하는이미지 촬상 장치
EP2161825A1 (de) * 2008-09-04 2010-03-10 ABB Research Ltd. Schaltzelle zur Schaltung von fünf oder mehr Spannungsniveaus
KR101634359B1 (ko) * 2009-09-23 2016-06-28 삼성전자주식회사 클럭 신호의 변화를 통하여 이득을 제어하는 아날로그-디지털 컨버터 및 이를 포함하는 이미지 센서
KR101700371B1 (ko) * 2010-07-02 2017-01-26 삼성전자주식회사 상관 이중 샘플링 회로 및 이를 포함하는 이미지 센서
CN103293813B (zh) * 2013-05-29 2015-07-15 北京京东方光电科技有限公司 像素驱动电路及其驱动方法、阵列基板、显示装置
KR102192627B1 (ko) 2014-04-23 2020-12-17 삼성전자주식회사 재구성형 아날로그-디지털 컨버터 및 이를 포함하는 이미지 센서
KR102469101B1 (ko) * 2015-12-07 2022-11-22 에스케이하이닉스 주식회사 픽셀 전원 노이즈 제거 장치 및 그 방법과, 그를 이용한 씨모스 이미지 센서
WO2017179319A1 (ja) * 2016-04-15 2017-10-19 ソニー株式会社 固体撮像素子、電子機器、および、固体撮像素子の制御方法
US20220224853A1 (en) * 2019-05-10 2022-07-14 Sony Advanced Visual Sensing Ag NMOS Comparator for Image Sensor Pixel
CN113938626B (zh) * 2021-09-30 2023-03-24 中国科学院长春光学精密机械与物理研究所 一种tdi-cmos探测器及应用其的压缩感知成像方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6021172A (en) * 1994-01-28 2000-02-01 California Institute Of Technology Active pixel sensor having intra-pixel charge transfer with analog-to-digital converter
US5565867A (en) * 1995-08-23 1996-10-15 General Electric Company Distributed analog to digital converter with optical links
US5929800A (en) * 1996-08-05 1999-07-27 California Institute Of Technology Charge integration successive approximation analog-to-digital converter for focal plane applications using a single amplifier
US5886659A (en) * 1996-08-21 1999-03-23 California Institute Of Technology On-focal-plane analog-to-digital conversion for current-mode imaging devices
US5964708A (en) * 1997-10-06 1999-10-12 The Regents Of The University Of Michigan Beamformed ultrasonic imager with delta-sigma feedback control
US6166367A (en) * 1998-03-26 2000-12-26 Photobit Corporation Programmable analog arithmetic circuit for imaging sensor
US6081118A (en) * 1998-04-07 2000-06-27 Kaplan; Jerome I. Rapid high-accuracy magnetic resonance imaging
USRE42739E1 (en) 2000-12-19 2011-09-27 Harusaki Technologies, Llc Imager output signal processing
JP3904111B2 (ja) * 2002-06-04 2007-04-11 ソニー株式会社 固体撮像装置及びその信号処理方法
JP4114540B2 (ja) * 2003-05-21 2008-07-09 日産自動車株式会社 イメージセンサー
CN1875544A (zh) * 2003-07-14 2006-12-06 罗切斯特大学 用于象素级模数转换的复用输入分离型增量－累加模数转换器
JP4457613B2 (ja) * 2003-09-04 2010-04-28 ソニー株式会社 固体撮像装置
US7242332B1 (en) * 2006-05-04 2007-07-10 Micron Technology, Inc. Column-parallel sigma-delta analog-to-digital conversion with gain and offset control

Also Published As

Publication number Publication date
TW200711320A (en) 2007-03-16
JP2008538068A (ja) 2008-10-02
WO2006113270A1 (en) 2006-10-26
KR100961052B1 (ko) 2010-06-01
EP1872570B1 (en) 2016-02-03
EP1872570A1 (en) 2008-01-02
CN101160953A (zh) 2008-04-09
US20060232676A1 (en) 2006-10-19
US7483067B2 (en) 2009-01-27
CN101160953B (zh) 2013-03-27
JP4645964B2 (ja) 2011-03-09
TWI315134B (en) 2009-09-21

Similar Documents

Publication Publication Date Title
KR100961052B1 (ko) 이미저를 위한 칼럼-병렬 시그마-델타 아날로그-디지털변환
US7920083B2 (en) Column-parallel sigma-delta analog-to-digital conversion with gain and offset control
US8462243B2 (en) Solid-state image sensing device, method for reading signal of solid-state image sensing device, and image pickup apparatus
US7567280B2 (en) Solid-state imaging device, analogue-digital converting method in solid-state imaging device and imaging apparatus
US7274319B2 (en) Ramp generators for imager analog-to-digital converters
US7456885B2 (en) Per column one-bit ADC for image sensors
US9185316B2 (en) Data sampler, data sampling method, and photo detecting apparatus including data sampler that minimizes the effect of offset
US10447956B2 (en) Analog-to-digital converter circuitry with offset distribution capabilities
US8963759B2 (en) Imaging systems with per-column analog-to-digital converter non-linearity correction capabilities
US10841517B2 (en) Solid-state imaging device and imaging system
JP7258629B2 (ja) 撮像装置、撮像システム、および撮像装置の駆動方法
JP2016201649A (ja) 撮像装置、撮像システム、および撮像装置の駆動方法
CN108337457B (zh) 图像传感器
US10958858B2 (en) Ramp signal generator and image sensor including the same
US20060006915A1 (en) Signal slew rate control for image sensors
KR20170111103A (ko) 픽셀 출력 레벨 제어 장치 및 그를 이용한 씨모스 이미지 센서
KR20210107957A (ko) 이미지 센서 및 이를 포함하는 이미지 장치
US11924570B2 (en) Image sensor
JP2016111376A (ja) 撮像装置、撮像システム、及び撮像装置の駆動方法
US10785426B2 (en) Apparatus and methods for generating high dynamic range images
US6972399B2 (en) Reset voltage generation circuit for CMOS imagers

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130503

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20140502

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20150430

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20160427

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20170504

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20180518

Year of fee payment: 9