CN1875544A

CN1875544A - 用于象素级模数转换的复用输入分离型增量－累加模数转换器

Info

Publication number: CN1875544A
Application number: CNA2004800264663A
Authority: CN
Inventors: M·F·博科; Z·伊恩亚托维克
Original assignee: University of Rochester
Current assignee: University of Rochester
Priority date: 2003-07-14
Filing date: 2004-07-14
Publication date: 2006-12-06
Also published as: US7023369B2; JP2007532025A; WO2005008906A3; US20050073451A1; KR20060033796A; EP1652307A4; EP1652307A2; WO2005008906A2

Abstract

一种图像传感元件，它具有光电晶体管或其他光电检测元件的阵列，并且对光电检测元件的输出执行增量累加模数转换。该增量模数转换器具有划分成象素级与行级结构的组件，其中每一个行级结构都连接到器象素级结构，以便定义一个复用输入分离型增量累加模数转换器。该转换器可以包括积分器，也可以依赖于光电检测元件的积分效应。增量累加模数转换所需要的反馈则可以包括处于各个行级结构或是各个象素级结构的数模转换器。

Description

用于象素级模数转换的复用输入分离型增量-累加模数转换器

相关技术描述

电荷耦合器件(CCD)成像器最初是在20世纪70年代由国防部门开发的，而在专业的天文学家开始使用CCD相机来取代感光胶片以及底片的时候则在他们间迅速得到接受。与感光胶片相比，处于有利地位的CCD相机具有若干个优点：

●CCD相机要比胶片灵敏100倍以上

●CDD图像易于数字化，由此消除了胶片处理过程

●与胶片相比，CCD相机具有大得多的动态范围，由此更易于在单次曝光之中捕捉明暗细节

●与胶片相比，CCD成像器具有更大的空间分辨率，由此它们可以解析更精细的细节

在最近二十年里，CCD是使用最广泛的成像技术。这种技术不断地得到改进，并且在所有可商业化的成像器中，它们的主要优点仍旧是最高的，这其中包括80％的敏感度(或量化效应)、很高的动态范围(5个数量级)以及线性度。然而，CCD成像器的最大缺点在于它们只具有很小的格式和/或很高的价格。此外，CCD传感器还依赖于那些需要专用和高成本的制造工艺的专业制造技术。CCD成像技术的缺陷则包括以下内容：

●专业制造技术所导致的高昂价格

●很高的功率损耗

●无法实现随机象素存取，也就是说，象素必须按顺序读出，由此会使CCD成像器不易于存取某个图像内部的象素子集

●受薄的或互聚的氧化物(inter-poly oxide)覆盖的成像器巨大面积所导致的低合格率，其中所述氧化物很容易遭遇到氧化层击穿现象。

●数据是以模拟电荷包的形式而被从成像器传送的。由于存在损失，因此这其中存在一个用于限定图像传感器实际大小的最大安全移动距离

●相对较低的帧率

在长达30年的时间里，电荷耦合器件始终是用于图像捕捉的主要技术；然而，在20世纪90年代后期，在关键应用中，它们开始为CMOS图像传感器所取代。由于CMOS技术具有有利的功率-速度权衡并且可以实现高等级的集成化，因此，该项技术是作为数字电路设计的主要技术出现的。这样一来，CMOS同样将很多精力集中到各种混合信号设计的实施方式中。因此，在单片机的设计中结合了模拟处理(滤波、方法和A/D转换)以及数字处理，并且该单元机可以采用成本相对较低的工艺制造。CMOS技术还可用于产生廉价和有效的成像器。CMOS成像器的所有参数、例如灵敏度、动态范围以及线性度均次于CCD成像器，但是CMOS成像器也展现了其他优点。例如，CMOS图像传感器可以用标准的制造设备制造，其中该设备将会产生整个半导体芯片的90％，而这将会显著降低其设计和制造成本。除了设计和制造成本较低之外，CMOS成像器还具有下列优点：

●与CCD成像器相比，其功率损耗小了两个数量级。

●在成像器内部可以随机存取所关注的成像区域。在CMOS成像器中，光电检测器以及读出电路都是各个象素的一部分。这样则允许将来自每一个光电检测器的电荷转换成可以随机寻址和读出的电压/电流值。列和行的可寻址性则允许进行所关注窗口的读出(窗口化)。所述窗口化处理在需要图像处理(例如图像压缩、运动检测或目标追踪)的应用中提供了更大的灵活性。

●象素内部放大以及模数转换更快地适应于真率。这个优点在机器视觉以及运动分析应用中是非常重要的。

●象素传送读出的是数字形式的数据，而不是以离线方式模拟放大那些执行驱动的高速信号。

●输出信号不易受到串扰和拾音影响。

●CMOS技术允许在芯片内执行大多数数字信号处理(例如图像压缩、色彩编码、防抖算法、多分辨率成像、运动追踪以及无线传输链路控制)。

对CMOS成像器设计来说，小的象素面积(高空间分辨率)、高动态范围(针对低与高光强度的所具有的同等良好的响应)、高线性度以及高帧率都是它所需要的最重要的特征。近年来，伴随着各种电池供电设备的发展，低功率损耗成为一个非常重要的需求。因此，象素读出电路也显现成为CMOS成像器中的重要设计成分，并且目前已有多种方法得到使用，这些方法主要在单个读出电路所服务的象素数量方面存在差别。而设计范围则涵盖了专用于每一个象素的电路直至用于读出象素区块的电路，其中不同的设计在大小、功率以及性能方面都进行了不同的权衡。

对现今的消费型相机来说，用于这种相机的常规的CMOS图像传感器架构是主动象素传感器(APS)。这种传感器最初是在20世纪80年代开发的，它在每一个象素上安置了一个放大器，但却是在芯片上的别的位置进行模数转换的。更为先进的芯片是数字象素传感器(DPS)，它是通过进行象素级的模数转换来实现低噪声的。Pixim在每一个象素上使用了常规的“奈奎斯特”ADC。Pixim以及SmaL都在每一个象素上使用了奈奎斯特ADC，并且都是通过附加处理以及存储多个图像来提升动态范围的。

以下的四份美国专利涉及的是图像传感器架构，其发明人为William Mandl：

■US 5,248,971，“Method and apparatus for multiplexedover-sampled analog to digital modulation”，1993年9月28日

■US 5,515,046，“Me thod and apparatus for multiplexedover-sampled analog to digital modulation”，1996年5月7日

■US 5,659,315，“Method and apparatus for multiplexedover-sampled analog to digital modulation”，1997年8月19日

■US 6,597,371，“System for digitally driving addressablepixel matrix”，2003年7月22日

然而，在具有外部电容的实施例中为每一个象素都提供了积分器。这样一来，与每一个象素相关联的电路的数量将会增加最大象素尺寸，并且将会降低填充系数。同样，在光电检测元件具有积分效应的实施例中，输入晶体管将会整行复用；由此串扰将会成为一个问题。另外，Mandl的方案还需要非标准的CMOS(介于CCD与CMOS之间的某种事物)。

发明概述

本发明的目的是将小的象素尺寸与高线性度、低功率损耗等方面的优点结合在一起，其中小的象素尺寸是通过在远离象素级的情况下执行模数转换来实现的，而上述优点则是通过在每一个象素上执行模数转换来实现的。为了实现上述及其它目标，本发明在每一行而不是每一个象素上使用了复用输入分离型∑Δ ADC。在一个实施例中，其中在象素级提供了输入晶体管以及外部电容器，同时在行级提供了积分器和量化器。在另一个实施例中，其中光电检测元件具有积分效应，输入晶体管是在象素级提供的，而量化器则是在行级提供的。

在反馈中使用的数模转换器(DAC)可以提供给每一行，也可以提供给每一个象素。每一行中的光敏元件经由行总线连接到∑Δ ADC中使用的积分器和量化器。每一个光敏元件都具有开关，其中所述开关会对列选择(CS)信号做出响应，从而将光敏元件的放大器连接到行总线以及DAC所提供的反馈信号。

本发明使用了复用输入分离型增量累加ADC，其中所述ADC提供了一个较奈圭斯特ADC架构更为改良的动态范围。这个具有象素级ADC的图像传感器既实现了现代的过采样增量累加ADC的优点，也实现了晶体管数量较少的CMOS成像器象素读出电路的设计原理。由于这种架构具有过采样特性，因此，晶体管可以非常小，从而能够实现具有高填充因数的高分辨率。这种设计可以在现代的0.13μ的工艺中实现。其他数字象素传感器则局限于较大的0.25μ工艺。这种设计本身具有很高的线性度以及很低的功率损耗。并且该设计的动态范围本身大于78dB，但是通过在更高的采样率以及更高的耗用功率上运行，所述动态范围也可以更大。

与Mandl专利中的技术相比，这里所要保护的发明具有下列优点。在具有外部电容的实施例中，其中可以在行级而不是象素级提供积分器，由此可以减小最大尺寸并且提升填充因数。在光电检测器具有积分效应的实施例中，输入晶体管是在象素级提供的，由此可以减小串扰。所有实施例都是可以使用CMOS之类的标准技术实现的。

在美国专利6,707,409中可以发现发明人先前在∑Δ ADC方面进行的工作，其中该专利的公开内容由此均作为参考而被引入到本公开之中。

附图简述

本发明的优选实施例是通过参考附图而被详细阐述的，其中：

图1是显示用于使用了单个象素的已知∑Δ ADC设计的示意图，其中该设计使用了外部电容器；

图2是显示本发明第一优选实施例的第一变体的示意图，其中该变体基于图1中的设计并且具有处于行级结构的DAC；

图3是显示本发明第一优选实施例的第二变体的示意图，其中该变体基于图1中的设计并且具有处于象素级结构的DAC；

图4是显示用于单个象素的已知∑Δ ADC设计的示意图，其中该设计使用了具有积分效应的光电二极管；

图5是显示本发明第二优选实施例的第一变体的示意图，其中该变体基于图4中的设计并且具有处于行级结构的DAC；

图6是显示本发明第二优选实施例的第二变体的示意图，其中该变体基于图4中的设计并且具有处于象素级结构的DAC；

图7～9是与图1～3中的示意图相对应的电路图；

图10是显示用于四个光电检测器的已知∑Δ ADC设计的电路图；

图11显示的是在行级与象素级之间图10中组件的分离；

图12是显示第二优选实施例的第一变体的电路图，其中该变体基于图11中的分离；

图13是显示第二优选实施例的第二变体的电路图，其中该变体基于图11中的分离；以及

图14是可以在图13的实施例中使用的DAC的电路图。

优选实施例详述

接下来将参考附图来对本发明的优选实施例进行详细阐述，其中相同的参考数字始终对应的是相同的元件。

每一个优选实施例都使用了两种基本原理中的某一种，在一种原理中，象素积分器结构是用外部电容器实现的，而在另一种原理中则使用了光致电压模式中的光电二极管所具有的积分效应。

接下来将参考已知的一阶象素级∑Δ ADC结构来说明第一种基本原理，其中如图1所示，象素内部(infra-pixel)积分器是用外部电容器实现的。在结构100中，方框102表示的是光敏元件，它包括光电二极管并且有可能包含偏置电路，以便将二极管保持在反向偏置模式。在处于反向偏置模式的时候，二极管端子两端的电压将会保持恒定，电流与光强度则是成比例的。在转换模式中，当∑ΔADC104对输入信号进行转换的时候，该电流将会并入外部电容器。输入FET106和外部电容器108则是以一种与积分器主体110的剩余部分相分离的方式绘制的，这是因为在下文所要描述的推荐结构中，它们将会从积分器主体110中分离开来。积分器110的输出由量化器112进行量化。对表示数模转换器(DAC)114的方框来说，它会创建一个为∑Δ ADC所必需的反馈信号。此外它还会感测数字输出，并且相应地产生一个电流。这个反馈电流会与输入信号电流相整合。最终得到的信号则是由输出复用器116从图像传感器中输出的。

在第一优选实施例中，其中对图1的结构进行了修改，由此只为每一个象素提供了输入FET106以及外部电容器108，此外还有可能提供DAC114，而∑Δ ADC104的剩余部分则与象素分离并被提供给了每一行，以便形成MIS ∑Δ ADC。由此，第一优选实施例具有两种变体，其中一种具有行级DAC，另一种则具有象素级DAC。现在将对第一优选实施例的这两种变体进行描述。

就DAC的放置而言，我们可以将DAC拉到象素位置之外并使之成为一种行共享结构。这将会导致产生常规的一阶MIS ∑Δ ADC结构(具有外部DAC)，其中如图2中的200所示，象素内部积分器使用的是外部电容器。输入FET106以及外部电容器108与光敏元件102一起保留在象素位置202的内部。∑Δ ADC结构的剩余部分则处于行级结构204中。

为了适于复用，在这里添加了三个附加的开关206、208、210。这些开关由列选择信号(CS)驱动，其中该信号会在行内选择预期将要读出的象素。在象素空闲的时候(象素并未得到选择，也就是说，CS为高)，电容器108将会浮动，保存在其极板上的电荷将会保持恒定。此外，输入FET106将会从读出线路(行总线¹，行总线²)上断开。在预期将要读出象素的时候，CS信号将会变低，由此将输入FET106以及电容器108连接到积分器主体。与此同时，DAC114以及光敏元件202将会连接到积分器110的求和节点。根据采样时钟，量化器112将会读取积分器110的输出，并且设置输出数字值。此外，输入FET106以及选择晶体管206、208、210是NMOS晶体管的互补逻辑电路同样是可以实现的。并且在这种情况下，CS信号同样会采用互补逻辑。

在另一个实施例中，DAC可以放置在象素位置。这将会导致产生常规的一阶MIS ∑Δ ADC结构(具有内部DAC)，其中如图3中的300所示，象素内部积分器使用的是外部电容器。图3的结构300不同于图2的结构200，其中在DAC是在象素位置302而不是行级∑Δ ADC结构304中提供的。

图3所示结构的功能与图2所示结构的功能是等价的。此外，在这里同样可以实施输入FET106以及选择晶体管206、208、210是NMOS晶体管的互补逻辑电路。并且在这种情况下，CS信号同样会采用互补逻辑电路。

接下来将对第二优选实施例及其变体进行描述。第二优选实施例与第一优选实施例的不同之处在于使用了光电二极管的积分效应。

图4显示的是一阶象素级∑Δ ADC结构的示意框图，其中该结构使用了处于光致电压模式中的光电二极管所具有的积分效应。方框402表示的是光敏元件，它包括光电二极管并且有可能包括偏置电路，以便将二极管保持在光致电压模式之中。当处于光致电压模式时，光电二极管的端子将会浮动，并且在二极管内部累积的电荷将会与光强度成比例。在转换模式中，当∑Δ ADC对输入信号进行转换时，产生输出的量化器412将会感测到二极管端子电压。输入FET106是以一种与量化器412的主体414的生育部分相分离的方式绘制的，这是因为它在所提出的MIS ∑Δ ADC结构中是独立的。表示数模转换器(DAC)114的方框将会产生∑Δ模数转换所需要的反馈信号。它会感测数字输出，并且相应地产生一个电荷包，其中该电荷包将会保存在二极管中或是从二极管中清除。

就DAC的放置而言，我们可以将DAC拉到象素位置之外并使之成为一种行共享结构。这将会导致产生常规的一阶MIS ∑Δ ADC结构(具有外部DAC)，其中如图5中的500所示，光电二极管将会充当积分器。

在这种设计中，输入FET106连同光敏元件402一起保留在象素位置502内。为了适于复用，在这里添加了两个附加的开关208、210。这些开关由列选择信号(CS)驱动，其中该信号会在行内选择预期将要读出的象素。在象素空闲的时候(象素并未得到选择，也就是说，CS为高电平)，光电二极管将会浮动，其电荷则保持恒定。此外，输入FET将会从读出线路上断开。在预期将要读出象素的时候，CS信号将会变低，由此将输入FET连接到积分器主体。与此同时，DAC将会连接到光电二极管的端子上。根据采样时钟，量化器将会读取二极管端子的电压，并且设置输出数字值。依照输出数字值，DAC会在/从二极管上存储/清除一定数量的电荷。此外，输入FET以及选择晶体管均为NMOS晶体管的互补逻辑电路同样是可以实现的。并且在这种情况下，CS信号同样会采用互补逻辑。

在另一个实施例中，DAC可以处于象素位置。这将会导致产生一阶MIS ∑Δ ADC结构(具有内部DAC)，其中如图6中的600所示，光电二极管将会充当积分器。图6中的结构600与图5中的结构500的不同之处在于：DAC114并不处于某一行的象素之间共享的结构604上，而是处于象素位置602。

图6所示结构的功能与图5所示结构的功能是等价的。此外，输入FET以及选择晶体管均为NMOS晶体管的互补逻辑电路同样是可以实现的。并且在这种情况下，CS信号同样会采用互补逻辑电路。

对本领域技术人员而言，图2、3、5和6中显示的设计是可以预见的，这其中可以使用光电门传感器或是其他光敏元件来取代光电二极管。

在上文中已经公开了各自具有两种变体的两个优选实施例。在下文中，我们将对实施例的特殊实施方式加以说明。这种实施方式是以现有设计为基础的，但是其中以一种下文将要描述的方式将元件从象素级移动到了行共享结构。

图7中的700显示了一种现有设计，这种设计中，∑Δ ADC与每一个象素相关联。无论光电二极管端子两端的恒定电压(Vdd-Vbias2)所导致的定时序列怎样，该二极管总是处于反向偏置模式中。即使是在因为出现了将M4的栅极保持在Vbias2的负反馈而使M2处于“打开”的时候，这种情况也是成立的。根据定时，光电流将会流入积分电容器C1，或者经由M1而被驱赶到偏置节点Vbias2。积分器包括输入差分对M4和M5、有效负载M6和M7、以及为差分对提供恒定电流的M3。电容器C1连接的是积分器的输出以及用于实现积分所需要的负反馈的负输出。量化器/闩锁结构包括晶体管M8、M9、M10、M11以及M12。此外，在这里还会有一个1比特DAC进行操作，由此，在量化器输出为“1”的时候，该DAC会将空的电容器C2连接到积分器的求和节点，其中该节点的电位为Vbias2。在与Vbias2相连的时候，电容器C2将会从电容器C1中清除与Vbias2*C2相等的电荷，由此实现负的∑Δ反馈。在分离处理中，我们必须注意在象素位置包保留一个存储器元件(电容器C1)。同样，为了避免受到外部噪声、增益失配以及串扰的影响，我们进一步提供一种MIS ∑Δ ADC结构，其中在分离过程中，高增益的晶体管M4同样保留在象素内部。此外还必须添加一个与M4串联的附加开关，以便执行列选择。

在图8中显示了一个涉及DAC放置的实现800，其中从象素位置802移除了DAC并且将其移动到了行共享结构804中。

开关M4’是以与放大晶体管M4相串联而添加的，由此能够实现列选择(CS)功能。当CS信号为高时，比如在与MIS ∑Δ结构读取行中的其他象素(保持相位)的情况下，光电二极管将会通过M1反向偏置到某个固定电压。电容器C1浮动，从而允许其电荷为下一个积分阶段保留。二极管内部产生的光电流不对电容器进行充电。当MIS ∑Δ ADC结构应该读取第k个象素时，CS信号将变低。晶体管M4’则将晶体管M4连接到行总线。此外，晶体管M4连同M3、M5、M5’、M6以及M7一起将会创建一种差分的单端运算放大器结构，该结构则连同电容器C1一起构成了积分器。为了对添加选择晶体管M4’所造成的非对称性加以平衡，在这里添加了晶体管M5’。通过开关M2’，该结构会将光电流合并到电容器C1上。在这个阶段中，二极管并没有改变偏置状态。它是以等同于保持阶段的端子电压而被反向偏置的，也就是说，光电二极管是在反向偏置模式中工作的。与此同时，当CS为电时，开关M2会将反馈信号(DAC输出信号)连接到运算放大器的求和节点，由此允许进行EO转换。当积分阶段完成的时候，CS信号将会变为高。如果复位所有象素状态的处理必须同时发生，那么可以在象素位置放置一个可选的开关M19。否则，该复位功能也可以在象素之外实现。在这种情况下，其中必须对每一个象素进行单独寻址，以便复位其状态。

每一个象素中的FET的总数取决于复位功能的实施方式。如果复位功能是在每一个象素内部实现的，那么每一个象素的FET总数是六。否则，FET的数目是五。

为了估计共享结构的工作速度，我们还假设必须以30帧/秒的速度来对每一个象素进行采样。如果采用的是130万象素的设计，那么在每一行中将会有1024个象素。因此，共享结构必须在不到32.55μs以内执行全分辨率转换，其中该时间与30.72kHz的速度是等价的。为了执行10比特的全分辨率，具有单比特内部量化器的一阶∑Δ ADC必须以101倍的速度来对输入信号进行过采样，而这会产生接近3.2MHz的采样速度。在现代的CMOS设计中，这个速度是很容易实现的。

在DAC面积影响较小的情况下，将DAC放置在象素面积外部的其他重要优点还在于可以使用多比特DAC以及量化器。这样将会显著降低相同分辨率的速度，或者在速度保持不变的时候提升分辨率。每一个象素的FET的总数是5，其中有四个(M1、M2、M2’以及M4’)是小面积开关晶体管，另一个(M4)则是放大晶体管，其中该晶体管的尺寸应该足够大，以便适应大开环增益以及低噪声设计。因此，在这种设计中，唯一的填充因数限制元件将会是晶体管M4。

虽然在多个象素之间共享DAC这一事实可以改进总的FPN(固定模式噪声)，但是这种设计有可能存在一个缺陷，那就是反馈信号是模拟而不是数字的，这使得该信号很容易受到外部噪声的影响。这个事实有可能导致在有效分辨率中存在一个上限。因此，我们可以设想一种替换设计，其中如图9所示，DAC是处于象素面积以内的，其中结构900包含了象素级结构902以及行级结构904。这种设计引入了附加的FET(M16、M17以及M18)以及电容器C2，从而消耗了更多硅面积。此外，这其中可能存在的缺陷在于：将分离的DAC与每一个象素相关联可能会增加FPN。虽然有效分辨率可以通过在象素上放置DAC来增加，但是填充因数(面积)以及FPN等方面的支付将会是一个非常高价格。

如图10中的1000所示，附加实施方式基于先前提出的与具有四个相邻象素的群组相关联的∑Δ ADC。该结构围绕在具有光电二极管、4∶1MUX、1比特A/D元件(量化器/闩锁结构)以及用于将反馈提供给方框1002的1比特D/A元件1006的方框1004来组织。该设计基于的是光电二极管在光致电压模式中工作时具有的积分效应。二极管会将输入信号(入射光)与正增益相集合，并且它还会将来子1比特DAC的电荷与负增益相结合，以便实现∑Δ负反馈。1比特量化器/闩锁结构将会感测二极管端子两端的电压，并且将它的值与Vref相比较。虽然电荷-电压特性并不是线性的，但是如先前所述，这并未影响到∑Δ转换。依照该比较，量化器/闩锁将会确定输出数字“1”或“0”。

1比特DAC读取这个数字输出，如果它的值是“1”，那么该DAC将会从光电二极管(积分器)中清除固定数量的电荷。如果数字输出值是“0”，那么DAC不会改变二极管中累积的电荷总量。特别地，这种设计实施的是4∶1的复用器结构，但是一般来说，复用器结构N：1也是可以使用的。在这种设计中，1比特DAC是作为电荷转移设备(与CCD相似)来实现的，但是有经验的设计人员也能够想到其他DAC设计(例如电流源/镜像拓扑结构中的1比特DAC)。特别地，量化器/闩锁结构是结合了借助CK而被时钟定时的再生反馈来实现的，并且它是在亚阈值以内工作的，由此保留了功率并且降低了噪声。同样，很多其他的量化器/闩锁拓扑结构也是可行的。

图10的设计受到中等FPN和高串扰的影响。为了克服这些问题，我们建议将该设计分离成MIS ∑Δ ADC。在图11中从概念上示出了这个中分离的基本思想，其中结构100具有与行级方框1004和1006分裂的象素级方框1002。

在图11所示的分离中，1比特DAC是处于象素位置之外的。而在图12中则显示了具体的实施方式，其中该结构分成了象素级方框1202以及行级方框1204。再次为了校正与初始设计相关联的问题，读出FET M6再一次与∑Δ主体的剩余部分相分离，并且处于象素位置。

与图8所显示的∑Δ ADC相似，在这里同样添加了附加的开关M6’，以便允许列选择(CS)功能。在第k个象素空闲(CS为高)的时候，由入射光索引的电荷将会在二极管的PN结电容上累积。在MIS ∑Δ ADC预期将要读取第k个象素以及在必要时更新二极管上的电荷的时候，CS信号将会变低。由此，开关M6’会将输入晶体管M6连接到MIS ∑Δ ADC的主体。这样一来，M6连同M5、M7、M7’、M9以及M10构成了1比特量化器。外部1比特DAC将会读取量化器的输出，如果输出是逻辑“1”，那么它会从光电二极管(积分器)中消除固定数量的电荷，从而执行负的∑Δ反馈。输出的比特将会保存在外部或芯片内的存储器位置。

从上文中可以清楚了解，光电二极管执行的是积分采样而不是点到点采样。然而，由于∑Δ ADC所固有的过采样特性，sinc失真将会是可忽略的——例如，对大小为64的过采样比值来说，sinc失真功率要比所需要的动态范围小40dB。

重要的RESET(复位)功能可以用两种方式来实现。如果象素大小问题占主导地位，那么RESET开关M1可以作为MIS ∑Δ ADC主体的一部分(图12)而处于象素之外。这样一来，在必须将光电二极管复位到初始状态的时候，每一个象素都必须单独寻址，并且象素是不能同时复位的。如果希望进行同时复位，那么可以将复位开关M1放置在象素位置。

每一个象素的FET总量取决于复位功能的实施方式。如果复位功能是在象素内部实现的，那么每一个象素的FET总量为4。否则，FET的数量为3。通过借助充当积分器的光电二极管以及象素面积之外复位功能来实施MIS ∑Δ ADC，这里描述的设计有可能趋近于APS以及ACS设计中报告的填充因数。我们相信，在迄今为止所报告的所有的象素级∑Δ ADC设计中，这里给出的MIS ∑Δ ADC设计具有最小的象素尺寸。

为了以每秒30帧的速度实现全分辨率，读出电路的工作速度估计将会是小于3.2MHz，而这在现代的CMOS设计中同样是很容易实现的。

同样，将DAC放置在象素面积之外时可能出现的缺点是有效分辨率下降。因此，我们提出了基于图11所示分离的附加设计。在图13中以1300显示了所提出的设计。在这种实施方式中，1比特DAC1306放置于象素面积1302以内而不是行级结构1304内，以便得到了借助一阶∑Δ ADC所能实现的最大有效分辨率。结果，FET的数量将会提升到6。

通过清除冗余的RESET开关M1，FET的数量可以减少到5。取而代之的是，如图14所示，RESET功能可以用DAC结构执行。在这种情况下，当象素将要复位的时候，信号STORE将会与信号CS采用相同的值和定时。在RESET操作过程中，晶体管M17将会充当开关，而不是充当用于将光电二极管连接到Vdd的电荷存储设备。此外，在这种实施方式中，RESET功能并不是同时执行的，与此相反，每一个象素都必须单独寻址。

此外，通过将DAC放置在象素位置，PFN很有可能会因为DAC晶体管的失配而提升。同样，我们会在高的有效分辨率、小的象素以及低FPN之间进行权衡。然而，目前预期的是小的象素以及低FPN显现为更为重要的约束条件，因此，我们偏向于DAC处于象素面积之外的MIS ∑Δ ADC(图12)。

虽然在上文中阐述了优选实施例及其变体，但对考察了本公开的本领域技术人员来说，他们很容易就能了解，在本发明的范围以内也可以实施其他实施例。举例来说，如上所述，不同的光敏元件都是可以使用的。同样，在本发明中，不同的晶体管技术以及制造技术也是可以使用的。因此，本发明应该解释成是仅仅由附加权利要求来进行限定。

Claims

1.一种图像传感系统，包括：

排列在多个行中的多个光敏元件，每一个光敏元件都会响应于入射光而发出电流；

对于多个光敏元件中的每一个，象素级结构包括通过对电流进行放大来产生放大电流的放大元件；

对于多个行中的每一行，行级结构与该行中每一个光敏元件的象素级结构进行通信，用于为来自多个象素级结构中的每一个结构的放大电流执行量化；以及

对于多个行中的每一行，反馈环路从行级结构连接到该行中多个象素结构中的每一个结构的放大元件，以便提供反馈信号；

其中每一个象素结构、相应的行级结构以及相应的反馈环路定义了一个增量累加模数转换器，该转换器具有与行中的象素级结构相对应的复用输入。

2.权利要求1的图像传感系统，其中：

每一个象素级结构还包括与放大元件并联连接的电容器；以及

每一个行级结构包括积分器和量化器，其中该积分器对放大电流进行积分，以便提供积分的放大电流，而量化器则对积的分放大电流进行量化。

3.权利要求2的图像传感系统，其中反馈环路包括用于将行级结构与行中的每一个象素级结构相连的数模转换器总线。

4.权利要求3的图像传感系统，其中反馈环路还包括位于行级结构中并且连接在量化器与数模转换器总线之间的数摸转换器。

5.权利要求4的图像传感器系统，其中象素级结构还包括：

连接在光敏元件与放大元件之间、并且对列选择信号做出响应的第一开关，用于在接通的时候将光敏元件连接到放大元件；

连接在数模转换器总线与放大元件之间、并且对列选择信号做出响应的第二开关，用于在接通的时候将数模转换器总线连接到放大装置；以及

连接在放大元件与行级结构之间、并且对列选择信号做出响应的第三开关，用于在接通的时候将放大元件连接到行级结构。

6.权利要求3的图像传感系统，其中反馈环路还包括处于每个象素级结构之中并且连接在数模转换器总线与放大元件之间的数模转换器。

7.权利要求4的图像传感系统，其中象素级结构还包括：

连接在数模转换器与放大元件之间、并且对列选择信号做出响应的第二开关，用于在接通的时候将数模转换器连接到放大装置；以及

8.权利要求1的图像传感系统，其中每一个光敏元件都会对电流执行积分。

9.权利要求8的图像传感系统，其中反馈环路包含了用于将行级结构与行中的每一个象素级结构相连的数模转换器。

10.权利要求9的图像传感系统，其中反馈环路还包括处于行级结构之中并且连接在量化器与数模转换器总线之间的数模转换器。

11.权利要求10的图像传感系统，其中象素级结构还包括：

连接在数模转换器总线与放大元件之间、并且对列选择信号做出响应的第一开关，用于在接通的时候将数模转换器总线连接到放大元件；以及

连接在放大元件与行级结构之间、并且对列选择信号做出响应的第二开关，用于在接通的时候将放大装置连接到行级结构。

12.权利要求9的图像传感系统，其中反馈环路还包括处于各个象素结构之中并且连接在数模转换器总线与放大元件之间的数模转换器。

13.权利要求12的图像传感系统，其中象素级结构还包括：

连接在数模转换器与放大元件之间、并且对列选择信号做出响应的第一开关，用于在接通的时候将数模转换器连接到放大元件；以及

14.权利要求1的图像传感系统，其中每一个光电检测元件都包括光电二极管。

15.权利要求14的图像传感系统，其中在每一个象素级结构中，放大元件都包含了场效应晶体管。