KR20070116998A - 반도체 장치, 상기 반도체 장치를 가진 디스플레이 장치 및전자 장비 - Google Patents
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Abstract
본 발명은 데이터 라인의 크기가 전력 소비를 감소시키기 위하여 감소된 반도체 장치 및 상기 반도체 장치의 구동 방법을 제공한다. 리셋 기간에서, 리셋 트랜지스터 및 스위치 트랜지스터는 턴온된다. 리셋 기간에서, 리셋 트랜지스터의 전위 입력은 노드 D 범위이고, 선택 트랜지스터는 노드 D의 전위가 선택 트랜지스터의 게이트 전위보다 높게 될 때 턴 오프된다. 따라서, 비록 데이터 라인의 전위가 변화할 때도, 노드 G의 전위는 변화하지 않는다. 데이터 라인의 전위가 드라이버 트랜지스터의 게이트에 직접 기입되지 않기 때문에, 드라이버 트랜지스터의 게이트에 인가될 온/오프 전위 및 데이터 라인의 크기를 독립적으로 설정하는 것은 가능하다.
반도체, 트랜지스터, 전위, 커패시터, 디스플레이 장치
Description
본 발명은 반도체 장치에 관한 것이다. 특히, 본 발명은 발광 소자를 포함하고 반도체 장치를 사용하여 제조되는 액티브 매트릭스 디스플레이의 화소 구조에 관한 것이다. 게다가, 본 발명은 반도체 장치가 설치된 디스플레이 장치, 및 상기 디스플레이 장치에 장착된 전자 장비에 관한 것이다.
여기에 기술된 반도체 장치는 반도체 특성을 사용함으로써 기능할 수 있는 임의의 장치를 가리킨다.
최근에, 주로 TV들, PC 모니터들, 모바일 터미널들 등에 이용되는 얇은 디스플레이들에 대한 요구는 빠르게 증가되었고 추가의 개선이 촉구되었다. 얇은 디스플레이들은 액정 디스플레이 장치(LCD) 및 발광 소자가 장착된 디스플레이 장치를 포함한다. 특히, 발광 소자를 사용하는 액티브 매트릭스 디스플레이는 얇음, 무게의 가벼움, 및 높은 이미지 품질과 같은 종래 LCD의 장점 외에, 고속 응답, 넓은 시야각 등의 특징들에 대한 차세대 디스플레이로서 예상된다.
발광 소자를 사용하는 액티브 매트릭스 디스플레이에서, 도 17A에 도시된 구조는 가장 기본적인 화소 구조로서 제공된다(비특허 문서 1: M. Mizukami, K. Inukai, H. Yamagata, 등, SID '00 Digest, vol. 31, pp. 912-915 참조). 도 17A에서, 각각의 화소는 발광 소자(204)로의 전류 공급을 제어하기 위한 드라이버 트랜지스터(202), 스캔 라인(205)에 의해 드라이버 트랜지스터(202)의 게이트 노드(G)에 데이터 라인(206)의 전위를 취하기 위한 스위치 트랜지스터(201), 및 노드 G의 전위를 홀딩하기 위한 홀딩 커패시터(203)를 가진다.
도 17A에서, 발광 소자(204)는 아날로그 구동 방법 또는 디지털 구동 방법에 의해 구동될 수 있다. 아날로그 구동 방법에서, 아날로그 값은 드라이버 트랜지스터(202)의 게이트 노드(G)에 공급되고 아날로그 값은 연속적으로 가변되어, 그레이스케일을 표현한다. 디지털 구동 방법에서, 디지털 값은 노드 G에 공급되어, 그레이스케일을 표현한다. 그레이스케일의 표현은 발광 기간이 연속하여 변화되는 디지털 시간 그레이스케일 방법에 의해 수행된다. 디지털 구동은, 상기 디지털 구동이 TFT들의 변화에 의해 거의 영향을 받지 않기 때문에, 아날로그 구동과 비교하여 높은 이미지 품질에 관해서는 유리하다.
도 17A의 화소를 구동할 때 전위 관계 및 동작 타이밍의 특정 예는 도 17B에 도시되고 그 동작이 기술된다. 이 시점에서, 발광 소자(204)는 디지털 구동 방법에 의해 구동된다.
도 17A에서, 발광 소자(204)의 카운터 전극의 전위는 GND(이후 0V라 함)로 설정되고, 전류 공급 라인(207)의 전위는 7V로 설정되고, 데이터 라인(206)의 하이(high) 전위는 7V로 설정되고 그 로우(low) 전위는 0V로 설정되고, 스캔 라인(205)의 하이 전위는 10V로 설정되고 로우 전위는 OV로 설정된다.
스캔 라인(205)이 10V의 전위를 가지는 기간에서, 스위치 트랜지스터(201)는 턴온되어, 데이터 라인(206)의 전위는 노드 G에 인가된다. 스캔 라인(205)의 전위가 10V에서 0V로 스위칭되는 순간에 데이터 라인(206)의 전위는 노드 G에서 홀딩된다. 만약 홀딩된 전위가 하이 전위 7V 이면, 드라이버 트랜지스터(202)는 턴오프되고 발광 소자(204)는 비발광 상태에 있다. 만약 홀딩된 전위가 로우 전위 0V이면, 드라이버 트랜지스터(202)는 턴온되고 발광 소자(204)는 발광 상태에 있다. 이때, 드라이버 트랜지스터(202)가 선형 영역에서 동작하기 때문에, Vd들(소스-드레인 전압)은 극히 낮고 약 7V의 전위차는 발광 소자(204)의 반대 전극들 사이에서 생성되어, 전류는 발광 소자(204)에서 흐른다.
여기에 기술된 화소 구조에서, 데이터 라인(206)의 전위는 노드 G에 기입된다. 드라이버 트랜지스터(202)가 노드 G의 전위에 따라 턴온 또는 턴오프되기 때문에, 최소한 데이터 라인(206)의 하이 전위가 전류 공급 라인(207)의 전위와 같거나 크고 디지털 구동의 경우, 로우 전위는 선형 영역에서 드라이버 트랜지스터(202)를 턴온하기 위한 전위인 것이 필수적이다.
선택 펄스들은 스캔 라인 드라이버 회로로부터 스캔 라인(205)의 각각의 행들로 순차적으로 출력되고, 데이터 신호들은 선택 펄스들에 따라 데이터 라인 드라이버 회로로부터 데이터 라인(206)의 각각의 열들로 출력된다.
데이터 라인(206)을 충전/방전하기 위한 데이터 라인 드라이버 회로에서 버퍼 부분의 전력은 드라이버 회로들에서 대부분 전력 소비된다. 전력 소비(P)는 일반적으로 다음 식(1)으로부터 계산되고, 여기서 F는 주파수이고, C는 커패시턴스이고, V는 전압이다.
P = FCV2 (1)
그러므로, 식(1)으로부터 데이터 라인(206)의 크기를 감소시키는 것은 전력 소비를 감소시키는데 효과적인 것이 이해된다.
그러나, 드라이버 트랜지스터들(202) 사이의 온도, 홀딩 기간의 노이즈, 스위치 트랜지스터(201)의 오프 리크(off-leak) 등으로 인한 임계치의 변화 및 임계치의 변동을 고려하여, 데이터 라인(206)의 크기를 감소시키는 것은 쉽지 않다. 게다가, 시간 그레이스케일 방법에서, 하나의 프레임 기간은 발광 기간을 제어하기 위하여 다수의 서브 프레임들로 분할되고; 그러므로, 데이터 라인(206)을 충전/방전하는 횟수들은 증가하고, 추가로 데이터 라인 드라이버 회로의 전력 소비에 영향을 미친다.
상기 문제 측면에서, 본 발명은 데이터 라인의 크기가 드라이버 트랜지스터에서 데이터 라인 전위를 기입하지 않고 전력 소비를 감소시키도록 작게 된 반도체 장치 및 그 구동 방법을 제공한다.
본 발명의 반도체 장치는 발광 소자, 스캔 라인, 데이터 라인, 전류 공급 라인, 노드, 게이트가 노드에 접속되고 소스 및 드레인 중 하나가 전류 공급 라인에 접속되고 다른 하나가 발광 소자의 하나의 전극에 접속되는 제 1 트랜지스터, 데이터 라인 및 스캔 라인의 전위들에 따라 턴온 또는 턴오프되고 노드의 전위를 결정하는 제 2 트랜지스터, 및 데이터 라인의 전위에 의존하지 않고 제 1 트랜지스터를 턴오프하기 위한 전위이도록 노드의 전위를 설정하기 위한 수단을 포함한다.
본 발명의 반도체 장치는 발광 소자, 스캔 라인, 데이터 라인, 전류 공급 라인, 제 1 및 제 2 노드들, 게이트가 제 1 노드에 접속되고 소스 및 드레인 중 하나가 전류 공급 라인에 접속되고 다른 하나가 발광 소자의 하나의 전극에 접속되는 제 1 트랜지스터, 데이터 라인 및 스캔 라인의 전위들에 따라 턴온 또는 턴오프되고 제 2 노드의 전위를 결정하는 제 2 트랜지스터, 데이터 라인의 전위의 변동에 의존하지 않고 제 1 트랜지스터를 턴오프하기 위한 전위이도록 제 2 노드의 전위를 설정하기 위한 수단, 및 제 1 노드 및 제 2 노드 사이의 전기 접속 또는 접속 해제를 제어하기 위한 스위치를 포함한다.
본 발명의 이들 반도체 장치들에서, 전류 공급 라인의 전위는 발광 소자의 다른 전극의 전위 보다 높다. 더욱이, 제 1 트랜지스터는 P 채널 트랜지스터이고 제 2 트랜지스터는 N 채널 트랜지스터이다.
본 발명의 반도체 장치는 소스 및 드레인 중 하나가 전류 공급 라인에 접속되는 제 1 트랜지스터, 하나의 전극이 제 1 트랜지스터의 소스 및 드레인 중 다른 하나에 접속되는 발광 소자, 및 소스 및 드레인 중 하나가 스캔 라인에 접속되는 제 2 트랜지스터를 포함하고, 상기 제 2 트랜지스터의 게이트는 데이터 라인에 접속되고, 제 2 트랜지스터의 소스 및 드레인 중 다른 하나는 제 1 트랜지스터의 게이트에 접속된다.
본 발명의 반도체 장치는 소스 및 드레인 중 하나가 전류 공급 라인에 접속되는 제 1 트랜지스터, 하나의 전극이 제 1 트랜지스터의 소스 및 드레인 중 다른 하나에 접속되는 발광 소자, 소스 및 드레인 중 하나가 제 1 스캔 라인에 접속되는 제 2 트랜지스터, 및 게이트가 제 2 스캔 라인에 접속되는 제 3 트랜지스터를 포함하고, 상기 제 2 트랜지스터의 게이트는 데이터 라인에 접속되고, 제 2 트랜지스터의 소스 및 드레인 중 다른 하나는 제 3 트랜지스터를 통하여 제 1 트랜지스터의 게이트에 접속된다.
본 발명의 반도체 장치는 소스 및 드레인 중 하나가 전류 공급 라인에 접속되는 제 1 트랜지스터, 하나의 전극이 제 1 트랜지스터의 소스 및 드레인 중 다른 하나에 접속되는 발광 소자, 소스 및 드레인 중 하나가 제 1 스캔 라인에 접속되는 제 2 트랜지스터, 게이트와 소스 및 드레인 중 하나가 제 1 스캔 라인에 접속되는 제 3 트랜지스터, 및 게이트가 제 2 스캔 라인에 접속되는 제 4 트랜지스터를 포함하고, 제 2 트랜지스터의 게이트는 데이터 라인에 접속되고, 제 2 트랜지스터의 소스 및 드레인 중 다른 하나는 제 4 트랜지스터를 통하여 제 1 트랜지스터의 게이트에 접속되고, 제 2 트랜지스터의 소스 및 드레인 중 다른 하나는 제 3 트랜지스터의 소스 및 드레인 중 다른 하나에 접속된다.
본 발명의 반도체 장치는 소스 및 드레인 중 하나가 전류 공급 라인에 접속되는 제 1 트랜지스터, 하나의 전극이 제 1 트랜지스터의 소스 및 드레인 중 다른 하나에 접속되는 발광 소자, 소스 및 드레인 중 하나가 제 1 스캔 라인에 접속되는 제 2 트랜지스터, 게이트가 제 1 스캔 라인에 접속되고 소스 및 드레인 중 하나가 와이어에 접속되는 제 3 트랜지스터, 및 게이트가 제 2 스캔 라인에 접속되는 제 4 트랜지스터를 포함하고, 상기 제 2 트랜지스터의 게이트는 데이터 라인에 접속되고, 제 2 트랜지스터의 소스 및 드레인 중 다른 하나는 제 4 트랜지스터를 통하여 제 1 트랜지스터의 게이트에 접속되고, 제 2 트랜지스터의 소스 및 드레인 중 다른 하나는 제 3 트랜지스터의 소스 및 드레인 중 다른 하나에 접속된다. 게다가, 전류 공급 라인은 와이어로서 사용될 수 있다.
본 발명의 제 3 트랜지스터는 하나의 전극이 제 1 스캔 라인에 접속되고 다른 전극이 제 2 트랜지스터의 소스 또는 드레인에 접속되는 다이오드일 수 있다.
게다가, 반도체 장치는 데이터 라인으로부터 제 2 트랜지스터의 게이트에 입력되도록 발광 소자의 발광 또는 비발광을 제어하기 위한 신호 외에, 제 1 트랜지터의 게이트에 제 1 트랜지스터를 턴오프하기 위한 신호를 입력하기 위한 수단을 가질 수 있다.
게다가, 반도체 장치는 데이터 라인으로부터 제 2 트랜지스터의 게이트에 입력되도록 발광 소자의 발광 또는 비발광을 제어하기 위한 신호를 입력하기 전에 제 1 트랜지스터의 게이트에 제 1 트랜지스터를 턴오프하기 위한 신호를 입력하기 위한 수단을 가질 수 있다.
본 발명의 제 1 트랜지스터는 P 채널 트랜지스터이고 제 2 트랜지스터는 N 채널 트랜지스터일 수 있다.
본 발명의 전류 공급 라인의 전위는 발광 소자의 카운터 전극 전위 보다 높다.
본 발명의 반도체 장치에 포함된 발광 소자는 한 쌍의 전극들 사이에 전자 발광(이하, EL로 칭함)을 나타내는 발광 층을 가진 EL 소자이다.
발광 층이 유기 화합물로 형성되는 EL 소자로부터의 전자 발광은 단일 여기 상태에서 접지 상태(형광성)로 리턴할 때 생성된 발광 및 3중 여기 상태에서 접지 상태(인광성)으로 리턴할 때 생성되는 발광을 포함한다. 본 발명의 발광 소자는 상기 발광 중 어느 하나를 사용할 수 있다.
절연층 및 발광 층 사이의 인터페이스로부터 얻어진 전자가 높은 전계에서 가속되고 국부화된 발광 센서와 충돌함으로써 여기되는 방식으로 발광 층이 무기 재료로 형성되는 EL 소자는 광을 방출한다. 무기 재료로서, ZnS, SrS, BaAl2S4 등은 제공된다. 게다가, Mn, Tb, Tm, Eu 등은 발광 중심이 무기 재료에 부가되는 것으로 제공된다.
본 발명의 반도체 장치의 화소 구조를 사용함으로써, 드라이버 트랜지스터의 게이트에 인가될 온/오프 전위 및 데이터 라인의 크기를 개별적으로 설정하는 것이 가능하다. 그러므로, 본 발명의 반도체 장치의 드라이버 트랜지스터의 게이트 전극에 인가될 전위는 스위칭 노이즈, 임계치, 발광 기간내 오프 리크 등을 고려하여 충분한 마진을 가질 수 있다.
게다가, 본 발명의 반도체 장치의 화소 구조를 사용함으로써 데이터 라인의 크기는 작게 설정될 수 있다. 그러므로, 전력 소비는 크게 감소될 수 있다.
도 1은 실시예 모드 1의 회로도이다.
도 2A 및 2B는 실시예 모드 1의 하나의 모드를 도시한다.
도 3A 및 3B는 실시예 모드 1의 하나의 모드를 도시한다.
도 4는 실시예 모드 2의 회로도이다.
도 5는 실시예 모드 3의 회로도이다.
도 6A 및 6B의 실시예 모드 3의 하나의 모드이다.
도 7A 및 7B는 실시예 모드 3의 하나의 모드를 도시한다.
도 8은 실시예 1의 단면도를 도시한다.
도 9는 실시예 2의 투시도를 도시한다.
도 10은 실시예 3의 회로도이다.
도 11은 실시예 4의 전자 장비를 도시한다.
도 12는 실시예 4의 전자 장비를 도시한다.
도 13A 및 13B는 실시예 4의 전자 장비들을 도시한다.
도 14A 및 14B는 실시예 4의 전자 장비를 도시한다.
도 15는 실시예 4의 전자 장비를 도시한다.
도 16A 내지 16E는 실시예 4의 전자 장비들을 도시한다.
도 17A 및 17B는 종래 예를 도시한다.
[실시예 모드 1]
본 발명의 반도체 장치의 기본 구조에서, 데이터 라인은 선택 트랜지스터의 게이트 전극에 접속되고 선택 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 드라이버 트랜지스터의 게이트 전극에 전기적으로 접속된다.
특정 화소 구조 및 구동 타이밍은 도 1을 참조하여 상세히 기술된다. 여기서, 단지 하나의 화소만이 도시되더라도, 반도체 장치의 화소 부분은 실제로 행 방향 및 열 방향으로 매트릭스로 배열된 다수의 화소들을 가진다.
본 발명의 각각의 화소는 제 1 스캔 라인(107) 및 데이터 라인(109)에 의해 노드(D)의 전위를 결정하는 선택 트랜지스터(101)(또한 제 2 트랜지스터라 함) 및 리셋 트랜지스터(102)(또한, 제 3 트랜지스터라 함), 제 2 스캔 라인(108)에 의해 노드 D 및 노드 G와 전기적으로 접속하기 위한 스위치 트랜지스터(103)(이하 제 4 트랜지스터라 함), 노드 G의 전위에 의해 전류 공급 라인(110)(또한, 전력 소스 라인이라 함)으로부터 발광 소자(106)에 전류 공급을 제어하기 위한 드라이버 트랜지스터(104)(또한, 제 1 트랜지스터라 함), 및 노드 G의 전위를 유지하기 위한 홀딩 커패시터(105)를 가진다. 제 1 트랜지스터(104)는 제 2 트랜지스터(101), 제 3 트랜지스터(102), 및 제 4 트랜지스터(103)가 N 채널 트랜지스터들인 동안 P 채널 트랜지스터이다. 그러나, 각각의 트랜지스터의 극성은 트랜지스터들이 본 발명의 트랜지스터들과 동일한 방식으로 동작하도록 트랜지스터들의 터미널들에 접속된 와이어들의 전위들이 적당하게 변화되는 한 제한되지 않는다. 게다가, 이 명세서에서 노드 G는 또한 제 1 노드라 하고 노드 D는 또한 제 2 노드라 한다.
제 1 트랜지스터(104)의 소스 및 드레인 중 하나는 전류 공급 라인(110)에 접속된다. 게다가, 제 1 트랜지스터(104)의 소스 및 드레인 중 다른 하나는 발광 소자(106)의 하나의 전극에 접속된다. 발광 소자(106)의 다른 전극은 카운터 전 극(111)으로서 사용한다. 제 2 트랜지스터(101)의 소스 및 드레인 중 하나는 제 1 스캔 라인(107)에 접속된다. 제 2 트랜지스터(101)의 게이트는 데이터 라인(109)에 접속된다. 제 2 트랜지스터(101)의 소스 및 드레인 중 다른 하나는 제 4 트랜지스터(103)의 소스 및 드레인 중 하나에 접속된다. 제 4 트랜지스터(103)의 게이트는 제 2 스캔 라인(108)에 접속된다. 제 4 트랜지스터(103)의 소스 및 드레인 중 다른 하나는 제 1 트랜지스터(104)의 게이트에 접속된다. 게다가, 홀딩 커패시터(105)의 하나의 전극은 제 1 트랜지스터(104)의 게이트에 접속되고 다른 전극은 전류 공급 라인(110)에 접속된다. 제 3 트랜지스터(102)의 게이트와, 소스 및 드레인 중 하나는 제 1 스캔 라인(107)에 접속된다. 제 3 트랜지스터(102)의 소스 및 드레인 중 다른 하나는 제 2 트랜지스터(101)의 소스 및 드레인 중 다른 하나에 접속된다.
이런 실시예 모드에서, 드라이버 트랜지스터(104)의 게이트 커패시턴스는 커패시터를 형성하기 위하여 사용될 수 있다. 이 경우, 홀딩 커패시터(105)는 필수적으로 제공되지 않는다.
이런 실시예 모드에서, 다이오드는 제 3 트랜지스터(102)가 다이오드로서 동작하기 위하여 접속된다는 사실로부터 명확하게 알 수 있는 바와 같이 제 3 트랜지스터(리셋 트랜지스터)(102) 대신 제공될 수 있다.
발광 소자(106)의 카운터 전극(111)은 전류 공급 라인(110)보다 낮은 전위(Vss)를 가진다. Vss가 Vss<Vdd를 만족하고, 여기서 화소의 발광 기간에서 전류 공급 라인(110)의 전위인 Vdd는 기준이다. 예를 들어, Vss는 GND(접지 전위)와 동 일할 수 있다.
다음, 도 1의 화소 구조는 도 2A 및 2B 및 도 3A 및 3B를 참조하여 기술된다.
도 2A는 본 발명의 화소 구조에서 제 1 스캔 라인(107), 제 2 스캔 라인(108), 데이터 라인(109), 노드 D, 및 노드 G의 전위들의 타이밍 차트이다. 본 발명의 화소 구조에서, 각각의 화소는 광을 방출하거나 또는 리셋 기간, 선택 기간, 또는 유지 기간(또한, 발광 기간 또는 비발광 기간이라 함)에 의해 선택되지 않는다.
본 발명의 화소 구조에서, 제 1 트랜지스터(드라이버 트랜지스터)를 턴온 또는 오프하기 위한 전위는 데이터 라인으로부터 입력되지 않는다. 드라이버 트랜지스터를 턴오프하기 위한 전위는 미리 화소(제 1 노드)에서 드라이버 트랜지스터의 게이트, 즉 홀딩 커패시터에 입력된다. 드라이버 트랜지스터를 턴오프하기 위한 신호가 화소에서 드라이버 트랜지스터의 게이트(제 1 노드)에 미리 입력되는 기간은 이 명세서에서 리셋 기간이라 한다.
도 2B는 와이어들의 전위들 및 도 1의 화소 구조에서 리셋 기간 내에 트랜지스터를 턴온 또는 턴오프하기 위한 전위들을 도시한다. 구동을 기술하기 위하여 전류 공급 라인들의 특정 전위들은 다음과 같이 설정된다: 데이터 라인(109)의 하이 전위는 3V이고 로우 전위는 0V이며, 제 1 스캔 라인(107) 및 제 2 스캔 라인(108)의 하이 전위는 10V이고 로우 전위는 0V이며, 전류 공급 라인(110)의 전위는 8V이고, 발광 소자(106)의 카운터 전극(111)의 전위는 0V이다. 여기에 도시된 와이어들의 특정 전위들은 단지 예시적이고, 본 발명은 상기 전위들이 트랜지스터들을 턴온 또는 턴오프하기 위하여 요구되는 한 이들에 제한되지 않는다.
첫째, 리셋 기간에서, 선택 펄스들은 10V의 전위를 제공하기 위하여 제 1 스캔 라인(107) 및 제 2 스캔 라인(108)에 출력되어, 리셋 트랜지스터(102) 및 스위치 트랜지스터(103)를 턴온시킨다. 이때, 만약 임계값의 절대 값이 각각의 트랜지스터에서 1V이면, 노드 D 및 노드 G의 전위들은 전위가 리셋 트랜지스터(102)의 임계값에 의해 제 1 스캔 라인(107)의 전위로부터 감소하기 때문에 9V로 감소한다. 전류 공급 라인(110)이 8V의 전위를 가지기 때문에, 드라이버 트랜지스터(104)는 턴오프된다.
이런 리셋 기간에서, 선택 트랜지스터(101)는 데이터 라인(109)의 전위 변화에 따라 턴온된다. 예를 들어, 노드 D가 리셋 기간 전에 0V의 전위를 가지는 경우, 데이터 라인(109)이 3V의 전위를 가질 때, 선택 트랜지스터(101)는 턴온된다. 그러나, 리셋 기간에서, 리셋 트랜지스터(102)로부터의 전위 입력은 노드 D에서 현저하고 선택 트랜지스터(101)는 노드 D의 전위가 선택 트랜지스터(101)의 게이트 전위보다 높게 될 때 턴오프된다. 그러므로, 비록 데이터 라인(109)의 전위가 변화하더라도, 드라이버 트랜지스터(104)의 게이트 터미널의 전위는 변하지 않는다.
도 3A 및 3B는 발광 소자의 발광 상태 또는 비발광 상태가 도 1의 화소 구조에서 선택 기간에 선택되는 경우 와이어들의 전위들 및 트랜지스터들을 턴온 또는 턴온하는 전위들을 도시한다. 선택 기간에서, 제 1 스캔 라인(107)은 0V의 전위를 가진다.
이때, 발광 신호로서 3V의 전위가 데이터 라인(109)에 입력될 때, 선택 트랜지스터(101)는 턴온되고, 노드 D 및 노드 G의 전위들은 제 1 스캔 라인(107)의 0V 전위가 되고, 드라이버 트랜지스터(104)는 턴온되고, 전류는 전류 공급 라인(110)으로부터 발광 소자(106)의 카운터 전극(111)으로 흘러서, 발광 소자(106)는 도 3A에 도시된 바와 같이 발광한다.
게다가, 비발광 신호로서 0V의 전위가 데이터 라인(109)에 입력될 때, 선택 트랜지스터(101)는 오프를 유지하고 노드 D 및 노드 G의 전위들은 9V를 유지하고 드라이버 트랜지스터(104)는 도 3B에 도시된 바와 같이 오프를 유지한다.
추후, 발광 기간은 시작하고, 제 2 스캔 라인(108)은 0V의 전위를 가지며, 스위치 트랜지스터(103)는 턴오프된다. 그 다음, 선택 기간내에 결정된 노드 G의 전위는 홀딩 커패시터(105)에 의해 유지된다.
기술된 바와 같이, 본 발명의 반도체 장치의 화소 구조를 사용함으로써, 제 1 트랜지스터(드라이버 트랜지스터)의 게이트 전극에 인가될 온/오프 전위 및 데이터 라인의 크기를 개별적으로 설정하는 것이 가능하다. 그러므로, 데이터 라인의 크기는 작게 설정될 수 있어서, 전력 소비는 크게 감소될 수 있다.
이 실시예 모드는 다른 실시예 모드들 및 실시예들과 자유롭게 결합될 수 있다.
[실시예 모드 2]
실시예 모드 2는 도 1에 도시된 화소 구조에서 리셋 트랜지스터(102)의 접속이 변화된 예를 도시할 것이다. 도 4는 기술된 것을 바탕으로 특정 구조를 도시한 다. 여기서, 비록 단지 하나의 화소가 도시되었지만, 반도체 장치의 화소 부분은 실제로 행 방향 및 열 방향으로 매트릭스로 배열된 다수의 화소들을 가진다.
본 발명의 각각의 화소는 제 1 스캔 라인(307) 및 데이터 라인(309)에 의해 노드 D의 전위를 결정하는 선택 트랜지스터(또한, 제 2 트랜지스터라 함)(301) 및 리셋 트랜지스터(302)(또한, 제 3 트랜지스터라 함), 제 2 스캔 라인(308)에 의해 노드 D 및 노드 G를 전기적으로 접속시키기 위한 스위치 트랜지스터(303)(또한, 제 4 트랜지스터라 함), 노드 G의 전위에 의해 전류 공급 라인(310)으로부터 발광 소자(306)로 전류 공급을 제어하는 드라이버 트랜지스터(304)(또한, 제 1 트랜지스터라 함), 및 노드 G의 전위를 홀딩하기 위한 홀딩 커패시터(305)를 가진다.
이런 실시예 모드에서, 드라이버 트랜지스터(304)의 게이트 커패시턴스는 커패시터를 형성하기 위하여 사용될 수 있다. 이 경우, 홀딩 커패시터(305)는 필수적으로 형성되지 않는다.
제 1 트랜지스터(304)의 소스 및 드레인 중 하나는 전류 공급 라인(310)에 접속되고 제 1 트랜지스터(304)의 소스 및 드레인 중 다른 하나는 발광 소자(306)의 하나의 전극에 접속된다. 발광 소자(306)의 다른 전극은 카운터 전극(311)으로서 동작한다. 제 2 트랜지스터(301)의 소스 및 드레인 중 하나는 제 1 스캔 라인(307)에 접속되고, 제 2 트랜지스터(301)의 게이트는 데이터 라인(309)에 접속되고, 제 2 트랜지스터(301)의 소스 및 드레인 중 다른 하나는 제 4 트랜지스터(303)의 소스 및 드레인 중 하나에 접속된다. 제 4 트랜지스터(303)의 게이트는 제 2 스캔 라인에 접속되고 제 4 트랜지스터(303)의 소스 및 드레인 중 다른 하나는 제 1 트랜지스터(304)의 게이트에 접속된다. 홀딩 커패시터(305)의 하나의 전극은 제 1 트랜지스터(304)의 게이트에 접속되고 다른 전극은 전류 공급 라인(310)에 접속된다. 제 3 트랜지스터(302)의 게이트는 제 1 스캔 라인(307)에 접속된다. 제 3 트랜지스터(302)의 소스 및 드레인 중 하나는 전류 공급 라인(310)에 접속된다. 제 3 트랜지스터(302)의 소스 및 드레인 중 다른 하나는 제 2 트랜지스터(301)의 소스 및 드레인 중 다른 하나에 접속된다.
도 1의 리셋 트랜지스터(102)와 유사하게, 리셋 트랜지스터(302)는 리셋 기간에서 10V의 하이 전위로 노드 D의 전위를 설정하고, 이에 따라 드라이버 트랜지스터(304)를 턴오프한다. 리셋 기간에서 구동 방법, 타이밍 등, 선택 기간 및 발광 기간은 도 2A 및 2B 및 도 3A 및 3B와 유사하다.
이런 실시예 모드에서, 리셋 트랜지스터(302)의 소스 및 드레인 중 하나는 전류 공급 라인(310)에 접속된다; 그러나, 전류 공급 라인은 리셋 트랜지스터(302)의 소스 및 드레인 중 하나에 접속되도록 부가적으로 제공될 수 있다.
이 실시예 모드는 다른 실시예 모드들 및 실시예들과 자유롭게 결합될 수 있다.
[실시예 모드 3]
실시예 모드 3은 도 1에 도시된 것과 상이한, 화소 구조의 예를 도시할 것이다. 특정 구조는 설명이 이루어진 것을 바탕으로 도 5에 도시된다. 여기서, 비록 하나의 화소가 도시되지만, 반도체 장치의 화소 부분은 실제로 행 방향 및 열 방향으로 매트릭스로 배열된 다수의 화소들을 가진다.
도 5에 도시된 바와 같이, 이 실시예 모드에서 각각의 화소는 스캔 라인(408) 및 데이터 라인(409)에 의해 노드 G의 전위를 결정하는 선택 트랜지스터(401)(또한 제 2 트랜지스터라 함) 및 리셋 트랜지스터(402)(또한 제 3 트랜지스터라 함), 노드 G의 전위를 바탕으로 전류 공급 라인(410)으로부터 발광 소자(406)로 전류 공급을 제어하는 드라이버 트랜지스터(404)(또한 제 1 트랜지스터라 함), 및 노드 G의 전위를 홀딩하는 홀딩 커패시터(405)를 가진다. 제 1 트랜지스터(404)가 P 채널 트랜지스터이고 제 2 트랜지스터(401) 및 제 3 트랜지스터(402)는 N 채널 트랜지스터들인 것이 주의된다. 그러나, 각각의 트랜지스터의 극성은 특히 본 발명의 트랜지스터들과 동일한 방식으로 트랜지스터들이 동작하도록 트랜지스터들의 단자들에 접속된 와이어들의 전위들이 적당하게 변화하는 한 제한되지 않는다.
이 실시예 모드에서, 드라이버 트랜지스터(404)의 게이트 커패시턴스는 커패시터를 제공하기 위하여 사용될 수 있다. 이 경우, 홀딩 커패시터(405)는 항상 필요하지 않다.
게다가, 이 실시예 모드에서, 다이오드는 제 3 트랜지스터(리셋 트랜지스터)(402) 대신 제공될 수 있다. 이것은 제 3 트랜지스터(402)가 다이오드로서 동작하도록 제 3 트랜지스터(402)가 접속된다는 사실로부터 분명하다.
발광 소자(406)의 카운터 전극(411)은 전류 공급 라인(410) 보다 낮은 전위(Vss)를 가지도록 설정된다. Vss는 Vss<Vdd를 만족하고, 발광 기간에서 전류 공급 라인(410)의 전위인 Vdd는 기준이다. 예를 들어, Vss는 GND(접지 전위)와 동일 할 수 있다.
게다가, 스캔 라인(408)의 하이 전위는 전류 공급 라인(410)의 전위보다 높도록 설정되고, 선택 기간내 전위(이 전위는 이후 로우 전위 1이라 함)는 데이터 라인(409)의 로우 전위와 동일하게 설정되고, 발광 기간내 전위(이 전위는 이후 로우 전위 2라 함)는 데이터 라인(409)의 하이 전위와 동일하게 설정된다.
다음, 도 5의 화소 구조를 갖는 동작 방법은 도 6A 및 6B 및 도 7A 및 7B를 참조하여 기술된다.
도 6A는 본 발명의 화소 구조에서 스캔 라인(408), 데이터 라인(409), 및 노드(G)의 전위들을 도시하는 타이밍 차트이다. 본 발명의 화소 구조에서, 각각의 화소의 발광 상태 또는 비발광 상태는 리셋 기간, 선택 기간, 및 유지 기간(또한, 발광 기간 또는 비발광 기간이라 함)에 따라 선택된다.
본 발명의 화소 구조에서, 제 1 트랜지스터(드라이버 트랜지스터)를 턴온 또는 턴오프하기 위한 전위는 데이터 라인으로부터 입력되지 않는다. 드라이버 트랜지스터를 턴오프하기 위한 전위는 미리 화소 내 드라이버 트랜지스터의 게이트(제 1 노드), 즉 홀딩 커패시터에 입력된다. 드라이버 트랜지스터를 턴오프하기 위한 신호가 화소내 드라이버 트랜지스터의 게이트에 미리 입력되는 기간은 이 명세서에서 리셋 기간이라 한다.
도 6B는 와이어들의 전위들 및 도 5에 도시된 화소 구조에서 리셋 기간 내에 트랜지스터를 턴온 또는 턴오프하기 위한 전위들을 도시한다. 구동을 설명하기 위하여, 데이터 라인(409)의 하이 전위는 0V로 설정되고, 로우 전위는 -3V로 설정되 고, 스캔 라인(408)의 하이 전위는 10V로 설정되고, 로우 전위 1은 0V로 설정되고, 로우 전위 2는 -3V로 설정되고, 전류 공급 라인(410)의 전위는 8V로 설정되고, 발광 소자(406)의 카운터 전극(411)의 전위는 0V로 설정된다. 각각의 와이어들의 이들 특정 전위들은 단지 예들이고 본 발명은 이들 와이어들의 전위들에 의해 트랜지스터들이 턴온 또는 턴오프되는 한 이들로 제한되지 않는다.
첫째, 리셋 기간에서, 선택 펄스는 스캔 라인(408)의 전위가 0V에서 10V로 변화되어, 리셋 트랜지스터(402)가 턴온되도록 스캔 라인(408)에 출력된다. 만약 이 시간에 트랜지스터들의 임계값들의 절대값들이 모두 1V이면, 노드 G는 전위가 리셋 트랜지스터(402)의 임계값에 의해 스캔 라인(408)의 전위로부터 감소하기 때문에 9V의 전위를 가진다. 전류 공급 라인(410)이 10V의 전위를 가지기 때문에, 드라이버 트랜지스터(404)는 턴오프된다.
이런 리셋 기간에서, 선택 트랜지스터(401)는 데이터 라인(409)의 전위 변화에 따라 턴온된다. 예를 들어, 만약 노드 D가 리셋 기간 전에 0V의 전위를 가지며 데이터 라인이 3V의 전위를 가지면, 선택 트랜지스터(401)는 턴온된다. 그러나, 리셋 트랜지스터로부터 전위의 입력이 리셋 기간에서 노드 D에 현저하여, 선택 트랜지스터(401)의 게이트 전위보다 노드 D가 높은 전위를 가지면, 선택 트랜지스터(401)는 턴오프된다. 그러므로, 비록 데이터 라인(409)의 전위가 변화하더라도, 드라이버 트랜지스터(404)의 게이트 단자의 전위는 변하지 않는다.
도 7A 및 7B는 도 5의 화소 구조에서 선택 기간에서의 발광 소자의 발광 상태 또는 비발광 상태를 선택하는 경우 트랜지스터들의 턴온 또는 턴오프 전위들 및 와이어들의 전위들을 도시한다. 선택 기간에서, 스캔 라인(408)은 -3V의 전위를 가진다.
이때, 만약 발광 신호로서 0V의 전위가 데이터 라인(409)에 입력되면, 선택 트랜지스터(401)는 도 7A에 도시된 바와 같이 턴온되고 노드 G는 스캔 라인(408)의 전위와 동일한 -3V의 전위를 가져서, 드라이버 트랜지스터(404)는 턴온된다. 따라서, 전류는 전류 공급 라인(410)으로부터 발광 소자(406)의 카운터 전극(411)으로 공급되어, 발광 소자(406)는 발광한다.
비발광 신호로서 -3V의 전위가 데이터 라인(409)에 입력될 때, 선택 트랜지스터(401)는 도 7B에 도시된 바와 같이 오프로 유지된다. 그러므로, 노드 G의 전위는 9V를 유지하고 드라이버 트랜지스터(404)는 오프를 유지한다.
추후, 발광 기간은 시작되고, 스캔 라인(408)은 0V의 전위를 가진다. 선택 기간에서, 만약 노드 G가 9V의 전위를 가지면, 선택 트랜지스터(401)는 오프로 유지되고 노드 G(9V)의 전위는 홀딩 커패시터(405)에 유지된다. 노드 G가 선택 기간에서 -3V의 전위를 가지는 경우, 만약 데이터 라인(409)이 일단 발광 기간에서 조차 0V의 하이 전위를 가지면, 선택 트랜지스터(401)는 턴온된다. 이때, 만약 선택 트랜지스터(401)의 임계 전압이 1V이면, 노드 G는 전위가 선택 트랜지스터(401)의 임계값에 의해 스캔 라인(408)(0V)의 전위로부터 감소하기 때문에 -1V의 전위를 가진다. 그러나, 드라이버 트랜지스터(404)는 온을 유지한다.
이때, 각각의 화소에서 드라이버 트랜지스터(404)가 턴온되는 경우 Vgs(게이트 전극 및 소스 전극 사이의 전압)는 발광 기간에서 데이터 라인(409)의 전위에 따라 -7V 또는 -11V이다. 그러나, Vgs는 발광 소자(406)가 어느 하나의 경우 선형 영역에서 구동되기 때문에 발광 소자(406)의 휘도에 영향을 받지 않는다.
이 실시예는 다른 실시예 모드들 및 실시예들과 자유롭게 결합될 수 있다.
[실시예 1]
실시예 1은 도면들을 참조하여 본 발명의 반도체 장치가 장착된 발광 장치의 단면도 구조를 기술할 것이다. 여기서, 선택 트랜지스터(101), 드라이버 트랜지스터(104), 및 발광 소자를 포함하는 발광 장치의 다층 구조의 단면은 도 8을 참조하여 기술된다.
절연 표면, 유리 기판, 석영 기판, 스테인레스 스틸 기판 등을 가진 기판(1201)(제 1 기판)이 사용될 수 있다. 폴리에틸렌 테레프탈레이트(PET), 폴리에틸렌 나프탈레이트(PEN) 등으로 대표되는 아크릴 또는 플라스틱과 같은 가요성 합성 수지로 형성된 기판은 기판이 제조 과정에서 처리 온도에 저항할 수 있는 한 사용될 수 있다.
기판(1201) 상에서, 베이스 막(1202)은 우선 형성된다. 베이스 막(1202)은 실리콘 산화물 막, 실리콘 질화물 막, 또는 실리콘 질화물 산화물 막과 같은 절연막을 사용하여 형성될 수 있다. 다음, 비결정질 반도체 막은 베이스 막(1202) 상에 형성된다. 비결정질 반도체 막의 두께는 25 내지 100nm 범위이다. 실리콘뿐 아니라 실리콘 게르마늄은 비결정질 반도체 막의 재료로서 사용될 수 있다. 추후, 비결정질 반도체 막은 필요할 때 결정화되어 결정질 반도체 막을 형성한다. 결정화 방법으로서, 가열 노, 레이저 조사, 램프로부터 방출된 광의 조사, 또는 이들의 결합이 사용될 수 있다. 예를 들어, 금속 엘리먼트는 비결정질 반도체 막에 부가되고 열 처리는 결정질 반도체 막을 형성하기 위하여 가열 노를 사용하여 수행된다. 이런 방식으로 금속 엘리먼트를 부가하는 것은 결정화가 저온에서 수행될 수 있기 때문에 바람직하다.
결정질 반도체로 형성된 박막 트랜지스터(TFT)가 비결정질 반도체로 형성된 TFT 보다 더 높은 전계 효과 이동성 및 보다 큰 온 전류를 가지기 때문에, 결정질 반도체로 형성된 TFT는 반도체 장치에 보다 적당하다.
다음, 에칭은 미리 결정된 형태로 결정질 반도체 막을 형성하기 위하여 수행된다. 그 다음, 게이트 절연막으로서의 역할을 하는 절연막이 형성된다. 절연막은 반도체 막을 커버하기 위하여 10 내지 150nm 두께로 형성된다. 예를 들어, 실리콘 산화질화물 막, 실리콘 산화물 막 등은 단일 층 또는 다층 구조로 형성될 수 있다.
다음, 게이트 전극으로서의 역할을 하는 도전 막은 그 사이에 삽입된 게이트 절연막을 가지고 결정질 반도체 막 상에 형성된다. 게이트 전극은 단일층 또는 다층 구조를 가질 수 있고, 게이트 전극은 다수의 도전 막들을 적층하여 형성된다. 도전성 막들(1203A 및 1203B)은 Ta, W, Ti, Mo, Al 및 Cu, 또는 주요 구성요소로서 상기 엘리먼트들 중 임의의 하나를 포함하는 합금 또는 화합물 재료로부터 선택된 엘리먼트로 형성된다. 이 실시예에서, 도전성 막(1203A)은 10 내지 50nm 두께의 탄탈륨 질화물 막을 사용하여 형성되고 도전 막(1203B)은 200 내지 400nm 두께의 텅스텐 막을 사용하여 형성된다.
다음, 불순물 엘리먼트는 마스크로서 게이트 전극을 사용하여 결정질 반도체 막에 부가되어, 불순물 영역을 형성한다. 이때, 저농도 불순물 영역은 고농도 불순물 영역 외에 형성될 수 있다. 저농도 불순물 영역은 LDD(가볍게 도핑된 드레인) 영역이라 부른다.
다음, 중간층 절연막(1206)으로서의 역할을 하는 절연막들(1204 및 1205)이 형성된다. 절연막(1204)은 바람직하게 질소를 포함하는 절연막을 사용하여 형성되고, 여기서 100nm 두께 실리콘 질화물 막은 플라즈마 CVD 방법에 의해 형성된다. 절연막(1205)은 바람직하게 유기 재료 또는 무기 재료로 형성된다. 유기 재료로서, 폴리이미드, 아크릴, 폴리아미드, 폴리이미드-아미드, 벤조사이클로부텐, 또는 실록산이 사용될 수 있다. 실록산은 실리콘(Si) 및 산소(O)의 결합을 가진 스켈렉톤(skeletal) 구조를 가진다. 치환기로서, 적어도 수소(알킬 그룹 또는 방향족 탄화수소와 같은)를 포함하는 유기 그룹은 사용된다. 치환기로서, 플루오로 그룹 또는 적어도 수소를 포함하는 플루오로 그룹 및 유기 그룹이 사용될 수 있다. 무기 재료로서, 산소 또는 질소를 포함하는 절연막, 즉 실리콘 산화물(SiOx) 막, 실리콘 질화물(SiNx) 막, 실리콘 산화질화물(SiOxNy)(x>y, x 및 y는 자연수) 막, 또는 실리콘 질화물 산화물(SiNXOy)(x>y, x 및 y는 자연수) 막이 사용될 수 있다. 유기 재료를 포함하는 막이 바람직한 평탄도를 가지는 반면, 유기 재료는 습기 및 산소를 흡수하는 것이 주의된다. 습기 및 산소의 흡수를 방지하기 위하여, 무기 재료를 포함하는 절연막은 유기 재료를 포함하는 절연막 상에 형성되는 것이 바람직하다.
다음, 중간층 절연막(1206)에 접촉 홀을 형성한 후, 트랜지스터의 소스 와이어 및 드레인 와이어로서의 역할을 하는 도전 막(1207)이 형성된다. 도전성 막(1207)은 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 및 실리콘(Si), 또는 이들 엘리먼트들 중 임의의 것을 포함하는 합금에서 선택된 엘리먼트로 형성될 수 있다. 이런 실시예에서, 도전성 막(1207)은 티타늄 막, 티타늄 질화물 막, 티타늄-알루미늄 합금 막, 및 또 다른 티타늄 막을 포함하는 다층 막으로 형성된다.
다음, 절연막(1208)이 도전성 막(1207)을 커버하기 위하여 형성된다. 절연막(1208)은 중간층 절연막(1206)의 재료로서 언급된 재료로 형성될 수 있다. 다음, 화소 전극(또한, 제 1 전극이라 함)(1209)은 절연막(1208)에 제공된 개구부에 형성된다. 개구부에서, 화소 전극(1209)의 스텝 커버리지를 개선하기 위하여, 개구부의 에지 표면은 바람직하게 다수의 곡률 반경들을 가지도록 라운드 모양을 가진다.
화소 전극(1209)은 바람직하게 금속, 합금, 전기 도전성 화합물, 그것의 혼합물 등과 같은 도전성 재료로 형성되고, 각각은 높은 일함수(4.0eV 또는 그 이상의 일함수)를 가진다. 도전성 재료의 특정 예로서, 텅스텐 산화물(IWO)을 포함하는 인듐 산화물, 텅스텐 산화물(IWZO)을 포함하는 인듐 아연 산화물 , 티타늄 산화물(ITiO)을 포함하는 인듐 산화물, 티타늄 산화물(ITTiO)을 포함하는 인듐 주석 산화물 등이 주어질 수 있다. 물론, 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 부가된 실리콘 산화물(ITSO)을 가진 인듐 주석 산화물 등은 사용될 수 있 다.
도전성 재료의 조성비는 다음과 같다. 텅스텐 산화물을 포함하는 인듐 산화물의 조성비는 텅스텐 산화물 : 인듐 산화물 = 1.0wt%:99.0wt%. 텅스텐 산화물을 포함하는 인듐 아연 산화물의 조성비는 텅스텐 산화물 : 아연 산화물 : 인듐 산화물 = 1.0wt% : 0.5wt% : 98.5wt%. 티타늄 산화물을 포함하는 인듐 산화물의 조성비는 티타늄 산화물 : 인듐 산화물 = 1.0 내지 5.0wt% : 99.0 내지 95.0wt%. 인듐 주석 산화물(ITO)의 조성비는 주석 산화물 : 인듐 산화물 = 10.0wt% : 90.0wt%. 인듐 아연 산화물(IZO)의 조성비는 아연 산화물 : 인듐 산화물 = 10.7wt% : 89.3wt%. 티타늄 산화물을 포함하는 인듐 주석 산화물의 조성비는 티타늄 산화물 : 주석 산화물 : 인듐 산화물 = 5.0wt% : 10.0wt% : 85.0wt%. 이들 조성비들은 단지 예들이고, 조성비는 적당하게 결정될 수 있다.
다음, 전기발광층(1210)은 기화 방법 또는 잉크 젯 방법에 의해 형성된다. 전기발광층(1210)은 전자 주입 층(EIL), 전자 전달 층(ETL), 발광층(EML), 홀 전달 층(HTL), 홀 주입 층(HIL) 등을 적절하게 결합함으로써 유기 재료 또는 무기 재료로 형성된다. 각각의 층들 사이의 경계가 명확한 것이 항상 필요한 것은 아니다. 몇몇 경우들에서, 층들의 재료들은 부분적으로 혼합되어, 인터페이스가 불명확하게 된다.
전기발광층은 바람직하게 홀 주입/전달층, 발광층, 전자 주입/전달 층 등과 같은 상이한 기능들을 가진 복수 층들로 형성된다.
홀 주입/전달 층은 바람직하게 홀 전달 특성을 가진 유기 화합 재료 및 유기 화합 재료에 관련하여 전자 수용 특성을 가진 무기 화합 재료로 형성된다. 이 구조는 우수한 홀 주입/전달 특성을 제공하기 위하여 본래 고유의 캐리어들을 거의 가지지 않는 유기 화합물에 다수의 홀 캐리어들을 생성한다. 따라서, 구동 전압은 종래 구동 전압보다 낮을 수 있다. 게다가, 홀 주입/전달 층이 구동 전압을 상승시키지 않고 두꺼워질 수 있기 때문에, 먼지 등으로 인한 발광 소자의 단락 회로는 감소될 수 있다.
홀 전달 특성을 가진 유기 화합물로서, 예를 들어 구리 프탈로시아닌(축약하여 CuPc), 베너딜 프탈로시아닌(축약하여 VOPc), 4,4',4"-트리스(N,N-디페닐아미노)트리페닐아민(축약하여 TDATA), 4,4',4"-트리스[N-(3-메틸페닐)-N-페닐아미노]트리페닐아민(축약하여 MTDATA), 1,3,5-트리스[N,N-디(m-톨릴)아미노]벤젠(축약하여 m-MTDAB), N,N'-디페닐-N,N'-비스(3-메틸페닐)-1,1'-바이페닐-4,4'디아민(축약하여 TPD), 4,4'-비스[N-(1-나프틸)-N-페닐아미노]바이페닐(축약하여 NPB), 4,4'-비스{N-[4-디(m-톨릴)아미노]페닐-N-페닐아미노}바이페닐(축약하여 DNTPD), 4,4',4"-트리스(N-카르바졸릴)트리페닐아민(축약하여 TCTA) 등은 예로서 제공된다. 그러나, 유기 화합물은 이들에 제한되지 않는다.
전자 수용 특성을 가진 무기 화합물 재료로서, 티타늄 산화물, 지르코늄 산화물, 바나듐 산화물, 몰리브덴 산화물, 텅스텐 산화물, 레늄 산화물, 루테늄 산화물, 아연 산화물 등이 제공된다. 특히, 바나듐 산화물, 몰리브뎀 산화물, 텅스텐 산화물, 및 레늄 산화물는 이들이 진공 증착에 의해 형성되고 쉽게 처리되기 때문에 바람직하다.
전자 주입/전달 층은 전자 전달 특성을 가진 유기 화합물로 형성된다. 특히, 트리스(8-퀴노리놀라토)알루미늄(축약하여 Alq3), 트리스(4-메틸-8-퀴노리놀라토)알루미늄(축약하여 Almq3), 비스(10-하이드록시벤조[h]-퀴노리놀라토)베릴륨(축약하여 BeBq2), 비스(2-메틸-8-퀴노리놀라토(4-페닐페놀라토)알루미늄(축약하여 BAlq), 비스[2-(2'-하이드록시페닐)벤조옥사졸라토(축약하여 Zn(BOX)2), 비스[2-2'-하이드록시페닐)벤조시아졸라토]아연(축약하여 Zn(BTZ)2), 바소페난트롤린(축약하여 BPhen), 바소쿠프로인(축약하여 BCP), 2-(4-바이페닐리)-5-(4-tert-부틸페닐)-1,3,4-옥사디아졸(축약하여 PBD), 1,3-비스[5-(4-tert-부틸페닐)-1,3,4-옥사디아졸-2-yl]벤젠(축약하여 OXD-7), 2,2',2"-(1,3,5-벤젠네트릴)-트리스(1-페닐-1H-벤조이미다졸)(축약하여 TPBI), 3-(4-바이페닐리)-4-페닐-5-(4-tert-부틸페닐)-1,2,4-트리아졸(축약하여 TAZ), 3-(4-바이페닐리)-4-(4-에틸페닐)-5-(4-tert-부틸페닐)-1,2,4-트리아졸(축약하여 p-EtTAZ) 등이 제공된다. 그러나, 유기 화합물 재료는 이들에 제한되지 않는다.
발광 층으로서, 다음 화합물은 예로서 제공될 수 있다 : 9,10-디(2-나프틸)안트라센(축약하여 DNA), 9,10-디(2-나프틸)-2-tert-부틸라트라아센(축약하여 t-BuDNA), 4,4'-비스(2,2-디페닐비닐리)바이페닐(축약하여 DPVBi), 쿠마린 30, 쿠마린 6, 쿠마린 545, 쿠마린 545T, 페릴렌, 루브렌, 페리페리플라텐, 2,5,8,11-테트라(tert-부틸)페릴렌(축약하여 TBP), 9,10-디페닐란트라센(축약하여 DPA), 5,12-디페닐테르라센, 4-(디시아노메틸렌)-2-메틸-[p-(디메틸아미노)스티릴]-4H-피랜(축약 하여 DCM1), 4-(디시아노메틸렌)-2-메틸-6-[2-(줄로리딘-9-yl)에테닐]-4H-피랜(축약하여 DCM2), 4-(디시아노메틸렌)-2,6-비스[p-(디메틸아미노)스티릴]-4H-피랜(축약하여 BisDCM) 등. 게다가, 비스[2-(4',6'-디플루오로페닐)피리디나토-N,C2']이리듐(피콜리네이트)(축약하여 FIrpic), 비스{2-[3',5'-비스(트리플루오로메틸)페닐]피리디나토-N,C2'}이리듐(피콜리네이트)(축약하여 Ir(CF3ppy)2(pic), 트리스(2-페닐피리디나토-N,C2')이리듐(축약하여 Ir(ppy)3), 비스(2-페닐피리디나토-N,C2')이리듐(아세틸아세토네이트)(축약하여 Ir(ppy)2(acac)), 비스[2-2'-티에닐)피리디나토-N,C3']이리듐(아세틸아세토네이트)(축약하여 Ir(thp)2(acac)), 비스(2-페닐퀴노리놀라토-N,C2')이리듐(아세틸아세토네이트)(축약하여 Ir(pq)2(acac), 또는 비스[2-(2'-벤조티에닐)피리디나토-N,C3']이리듐(아세틸아세토네이트)(축약하여 Ir(btp)2(acac))와 같은 인광을 형성할 수 있는 화합물들이 또한 사용될 수 있다.
발광층은 금속 복합물을 포함하는 단일 여기 발광 재료 및 삼중 여기 재료를 사용할 수 있다. 예를 들어, 적색 발광 화소, 녹색 발광 화소, 및 청색 발광 화소 중에서, 휘도가 절반 감소된 기간이 비교적 짧은 적색 발광 화소는 삼중 여기 발광 재료로 형성되고 다른 것들은 단일 여기된 발광 재료들로 형성된다. 높은 발광 효율로 인해, 삼중 여기 발광 재료의 전력 소비는 동일한 휘도를 얻기 위하여 단일 여기 발광 재료의 것보다 작다. 다른 말로, 만약 적색 발광 화소가 삼중 여기 발광 재료로 형성되면, 신뢰성은 적색 발광 화소의 발광 소자에 공급될 전류의 양이 작기 때문에 개선될 수 있다. 전력 소비를 감소시키기 위하여, 적색 발광 화소 및 녹색 발광 화소는 삼중 여기 발광 재료들로 형성될 수 있고 청색 발광 화소는 단일 여기 발광 재료로 형성될 수 있다. 삼중 여기 발광 재료로 인해 사람 눈들에 매우 잘 보이는 녹색 발광 소자를 형성함으로써, 전력 소비의 추가 감소가 달성될 수 있다.
발광층은 각각의 화소에 대한 상이한 발광 파장 대역을 가진 발광 층을 형성함으로써 컬러들을 디스플레이하기 위한 구조를 가질 수 있다. 통상적으로 R(적색), G(녹색), 및 B(청색)의 각각의 컬러에 각각 해당하는 발광층들이 형성된다. 이 경우에도, 발광 파장 대역을 가진 광을 통과시키기 위한 필터가 화소의 발광측상에 제공되는 구조를 가짐으로써, 컬러 순도는 증가될 수 있고 화소 부분의 반사(반짝임)가 방지될 수 있다. 필터를 제공함으로써, 통상적으로 요구되는 원형 편광 플레이트 등을 제거하고 발광층으로부터 방출된 광의 손실을 방지하는 것이 가능하다. 게다가, 화소 부분(디스플레이 스크린)이 불투명하게 보여질 때 발생하는 컬러 톤의 변화는 감소될 수 있다.
게다가, 발광층에 응용할 수 있는 전기발광 재료로서, 폴리파라페닐렌비닐렌계 재료, 폴리파라페닐렌계 재료, 폴리시오페넨계 재료, 폴리플루오렌계 재료 등과 같은 고분자 중량 재료는 제공된다.
임의의 방식에서, 전기발광 층의 층 구조는 변형될 수 있다. 발광 소자와 같은 기능을 달성하기 위한 범위 내에서, 미리 결정된 홀 또는 전자/전달 층 및 발광층은 동일한 목적들을 가진 전극 층들에 의해 대체되거나 발광 재료가 확산되어 제공되는 상기 변형이 허용 가능하다.
게다가, 컬러 필터(컬러 층)는 밀봉 기판상에 형성될 수 있다. 컬러 필터(컬러 층)는 증착 방법 또는 액적 토출 방법(droplet discharging method)에 의해 형성된다. 컬러 필터(컬러 층)를 사용함으로써, 고해상도 디스플레이는 컬러 필터(컬러 층)가 RGB의 각 컬러의 발광 스펙트럼에서 날카로운 피크이도록 넓은 피크를 보상할 수 있기 때문에 수행될 수 있다.
게다가, 풀 컬러 디스플레이는 단일 컬러의 발광을 표현하는 재료를 형성하고 컬러 필터 또는 컬러 전환층과 상기 재료를 결합하여 달성될 수 있다. 컬러 필터(컬러 층) 또는 컬러 전환 층은 예를 들어 제 2 기판(밀봉 기판)상에 형성되고 기판(1201)에 페이스트된다.
그 후, 카운터 전극(또한 제 2 전극이라 함)(1211)은 스퍼터링 방법 또는 증발 방법에 의해 형성된다. 화소 전극(1209) 및 카운터 전극(1211) 중 하나는 애노드로서 동작하고 다른 하나는 캐소드로서 동작한다.
캐소드 재료로서, 각각 낮은 일함수(3.8eV 또는 그 보다 작은 일함수)를 가진 금속, 합금, 전기 도전성 화합물, 이들의 혼합물 등을 사용하는 것이 바람직하다. 캐소드 재료의 특정 예로서, 주기율표에서 그룹 1 또는 2에 속하는 엘리먼트, 즉 Li 또는 Cs와 같은 알칼리 금속, Mg, Ca, 또는 Sr과 같은 알칼리 토금속, Mg:Ag 또는 Al:Li와 같은 이들 금속을 포함하는 합금, LiF, CsF, 또는 CaF2와 같은 이들 금속을 포함하는 화합물, 또는 희토류 금속을 포함하는 전이 금속이 사용될 수 있다. 그러나, 캐소드가 광 전달 특성을 가질 필요가 있기 때문에, 이들 금속 또는 상기 금속을 포함하는 합금은 극히 얇게 형성되고 ITO(합금 포함)와 같은 또 다른 금속은 그 위에 적층된다.
그 후, 실리콘 질화물 막 또는 DLC(다이아몬드 형 탄소) 막을 포함하는 보호 막은 카운터 전극(1211)을 커버하기 위하여 제공될 수 있다. 상기 단계들을 통하여, 본 발명의 발광 장치가 완성된다.
이 실시예는 상기 실시예 모드들 및 또 다른 실시예와 자유롭게 결합될 수 있다.
[실시예 2]
실시예 2는 도 9를 참조하여 본 발명의 화소 구조를 사용하는 액티브 매트릭스 디스플레이의 예를 기술할 것이다.
액티브 매트릭스 디스플레이는 트랜지스터 및 와이어가 그 위에 형성되는 기판(501), 와측과 와이어 접속을 위한 FPC(508), 발광 소자, 및 발광 소자를 밀봉하기 위한 카운터 기판(502)을 포함한다.
매트릭스로 배열된 다수의 화소들을 포함하는 디스플레이 부분(506), 데이터 라인 드라이버 회로(503), 스캔 라인 드라이버 회로 A(504), 스캔 라인 드라이버 회로 B(505), 및 다양한 전력 소스들 및 신호들이 입력되는 FPC(508)에 접속될 FPC 접속 부분(507)은 기판(501)상에 제공된다.
데이터 라인 드라이버 회로(503)는 시프트 레지스터, 래치, 레벨 시프터, 및 버퍼와 같은 회로들을 가지며, 데이터 신호는 각각의 열의 데이터 라인에 출력된다. 스캔 라인 드라이버 회로 A(504) 및 스캔 라인 드라이버 회로 B(505)의 각각은 시프트 레지스터, 레벨 시프터, 및 버퍼와 같은 회로들을 가진다. 스캔 라인 드라이버 회로 A(504)는 각각의 행의 제 2 스캔 라인에 순차적 선택 펄스를 출력하고, 스캔 라인 드라이버 회로 B(505)는 각각의 행의 제 1 스캔 라인에 순차적 선택 펄스를 출력한다.
발광 소자가 광을 방출하는지 아닌지 여부는 선택 펄스들이 스캔 라인 드라이버 회로 A(504) 및 스캔 라인 드라이버 회로 B(505)로부터 출력되는 타이밍에서 각각의 화소에 기입된 데이터 신호에 따라 제어된다.
상기 드라이버 회로 외에, CPU 및 제어기와 같은 회로들은 기판(501) 상에 집적되어 형성될 수 있다. 이것은 접속되는 외부 회로들(IC)의 수를 감소시키고 무게 및 두께를 추가로 감소시키는 것을 가능하게 하고, 특히 모바일 단말들 등에 효과적이다.
이 명세서에서, 도 9에 도시된 바와 같이, FPC를 첨부하는 것에 대한 증가가 수행되고 발광 소자에 대해 EL 소자를 사용하는 패널은 EL 모듈이라 한다.
이 실시예는 상기 실시예 모드들 및 실시예들과 자유롭게 결합될 수 있다.
[실시예 3]
실시예 3은 전류 공급 라인의 전위가 주변 온도 변화 및 시간에 따른 변화에 의해 발생되는 발광 소자의 전류 값 변동으로 인한 효과를 억제하기 위하여 보상되는 실시예를 기술할 것이다.
발광 층에 유기 화합물을 사용하는 발광 소자는 저항 값(내부 저항 값)이 주변 온도에 따라 무기 재료를 사용하는 발광 소자 보다 쉽게 변화하는 특성을 가진다. 특히, 실온이 정상 온도로 설정될 때, 만약 온도가 정상 보다 높으면, 저항 값은 감소하고, 만약 온도가 정상보다 낮으면, 저항 값은 증가한다. 그러므로, 만약 온도가 증가하면, 동일한 전압을 인가하는 경우, 전류 값은 상승하여, 휘도가 원하는 휘도를 초과하게 한다. 만약 온도가 감소하면, 동일한 전압을 인가하는 경우, 전류 값은 감소하여, 휘도는 원하는 휘도 아래로 떨어진다. 발광 소자는 시간에 따라 전류 값이 감소하는 특성을 가진다. 특히, 발광 기간 및 비발광 기간이 누산될 때, 저항 값은 발광 소자의 열화와 함께 증가한다. 따라서, 만약 발광 기간 및 비발광 기간이 누산되면, 동일한 전압을 인가하는 경우, 전류 값은 감소하여 휘도는 원하는 휘도 아래로 떨어진다.
발광 소자의 상기 특성으로 인해, 휘도는 주변 온도의 변화 또는 시간에 따른 변화로 인하여 가변한다. 이 실시예에서, 보상을 위하여 본 발명의 전류 공급 라인의 전위를 사용함으로써, 주변 온도 변화 및 시간에 따른 변화에 의해 야기되는 발광 소자의 전류 값의 변동으로 인한 효과를 억제하는 것이 가능하다. 이 실시예는 발광 소자가 특히 저항 값이 주변 온도 변화 및 시간에 따른 변화에 의해 쉽게 변동하는 유기 EL 소자일 때 효과적이다.
도 10은 회로 구조를 도시한다. 화소에서, 도 1에 도시된 반도체 장치는 제공된다. 도 1과 동일한 부분에 대한 설명은 생략된다. 도 10에서, 전류 공급 라인(1401) 및 카운터 전극(1402)은 도 1에 도시된 바와 같이 드라이버 트랜지스 터(1403) 및 발광 소자(1404)를 통하여 서로 접속된다. 그 다음, 전류는 전류 공급 라인(1401)으로부터 카운터 전극(1402)으로 흐른다. 발광 소자(1404)는 전류 공급 라인(1401)으로부터 카운터 전극(1402)으로 흐르는 전류의 양에 따라 광을 방출한다. 참조 번호(1405)는 데이터 라인 드라이버 회로를 나타낸다.
그러한 화소 구조의 경우, 만약 전류 공급 라인(1401) 및 카운터 전극(1402)의 전위들이 고정되고 전류가 발광 소자(1404)로 흐르는 것이 유지되면, 발광 소자(1404)의 특성들은 열화한다. 게다가, 발광 소자(1404)의 특성은 주변 온도에 따라 변화한다.
특히, 만약 전류가 발광 소자(1404)로 흐르는 것이 유지되면, 전압 전류 특성은 시프트하기 시작한다. 다른 말로, 발광 소자(1404)의 저항 값은 증가하여, 흐르는 전류의 양은 비록 동일한 양의 전압이 인가될지라도 작아진다. 게다가, 비록 동일한 양의 전류가 공급될지라도, 휘도 효율은 상기 휘도를 낮추기 위해 감소한다. 온도 특성에 대해서, 만약 온도가 감소하면, 전압 전류 특성은 시프트하여 발광 소자(1404)의 저항 값을 상승시킨다.
그러므로, 상기된 열화 및 변동으로 인한 효과는 모니터 회로를 사용하여 보상된다. 이 실시예에서, 전류 공급 라인(1401)의 전위를 조절함으로써, 발광 소자(1404)의 온도에 의한 열화 및 변동은 보상된다.
여기서, 모니터 회로의 구조가 기술된다. 제 1 모니터 전력 소스 라인(1406) 및 제 2 모니터 전력 소스 라인(1407)은 모니터 전류 소스(1408) 및 모니터 발광 소자(1409)를 통하여 서로 접속된다. 모니터 발광 소자(1409) 및 모니터 전류 소스(1408)의 접속 지점에, 모니터 발광 소자(1409)의 전위를 출력하기 위한 샘플링 회로(1410)의 입력 단자가 접속된다. 샘플링 회로(1410)의 출력 단자에, 전류 공급 라인(1401)이 접속된다. 그러므로, 전류 공급 라인(1401)의 전위는 샘플링 회로(1410)의 출력에 의해 제어된다.
다음, 모니터 회로의 동작이 기술된다. 첫째, 모니터 전류 소스(1408)는 발광 소자(1404)가 가장 큰 수의 그레이스케일들을 가진 광을 방출하도록 요구되는 양을 가진 전류를 공급한다. 이때 전류 값은 Imax이다.
그 다음, 모니터 발광 소자(1409)의 대항 단부들에서, Imax의 양을 가진 전류를 공급하기 위하여 필요한 레벨을 가진 전압이 인가된다. 만약 모니터 발광 소자(1409)의 전류 전압 특성이 열화, 온도 등에 따라 변화하면, 모니터 발광 소자(1409)의 대향 단부들에 인가될 전압은 최적으로 변화한다. 그러므로, 모니터 발광 소자(1409)에서 변동의 효과(열화 또는 온도 변화와 같은)는 보상받을 수 있다.
샘플링 회로(1410)의 입력 단자에, 모니터 발광 소자(1409)에 인가될 전압이 입력된다. 그러므로, 샘플링 회로(1410)의 출력 단자의 전위, 즉 전류 공급 라인(1410)의 전위는 모니터 회로에 의해 보상되어, 열화 또는 온도에 의한 발광 소자(1404)의 변동은 보상될 수 있다.
샘플링 회로(1410)는 입력 전류에 따른 전압이 출력될 수 있는 한 임의의 종류의 회로일 수 있다. 예를 들어, 전압 추종 회로는 또한 일종의 증폭기 회로이고; 그러나, 상기 회로는 이것으로 제한되지 않는다. 상기 회로는 연산 증폭기, 바이폴라 트랜지스터, 및 MOS 트랜지스터 도는 이들의 결합 중 임의의 하나를 사용하여 형성될 수 있다.
모니터 발광 소자(1409)는 바람직하게 동시에 및 화소의 발광 소자(1404)와 동일한 제조 방법에 의해 동일한 기판상에 형성되는데, 그 이유는 특성이 모니터에 대한 발광 소자 및 화소에 배열될 발광 소자에서 상이할 경우, 보상이 오정렬되기 때문이다.
화소에 배열된 발광 소자(1404)가 전류가 흐르지 않는 기간을 종종 가지기 때문에, 만약 전류가 모니터 발광 소자(1409)로 흐르는 것을 유지하면, 열화는 발광 소자(1404)에서 보다는 오히려 모니터 발광 소자(1409)에서 진행된다. 그러므로, 샘플링 회로(1410)로부터 출력될 전위는 과도하게 보상된 전위가 된다. 따라서, 샘플링 회로(1410)로부터 출력된 전위는 화소의 실제 열화 정도를 따를 수 있다. 예를 들어, 만약 전체 스크린의 조명 비율이 평균 30%이면, 전류는 30%의 휘도에 해당하는 기간 동안 모니터 발광 소자(1409)에 공급될 수 있다. 이때, 모니터 발광 소자(1409)는 전류가 흐르지 않는 기간을 가지며; 그러나, 샘플링 회로(1410)의 출력 단자로부터 일정하게 전압을 공급할 필요가 있다. 이것을 달성하기 위하여, 샘플링 회로(1410)의 입력 단자는 커패시터 엘리먼트가 제공될 수 있고, 여기서 전류가 모니터 발광 소자(1409)에 공급될 때 생성되는 전위는 유지된다.
만약 모니터 회로가 가장 큰 수의 그레이스케일들에 따라 동작되면, 과도하게 보상된 전위는 출력된다. 그러나, 화소의 버닝-인(burning-in)(화소 당 열화 정도의 변동으로 인한 휘도 변화)가 중요하지 않기 때문에, 모니터 회로가 가장 큰 수의 그레이스케일들에 따라 동작되는 것이 바람직하다.
이 실시예에서, 드라이버 트랜지스터(1403)가 선형 영역에서 동작되는 것이 보다 바람직하다. 드라이버 트랜지스터(1403)는 선형 영역에서 동작됨으로써 스위치로서 적당하게 동작된다. 그러므로, 열화, 온도, 및 드라이버 트랜지스터(1403) 등에 의해 특징 변동 효과를 억제하는 것은 바람직하다. 선형 영역에서만 드라이버 트랜지스터(1403)를 동작시키는 경우, 전류가 발광 소자(1404)에 공급되는지 아닌지 여부는 디지털 방식으로 제어된다. 이 경우, 그레이스케일들의 수를 증가시키기 위하여, 시간 그레이스케일 방법, 영역 그레이스케일 방법 등을 결합하는 것이 바람직하다.
이 실시예는 상기 실시예 모드들 및 실시예들과 자유롭게 결합될 수 있다.
[실시예 4]
본 발명의 반도체 장치들이 장착된 전자 장비로서, 텔레비전 수신 장비, 비디오 카메라 또는 디지털 카메라와 같은 카메라, 고글 타입 디스플레이, 네비게이션 시스템, 사운드 재생 장치(카 오디오 구성요소와 같은), 컴퓨터, 게임 머신, 모바일 정보 터미널(모바일 컴퓨터, 모바일 전화, 모바일 게임 장치, 또는 전자 책과 같은), 기록 매체(특히, 재생된 이미지를 디스플레이하기 위한 디스플레이가 장착되고 디지털 다기능 디스크(DVD)와 같은 기록 매체를 재생하기 위한 장치) 등이 제공된다. 이들 전자 장비들의 특정 예들이 도 11, 도 12, 도 13A 및 13B, 도 14A, 도 15, 및 도 16A 내지 16E에 도시된다.
도 11은 디스플레이 패널(5001) 및 회로 기판(5011)이 결합되는 EL 모듈을 도시한다. 회로 기판(5011) 상에는, 제어 회로(5012), 신호 분할 회로(5013) 등이 형성되고, 디스플레이 패널(5001) 및 회로 기판(5011)은 접속 와이어(5014)로 서로 접속된다.
이런 디스플레이 패널(5001)은 다수의 화소들이 제공되는 화소 부분(5002), 스캔 라인 드라이버 회로(5003), 및 선택 화소에 비디오 신호를 공급하기 위한 데이터 라인 드라이버 회로(5004)가 장착된다. EL 모듈을 제조하는 경우, 화소 부분(5002)에 화소들을 구성하는 반도체 장치들은 상기 실시예들을 사용하여 제조될 수 있다. 게다가, 스캔 라인 드라이버 회로(5003) 및 데이터 라인 드라이버 회로(5004)와 같은 제어 드라이버 회로 부분들은 상기 실시예들에 의해 형성된 TFT들을 사용하여 제조될 수 있다. 따라서, 도 11에 도시된 EL 모듈 텔레비전이 완성될 수 있다.
도 12는 EL 텔레비전 수신 기계의 메인 구성을 도시하는 블록도이다. 비디오 신호 및 오디오 신호는 튜너(5101)로 수신된다. 비디오 신호는 이미지 신호 증폭 회로(5102), 이미지 신호 증폭 회로(5102)로부터 출력된 신호를 적색, 녹색, 또는 청색에 해당하는 컬러 신호로 전환하기 위한 이미지 신호 처리 회로(5103), 및 드라이버 IC 입력 사양에 따라 이미지 신호를 전환하기 위한 제어 회로(5012)에 의해 처리된다. 제어 회로(5012)는 스캔 라인측 및 데이터 라인측에 각각 신호들을 출력한다. 디지털 구동의 경우, 신호 분할 회로(5013)는 데이터 라인측에 제공될 수 있어서, 입력된 디지털 신호는 m개의 신호들로 분할되고 공급될 수 있다.
튜너(5101)로 수신된 신호들 중에서, 오디오 신호는 오디오 신호 증폭 회로(5105)에 전송되고 오디오 신호 처리 회로(5106)를 통하여 스피커(5107)에 출력된다. 제어 회로(5108)는 수신 스테이션과 같은 제어 정보(수신 주파수) 또는 입력 부분(5109)으로부터의 볼륨을 수신하고 하나의 신호를 튜너(5101) 또는 오디오 신호 처리 회로(5106)에 전송한다.
도 13A에 도시된 바와 같이, 텔레비전 수신 기계는 하우징(5201)에 EL 모듈을 통합하여 완성될 수 있다. EL 모듈로 디스플레이 스크린(5202)이 형성된다. 게다가, 스피커들(5203), 동작 스위치(5204) 등은 적당하게 제공된다.
도 13B는 단지 하나의 디스플레이가 무선으로 운반되는 텔레비전 수신 장비를 도시한다. 하우징(5212)은 배터리 및 신호 수신기를 통합하고, 디스플레이 부분(5213) 및 스피커 부분(5217)은 배터리로 구동된다. 배터리는 배터리 충전기(5210)로 반복되게 충전될 수 있다. 배터리 충전기(5210)는 비디오 신호를 전송 및 수신할 수 있고 비디오 신호를 디스플레이의 신호 수신기에 전송할 수 있다. 하우징(5212)은 동작 키(5216)에 의해 제어된다. 도 13B에 도시된 장비가 동작 키(5216)를 동작시킴으로써 하우징(5212)으로부터 배터리 충전기(5210)로 신호를 전송할 수 있기 때문에, 상기 장비는 또한 양방향 비디오/오디오 통신 장치라 할 수 있다. 게다가, 동작 키(5216)를 동작시킴으로써, 신호는 하우징(5212)으로부터 배터리 충전기(5210)로 전송될 수 있고 신호는 배터리 충전기(5210)로부터 또 다른 전자 장비로 추가로 전송될 수 있어서, 또 다른 전자 장비와의 통신이 또한 가능하다. 그러므로, 범용 원격 제어 장치라 한다. 본 발명은 디스플레이 부분(5213)에 적용될 수 있다.
도 11, 도 12 및 도 13A 및 13B에 도시된 텔레비전 수신 장비에서 본 발명의 반도체 장치를 사용함으로써, 제 1 트랜지스터(드라이버 트랜지스터)의 게이트 전극에 인가될 온/오프 전위 및 디스플레이 부분의 화소에서 데이터 라인 크기의 전위를 개별적으로 설정하는 것이 가능하다. 그러므로, 데이터 라인의 크기는 작게 설정될 수 있고, 이에 따라 전력을 훨씬 덜 소비하는 반도체 장치가 제공될 수 있다. 따라서, 크게 억제된 전력 소비를 가진 제품이 소비자들에게 제공될 수 있다.
물론, 본 발명은 텔레비전 수신 장치에 제한되지 않고, 본 발명은 퍼스널 컴퓨터들에 대한 모니터들, 철도역 또는 공항들에서 정보 디스플레이 판과 같은 큰 디스플레이 매체, 또는 거리에서의 광고 디스플레이 판들과 같은 큰 디스플레이 매체와 같은 다양한 목적들에 적용될 수 있다.
도 14A는 디스플레이 패널(5301) 및 인쇄 배선 기판(5302)이 결합되는 모듈을 도시한다. 디스플레이 패널(5301)에는 다수의 화소들이 제공되는 화소 부분(5303), 제 1 스캔 라인 드라이버 회로(5304), 제 2 스캔 라인 드라이버 회로(5305), 및 선택된 화소에 비디오 신호를 공급하기 위한 데이터 라인 드라이버 회로(5306)가 장착된다.
인쇄 배선 기판(5302)에는 제어기(5307), 중앙 처리 유니트(CPU)(5308), 메모리(5309), 전력 소스 회로(5310), 오디오 처리 회로(5311), 전송/수신 회로(5312) 등이 장착된다. 인쇄 배선 기판(5302) 및 디스플레이 패널(5301)은 가요성 배선 기판(FPC)(5313)에 의해 서로 접속된다. 인쇄 배선 기판(5302)에는 커패 시터 엘리먼트, 버퍼 회로 등이 제공될 수 있어서 전력 소스 전압 및 신호상 노이즈, 및 신호 상승 시간의 지연이 방지될 수 있다. 게다가, 제어기(5307), 오디오 처리 회로(5311), 메모리(5309), CPU(5308), 전력 소스 회로(5310) 등은 COG(칩 온 글래스) 방법에 의해 디스플레이 패널(5301)에 장착될 수 있다. COG 방법에 의해, 인쇄 배선 기판(5302)의 크기는 감소될 수 있다.
다양한 제어 신호들은 인쇄 배선 기판(5302)에 제공된 인터페이스(I/F) 부분(5314)을 통하여 입력/출력된다. 게다가, 안테나 및 인쇄 배선 기판(5302) 사이의 신호를 전송/수신하기 위한 안테나 포트(5315)는 인쇄 배선 기판(5302)에 제공된다.
도 14B는 도 14A에 도시된 모듈을 도시하는 블록도이다. 이 모듈은 메모리(5309)로서 VRAM(5316), DRAM(5317), 플래시 메모리(5318) 등을 가진다. VRAM(5316)은 패널 상에 디스플레이될 이미지 데이터를 저장하고, DRAM(5317)은 이미지 데이터 또는 오디오 데이터를 저장하고, 플래시 메모리(5318)는 다양한 프로그램들을 저장한다.
전력 소스 회로(5310)는 디스플레이 패널(5301), 제어기(5307), CPU(5308), 오디오 처리 유니트(5311), 메모리(5309), 및 전송/수신 회로(5312)를 동작시키기 위한 전력을 공급한다. 전력 소스 회로(5310)에는 때때로 패널의 사양에 따라 전류 소스가 장착된다.
CPU(5308)는 제어 신호 생성 회로(5320), 디코더(5321), 레지스터(5322), 산술 회로(5323), RAM(5324), CPU(5308)를 위한 인터페이스(I/F) 부분(5319) 등을 가 진다. 인터페이스 부분(5319)을 통하여 CPU(5308)에 입력되는 다양한 신호들은 레지스터(5322)에 일단 유지된 후 산술 회로(5323), 디코더(5321) 등에 입력된다. 산술 회로(5323)는 입력된 신호를 바탕으로 계산을 수행하고 다양한 명령들을 전송하기 위한 어드레스를 지정한다. 반면, 디코더(5321)에 입력된 신호는 디코딩되고 디코딩된 신호는 제어 신호 생성 회로(5320)에 입력된다. 제어 신호 생성 회로(5320)는 입력된 신호를 바탕으로 다양한 명령들을 포함하는 신호를 생성하고 산술 회로(5323)에 의해 지정된 어드레스에, 특히 메모리(5309), 전송/수신 회로(5312), 오디오 처리 회로(5311), 제어기(5307) 등에 신호를 전송한다.
메모리(5309), 전송/수신 회로(5312), 오디오 처리 회로(5311), 및 제어기(5307)는 수신된 명령들에 따라 동작한다. 그 후 동작은 간단하게 기술된다.
입력 수단(5325)으로부터 입력된 신호는 I/F 부분(5314)을 통하여 인쇄 배선 기판(5302)상에 장착된 CPU(5308)에 전송된다. 제어 신호 생성 회로(5320)는 포인팅 장치 또는 키보드와 같은 입력 수단(5325)으로부터 전송된 신호에 따라 VRAM(5316)에 저장된 이미지 데이터를 미리 결정된 포맷으로 전환하고 전환된 이미지 데이터를 제어기(5307)에 전송한다.
제어기(5307)는 패널의 사양에 따라 CPU(5308)로부터 전송된 이미지 데이터를 포함하는 신호를 처리하고 이 신호를 디스플레이 패널(5301)에 공급한다. 제어기(5307)는 Hsync 신호, Vsync 신호, 클럭 신호(CLK), 교류 전압(AC Cont), 및 CPU(5308)로부터 입력된 다양한 신호들 및 전력 소스 회로(5310)로부터 입력된 전력 소스 전압을 바탕으로 하는 스위칭 신호(L/R)를 생성하고, 이들 신호들을 디스 플레이 패널(5301)에 공급한다.
전송/수신 회로(5312)는 안테나(5328)를 사용하여 전자파로서 전송 및 수신된 신호를 처리하고 특히 절연기, 대역통과 필터, VCO(전압 제어 발진기), LPF(저역 통과 필터), 결합기, 또는 밸룬(balun)과 같은 고주파 회로를 포함한다. 전송/수신 회로(5312)로부터 전송 및 수신된 신호들 중에서, 오디오 정보를 포함하는 신호는 CPU(5308)부터의 명령에 따라 오디오 처리 회로(5311)에 전송된다.
CPU(5308)의 명령에 따라 전송된 오디오 정보를 포함하는 신호는 오디오 처리 회로(5311)에서 오디오 신호로 복조되고 스피커(5327)로 전송된다. 마이크로폰(5326)으로부터 전송된 오디오 신호는 오디오 처리 회로(5311)에서 변조되고 CPU(5308)로부터 명령에 따라 전송/수신 회로(5312)에 전송된다.
제어기(5307), CPU(5308), 전력 소스 회로(5310), 오디오 처리 회로(5311), 및 메모리(5309)는 이런 실시예에서 패키지로서 장착될 수 있다. 이 실시예는 절연기, 대역통과 필터, VCO(전압 제어 발진기), LPF(저역 통과 필터), 결합기, 또는 밸룬과 같은 고주파 회로와 다른 임의의 회로에 적용될 수 있다.
도 15는 도 14A 및 14B에 도시된 모듈을 포함하는 모바일 전화의 모드를 도시한다. 디스플레이 패널(5301)은 하우징(5330)에 분리 가능하게 통합된다. 하우징(5330)은 디스플레이 패널(5301)의 크기에 따라 임의의 모양 및 크기를 가질 수 있다. 고정된 디스플레이 패널(5301)을 가진 하우징(5330)은 인쇄 기판(5331)에 장착되고 모듈로서 어셈블리된다.
디스플레이 패널(5301)은 FPC(5313)를 통하여 인쇄 기판(5331)에 접속된다. 인쇄 기판(5331)은 스피커(5332), 마이크로폰(5333), 전송/수신 회로(5334), 및 CPU, 제어기 등을 포함하는 신호 처리 회로(5335)가 제공된다. 상기 모듈은 입력 수단(5336), 배터리(5337), 및 안테나(5340)와 결합되고 하우징(5339)에 배치된다. 디스플레이 패널(5301)의 화소 부분은 하우징(5339)에 형성된 개방 윈도우로부터 관찰되도록 제공된다.
이 실시예의 모바일 전화는 기능 및 의도된 목적에 따라 다양한 모드들로 변화될 수 있다. 예를 들어, 다수의 디스플레이 패널들이 제공될 수 있거나, 또는 하우징은 다수의 하우징들로 적절히 분할될 수 있고 하우징들은 개방 및 폐쇄하기 위하여 힌지(hinge)로 서로 접속될 수 있다.
도 15에 도시된 모바일 전화는 실시예 모드 1에 기술된 것과 유사한 반도체 장치에 포함된 화소들이 디스플레이 패널(5301)에 매트릭스로 배열되는 구조를 가진다. 반도체 장치에서, 드라이버 트랜지스터의 게이트 전극에 인가될 온/오프 전위 및 화소에서 데이터 라인의 크기 전위는 개별적으로 설정될 수 있다. 그러므로, 데이터 라인의 크기는 작게 설정되고 반도체 장치의 전력 소비는 크게 억제될 수 있다. 반도체 장치를 포함하는 디스플레이 패널(5301)이 유사한 특성을 가지기 때문에, 전력 소비의 큰 감소는 모바일 전화에서 달성된다. 이 특성은 전력 소스 회로들의 수 및 크기를 크게 감소시키고; 그러므로, 하우징(5339)은 무게가 더 가벼울 수 있다. 본 발명의 모바일 전화가 적은 전력을 소비하고 무게가 가볍기 때문에 개선된 휴대성을 가진 제품들이 소비자들에 제공될 수 있다.
도 16A는 하우징(6001), 지원기(6002), 디스플레이 부분(6003) 등을 포함하 는 텔레비전 장치를 도시한다. 텔레비전 장치에서, 실시예 모드 1에 기술된 것과 유사한 반도체 장치에 포함된 화소들은 디스플레이 부분(6003)에 매트릭스로 배열된다. 반도체 장치에서, 드라이버 트랜지스터의 게이트 전극에 인가될 온/오프 전위 및 화소에서 데이터 라인 크기의 전위는 개별적으로 설정될 수 있다. 그러므로, 데이터 라인의 크기는 작게 설정될 수 있고 반도체 장치의 전력 소비는 크게 억제될 수 있다. 반도체 장치를 포함하는 디스플레이 부분(6003)이 유사한 특성을 가지기 때문에, 전력 소비의 큰 감소는 텔레비전 장치에서 달성된다. 이런 특성이 전력 소스 회로들의 수 및 크기를 크게 감소시키기 때문에, 하우징(6001)은 무게가 더 가벼울 수 있다. 본 발명의 텔레비전 장치가 전력을 덜 소비하고 무게가 더 가볍기 때문에, 환경에 머물기에 적당한 제품들은 소비자들에 제공될 수 있다.
도 16B는 메인 몸체(6101), 하우징(6102), 디스플레이 부분(6103), 키보드(6104), 외부 접속 포트(6105), 포인팅 마우스(6106) 등을 포함하는 컴퓨터를 도시한다. 컴퓨터에서, 실시예 모드 1에 기술된 것과 유사한 반도체 장치에 포함된 화소들은 디스플레이 부분(6103)에 매트릭스 방식으로 배열된다. 반도체 장치에서, 드라이버 트랜지스터의 게이트 전극에 인가될 온/오프 전위 및 화소에서 데이터 라인 크기의 전위는 개별적으로 설정될 수 있다. 그러므로, 데이터 라인의 크기는 작게 설정될 수 있고 반도체 장치의 전력 소비는 크게 억제될 수 있다. 반도체 장치를 포함하는 디스플레이 부분(6103)이 유사한 특성을 가지기 때문에, 전력 소비의 큰 감소는 컴퓨터에서 달성된다. 이런 특성이 전력 소스 회로들의 수 및 크기를 크게 감소시킬 수 있고, 그러므로 메인 몸체(6101) 및 하우징(6102)은 무게 가 더 가벼울 수 있다. 본 발명의 컴퓨터는 전력을 덜 소비하고 무게가 가볍기 때문에, 높은 편리성을 가진 제품들이 소비자들에 제공될 수 있다.
도 16C는 메인 몸체(6201), 디스플레이 부분(6202), 스위치(6203), 동작 키들(6204), 적외선 포트(6205) 등을 포함하는 모바일 컴퓨터를 도시한다. 모바일 컴퓨터에서, 실시예 모드 1에 기술된 것과 유사한 반도체 장치에 포함된 화소들은 디스플레이 부분(6202)에 매트릭스로 배열된다. 반도체 장치에서, 드라이버 트랜지스터의 게이트 전극에 인가될 온/오프 전위 및 화소에서 데이터 라인 크기의 전위는 개별적으로 설정될 수 있다. 그러므로, 데이터 라인의 크기는 작게 설정될 수 있고 반도체 장치의 전력 소비는 크게 억제될 수 있다. 반도체 장치를 포함하는 디스플레이 부분(6202)이 유사한 특성을 가지기 때문에, 전력 소비의 큰 감소는 모바일 컴퓨터에서 달성된다. 이런 특성이 전력 소스 회로들의 수 및 크기를 크게 감소시킬 수 있고, 그러므로 메인 몸체(6201)는 무게가 더 가벼울 수 있다. 본 발명의 모바일 컴퓨터가 전력을 덜 소비하고 무게가 가볍기 때문에, 높은 편리성을 가진 제품들이 소비자들에 제공될 수 있다.
도 16D는 하우징(6301), 디스플레이 부분(6302), 스피커 부분들(6303), 동작 키들(6304), 기록 매체 삽입부(6305) 등을 포함하는 모바일 게임 머신을 도시한다. 모바일 게임 장치에서, 실시예 모드 1에 기술된 것과 유사한 반도체 장치에 포함된 화소들은 디스플레이 부분(6202)에 매트릭스로 배열된다. 반도체 장치에서, 드라이버 트랜지스터의 게이트 전극에 인가될 온/오프 전위 및 화소에서 데이터 라인 크기의 전위는 개별적으로 설정될 수 있다. 그러므로, 데이터 라인의 크기는 작게 설정될 수 있고 반도체 장치의 전력 소비는 크게 억제될 수 있다. 반도체 장치를 포함하는 디스플레이 부분(6302)이 유사한 특성을 가지기 때문에, 전력 소비의 큰 감소는 모바일 게임 머신에서 달성된다. 이런 특성은 전력 소스 회로들의 수 및 크기를 크게 감소시킬 수 있고, 그러므로 하우징(6301)은 무게가 더 가벼울 수 있다. 본 발명의 모바일 게임 머신이 전력을 덜 소비하고 무게가 가볍기 때문에, 높은 편리성을 가진 제품들이 소비자들에 제공될 수 있다.
도 16E는 메인 몸체(6401), 하우징(6402), 디스플레이 부분 A(6403), 디스플레이 부분 B(6404), 기록 매체(DVD와 같은) 판독 부분(6405), 동작 키(6406), 스피커 부분(6407) 등을 포함하는 기록 매체(특히 DVD 재생 장치)가 장착된 모바일 이미지 재생 장치를 도시한다. 디스플레이 부분 A(6403)은 주로 이미지 정보를 디스플레이하고 디스플레이 부분 B(6404)은 주로 텍스트 정보를 디스플레이 한다. 이런 이미지 재생 장치에서, 실시예 모드 1에 기술된 것과 유사한 반도체 장치에 포함된 화소들은 디스플레이 부분들 A(6403) 및 B(6404)에 매트릭스로 배열된다. 반도체 장치에서, 드라이버 트랜지스터의 게이트 전극에 인가될 온/오프 전위 및 화소에서 데이터 라인 크기의 전위는 개별적으로 설정될 수 있다. 그러므로, 데이터 라인의 크기는 작게 설정될 수 있고 반도체 장치의 전력 소비는 크게 억제될 수 있다. 반도체 장치들을 포함하는 디스플레이 부분들 A 및 B(6403 및 6404))가 유사한 특성을 가지기 때문에, 전력 소비의 큰 감소는 이미지 재생 장치에서 달성된다. 이런 특성이 전력 소스 회로들의 수 및 크기를 크게 감소시킬 수 있고, 그러므로 메인 몸체(6401) 및 하우징(6402)은 무게가 더 가벼울 수 있다. 본 발명의 이미지 재생 장치가 전력을 덜 소비하고 무게가 더 가볍기 때문에, 높은 편리성을 가진 제품들이 소비자들에 제공될 수 있다.
이들 전자 장비들에 사용된 디스플레이 장치들은 크기, 세기 및 의도된 목적에 따라 유리 기판뿐 아니라 열 저항 플라스틱 기판을 사용하여 형성될 수 있다. 따라서, 무게의 추가 감소는 달성될 수 있다.
이 실시예에 도시된 실시예들은 단지 예들이고 본 발명은 이들에 제한되지 않는다.
이 실시예는 상기 실시예 모드들 및 실시예들의 임의의 기술과 자유롭게 결합될 수 있다.
이 출원은 2005년 4월 18일 일본 특허청에 출원된 일본특허출원 번호 2005-119676호에 기초하고, 그 전체 내용은 참조로써 본 명세서에 통합된다.
Claims (27)
- 반도체 장치에 있어서,발광 소자;스캔 라인;데이터 라인;전류 공급 라인;소스 및 드레인 중 하나가 상기 전류 공급 라인에 접속되고, 다른 하나가 상기 발광 소자의 하나의 전극에 접속되는 제 1 트랜지스터;게이트가 상기 데이터 라인에 접속되고, 소스 및 드레인 중 하나가 상기 스캔 라인에 접속되고, 다른 하나가 상기 제 1 트랜지스터의 게이트에 접속된 제 2 트랜지스터; 및게이트와, 소스 및 드레인 중 하나가 상기 스캔 라인에 접속되고 상기 소스 및 상기 드레인 중 다른 하나가 상기 제 2 트랜지스터의 소스 및 드레인 중 다른 하나에 접속되는 제 3 트랜지스터를 포함하는, 반도체 장치.
- 제 1 항에 있어서,상기 제 1 트랜지스터는 P 채널 트랜지스터이고, 상기 제 2 트랜지스터 및 상기 제 3 트랜지스터는 N 채널 트랜지스터들인, 반도체 장치.
- 반도체 장치에 있어서,발광 소자;스캔 라인;데이터 라인;전류 공급 라인;소스 및 드레인 중 하나가 상기 전류 공급 라인에 접속되고, 다른 하나가 상기 발광 소자의 하나의 전극에 접속되는 제 1 트랜지스터;게이트가 상기 데이터 라인에 접속되고, 소스 및 드레인 중 하나가 상기 스캔 라인에 접속되고, 다른 하나가 상기 제 1 트랜지스터의 게이트에 접속되는 제 2 트랜지스터; 및하나의 전극이 상기 스캔 라인에 접속되고, 다른 전극이 상기 제 2 트랜지스터의 소스 및 드레인 중 다른 하나에 접속되는 다이오드를 포함하는, 반도체 장치.
- 제 3 항에 있어서,상기 제 1 트랜지스터는 P 채널 트랜지스터이고, 상기 제 2 트랜지스터는 N 채널 트랜지스터인, 반도체 장치.
- 제 1 항 또는 제 3 항에 있어서,커패시터를 더 포함하고, 상기 커패시터는 상기 제 1 트랜지스터의 게이트에 접속된 하나의 전극과, 상기 전류 공급 라인에 접속된 다른 전극을 포함하는, 반도 체 장치.
- 제 1 항 또는 제 3 항에 있어서,상기 제 2 트랜지스터의 소스 및 드레인 중 다른 하나와 상기 제 1 트랜지스터의 게이트 사이의 전기 접속 및 접속해제를 제어하기 위한 스위치를 더 포함하는, 반도체 장치.
- 제 1 항 또는 제 3 항에 있어서,상기 전류 공급 라인의 전위는 상기 발광 소자의 다른 전극의 전위보다 높은, 반도체 장치.
- 반도체 장치에 있어서,발광 소자;스캔 라인;데이터 라인;전류 공급 라인;노드;게이트가 상기 노드에 접속되고, 소스 및 드레인 중 하나가 상기 전류 공급 라인에 접속되고, 다른 하나가 상기 발광 소자의 하나의 전극에 접속되는 제 1 트랜지스터; 및상기 데이터 라인 및 상기 스캔 라인의 전위들에 따라 턴온 또는 오프되고 상기 노드의 전위를 결정하는 제 2 트랜지스터를 포함하고,상기 노드의 전위는 상기 데이터 라인의 전위에 따르지 않고 상기 제 1 트랜지스터를 턴오프하기 위한 전위로 설정되는, 반도체 장치.
- 제 8 항에 있어서,상기 제 2 트랜지스터의 게이트는 상기 데이터 라인에 접속되고, 상기 제 2 트랜지스터의 소스 및 드레인 중 하나는 상기 스캔 라인에 접속되고, 다른 하나는 상기 노드에 접속되는, 반도체 장치.
- 제 8 항에 있어서,상기 전류 공급 라인의 전위는 상기 발광 소자의 다른 전극의 전위보다 높은, 반도체 장치.
- 제 8 항에 있어서,상기 제 1 트랜지스터는 P 채널 트랜지스터이고, 상기 제 2 트랜지스터는 N 채널 트랜지스터인, 반도체 장치.
- 반도체 장치에 있어서,발광 소자;스캔 라인;데이터 라인;전류 공급 라인;제 1 노드;제 2 노드;게이트가 상기 제 1 노드에 접속되고, 소스 및 드레인 중 하나가 상기 전류 공급 라인에 접속되고, 다른 하나는 상기 발광 소자의 하나의 전극에 접속되는 제 1 트랜지스터;상기 데이터 라인 및 상기 스캔 라인의 전위들에 따라 턴온 또는 오프되고 상기 제 2 노드의 전위를 결정하는 제 2 트랜지스터; 및상기 제 1 노드 및 상기 제 2 노드 사이의 전기 접속 또는 접속 해제를 제어하기 위한 스위치를 포함하고,상기 제 2 노드의 전위는 상기 데이터 라인의 전위에 따르지 않고 상기 제 1 트랜지스터를 턴오프하기 위한 전위로 설정되는, 반도체 장치.
- 제 12 항에 있어서,상기 제 2 트랜지스터의 게이트는 상기 데이터 라인에 접속되고, 상기 제 2 트랜지스터의 소스 및 드레인 중 하나는 스캔 라인에 접속되고, 다른 하나는 상기 제 2 노드에 접속되는, 반도체 장치.
- 제 12 항에 있어서,상기 전류 공급 라인의 전위는 상기 발광 소자의 다른 전극의 전위보다 높은, 반도체 장치.
- 제 12 항에 있어서,상기 제 1 트랜지스터는 P 채널 트랜지스터이고, 상기 제 2 트랜지스터는 N 채널 트랜지스터인, 반도체 장치.
- 반도체 장치에 있어서,발광 소자;제 1 스캔 라인;제 2 스캔 라인;데이터 라인;전류 공급 라인;소스 및 드레인 중 하나가 상기 전류 공급 라인에 접속되고, 다른 하나가 상기 발광 소자의 하나의 전극에 접속되는 제 1 트랜지스터;게이트가 상기 데이터 라인에 접속되고, 소스 및 드레인 중 하나가 상기 제 1 스캔 라인에 접속되고, 다른 하나가 상기 제 1 트랜지스터의 게이트에 접속되는 제 2 트랜지스터;게이트 및 소스 및 드레인 중 하나가 상기 제 1 스캔 라인에 접속되고, 상기 소스 및 드레인 중 다른 하나가 상기 제 2 트랜지스터의 소스 및 드레인 중 다른 하나에 접속되는 제 3 트랜지스터; 및게이트가 상기 제 2 스캔 라인에 접속되고, 소스 및 드레인 중 하나가 상기 제 2 트랜지스터의 소스 및 드레인 중 다른 하나에 접속되고, 소스 및 드레인 중 다른 하나가 상기 제 1 트랜지스터의 게이트에 접속되는 제 4 트랜지스터를 포함하는, 반도체 장치.
- 제 16 항에 있어서,상기 제 1 트랜지스터는 P 채널 트랜지스터이고, 상기 제 2 내지 제 4 트랜지스터들은 N 채널 트랜지스터들인, 반도체 장치.
- 반도체 장치에 있어서,발광 소자;제 1 스캔 라인;제 2 스캔 라인;데이터 라인;전류 공급 라인;소스 및 드레인 중 하나가 상기 전류 공급 라인에 접속되고, 다른 하나가 상기 발광 소자의 하나의 전극에 접속되는 제 1 트랜지스터;게이트가 상기 데이터 라인에 접속되고, 소스 및 드레인 중 하나가 상기 제 1 스캔 라인에 접속되고, 다른 하나가 상기 제 1 트랜지스터의 게이트에 접속되는 제 2 트랜지스터;하나의 전극이 상기 제 1 스캔 라인에 접속되고, 다른 전극이 상기 제 2 트랜지스터의 소스 및 드레인 중 다른 하나에 접속되는 다이오드; 및게이트가 상기 제 2 스캔 라인에 접속되고, 소스 및 드레인 중 하나가 상기 제 2 트랜지스터의 소스 및 드레인 중 다른 하나에 접속되고, 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 1 트랜지스터의 게이트에 접속되는, 반도체 장치.
- 제 18 항에 있어서,상기 제 1 트랜지스터는 P 채널 트랜지스터이고, 상기 제 2 및 제 4 트랜지스터들은 N 채널 트랜지스터들인, 반도체 장치.
- 제 16 항 또는 제 18 항에 있어서,커패시터를 더 포함하고, 상기 커패시터는 상기 제 1 트랜지스터의 게이트에 접속된 하나의 전극과, 상기 전류 공급 라인에 접속된 다른 전극을 포함하는, 반도체 장치.
- 제 16 항 또는 제 18 항에 있어서,상기 전류 공급 라인의 전위는 상기 발광 소자의 다른 전극의 전위보다 높은, 반도체 장치.
- 반도체 장치에 있어서,발광 소자;제 1 스캔 라인;제 2 스캔 라인;데이터 라인;전류 공급 라인;소스 및 드레인 중 하나가 상기 전류 공급 라인에 접속되고, 다른 하나가 상기 발광 소자의 하나의 전극에 접속되는 제 1 트랜지스터;게이트가 상기 데이터 라인에 접속되고, 소스 및 드레인 중 하나가 상기 제 1 스캔 라인에 접속되고, 다른 하나가 상기 제 1 트랜지스터의 게이트에 접속되는 제 2 트랜지스터;게이트가 상기 제 1 스캔 라인에 접속되고, 소스 및 드레인 중 하나가 상기 전류 공급 라인에 접속되고, 상기 소스 및 상기 드레인 중 다른 하나가 상기 제 2 트랜지스터의 소스 및 드레인 중 다른 하나에 접속되는 제 3 트랜지스터; 및게이트가 상기 제 2 스캔 라인에 접속되고, 소스 및 드레인 중 하나가 상기 제 2 트랜지스터의 소스 및 드레인 중 다른 하나에 접속되고, 상기 소스 및 상기 드레인 중 다른 하나가 상기 제 1 트랜지스터의 게이트에 접속되는 제 4 트랜지스터를 포함하는, 반도체 장치.
- 제 22 항에 있어서,상기 제 1 트랜지스터는 P 채널 트랜지스터이고, 상기 제 2 내지 제 4 트랜지스터는 N 채널 트랜지스터들인, 반도체 장치.
- 제 22 항에 있어서,커패시터를 더 포함하고, 상기 커패시터는 상기 제 1 트랜지스터의 게이트에 접속된 하나의 전극과, 상기 전류 공급 라인에 접속된 다른 전극을 포함하는, 반도체 장치.
- 제 22 항에 있어서,상기 전류 공급 라인의 전위는 상기 발광 소자의 다른 전극의 전위보다 높은, 반도체 장치.
- 각각의 화소가 제 1 항, 제 3 항, 제 8 항, 제 12 항, 제 16 항, 제 18 항 또는 제 22 항 중 어느 한 항에 기술된 반도체 장치를 포함하는 디스플레이 장치.
- 제 26 항에 따른 상기 디스플레이 장치가 장착된 전자 장비.
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