KR20070101118A - 비휘발성 메모리, 그 제조 방법, 및 당해 메모리의 기록 및판독 방법 - Google Patents

비휘발성 메모리, 그 제조 방법, 및 당해 메모리의 기록 및판독 방법 Download PDF

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KR20070101118A
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히로유키 다나카
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오끼 덴끼 고오교 가부시끼가이샤
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Abstract

(과제) 대폭적인 제조 장치의 갱신 등이 없어도 메모리의 집적도를 향상시켜, 칩 면적 축소에 의한 코스트 다운을 도모하는 것이다.
(해결 수단) 본 발명에 의한 비휘발성 메모리의 메모리 셀은, 상부 전극 및 하부 전극과, 당해 상부 전극에서 하부 전극까지의 사이에, 한 번만 상태 변화가 가능한 상태 변화부를 포함한다. 이 상태 변화부는, P 형 반도체 또는 N 형 반도체 중 어느 일방의 반도체로 이루어지는 제 1 반도체층과, 상기 P 형 반도체 또는 N 형 반도체의 타방의 반도체로 이루어지고 상기 제 1 반도체층의 상하 각각에서 PN 접합부를 개재하여 형성된 제 2 반도체층을 구비하여 구성된다.
비휘발성 메모리, 메모리 셀 어레이, 데이터 기록 방법, 데이터 판독 방법.

Description

비휘발성 메모리, 그 제조 방법, 및 당해 메모리의 기록 및 판독 방법{NONVOLATILE MEMORY, MANUFACTURING METHOD THEREOF, AND METHOD FOR READING AND WRITING ON THE MEMORY}
도 1 은 본 발명의 실시예에 관련되는 비휘발성 메모리를 포함하는 반도체 장치를 설명하는 도.
도 2 는 본 발명의 실시예에 관련되는 비휘발성 메모리의 상태 변화를 설명하는 도.
도 3 은 본 발명의 실시예에 관련되는 비휘발성 메모리의 각 상태를 설명하는 도.
도 4 는 본 발명의 실시예에 관련되는 비휘발성 메모리의 각 상태에서의 판독시의 전류 상태를 나타내는 표.
도 5 는 본 발명의 다른 실시예에 관련되는 비휘발성 메모리의 구조를 설명하는 도.
도 6 은 본 발명의 또 다른 실시예에 관련되는 비휘발성 메모리의 구조를 설명하는 도.
도 7 은 종래의 비휘발성 메모리를 설명하는 도.
※ 도면의 주요 부분에 대한 부호의 설명 ※
1 : 트랜지스터 2 : 메모리 셀
3, 23, 33 : 상부 전극 (상부 전극 배선)
4, 24, 34 : 하부 전극 (하부 전극 배선)
5, 6, 7, 26, 27, 36 : 폴리실리콘
8, 8a, 8b, 28a, 28b, 38a, 38b : PN 접합부
9a, 9b, 9c, 29, 39 : 층간 절연막
10 ; 실리콘 기판 11 : 접속 도체
12 : 트랜지스터 입출력 도선 20 : 비아 홀
일본 특허공표공보 2002－530850호
본 발명은, 원 타임 프로그래머블 (OTP) ROM 이라고도 불리며, 상태 변화가 한 번만 가능한 불가역성 상태 변화부를 구비하고, 전원이 끊기더라도 메모리 내용이 소거되지 않는 비휘발성 반도체 메모리에 관한 것이다.
반도체 메모리 중 비휘발성 메모리는, 마스크 ROM 과 필드·프로그래머블·메모리의 2 종류로 나누어 진다. 마스크 ROM 은, 공장 제조시에 한 번만 기입되는 반영구적으로 소거 불능인 메모리이다. 한편, 필드·프로그래머블·메모리는, 「1 회만 기록」이 가능한 비휘발 메모리와 「기록/소거/재기록」이 가능한 비휘발 메모리로 분류된다. 1 회만 기록할 수 있는 것은, PROM (프로그래머블 ROM) 또는 OTPROM (원 타임 프로그래머블 ROM) 이라고 불린다. 또한, 「기록/소거/재기록」이 가능한 것은, UVEPROM (자외선 소거형 프로그래머블 ROM), EEPROM (전기적 소거형 프로그래머블 ROM), 또는 플래시 EEPROM (고속 플렉서블 EEPROM) 이라고 불린다.
마스크 ROM 은 저렴하지만, 제조 공정 중에 프로그램 데이터를 기입하기 때문에, 유저가 발주하고 나서 수중에 넣기까지 장시간을 필요로 하고, 프로그램 버그의 대응시에 시간이 걸린다. 한편, 필드·프로그래머블·메모리는, 마스크 ROM 보다 유연성이 높고, 프로그램 버그의 대응도 빨리 할 수 있기 때문에 단시간에 유저로의 출하가 가능하다. 이 이점을 갖기 때문에, 필드·프로그래머블·메모리에 대한 수요가 증가하고 있다.
도 7 에는, 필드·프로그래머블·메모리 중, OPTROM (원 타임 프로그래머블 ROM) 에 관한 비휘발성 메모리의 종래 예가 나타나 있다. 실리콘 기판 (40) 상에, 트랜지스터 (41) 가 형성되어 있다. 트랜지스터 (41) 를 연결하여 주변 회로를 형성하는 제 3 배선 (433) 은, 개개의 트랜지스터로의 전기적인 입출력을 실시하는 접속 도체 (434) 와 접속되고, 제 3 절연막 (453) 상에 형성되어 있다. 비휘발성 메모리의 메모리 셀 (42) 은, 제 2 절연막 (452) 에 의하여 트랜지스터 (41) 와 전기적으로 절연되고, 그 상부에 형성되어 있다. 메모리 셀 (42) 은, 퓨즈 절연막 (47) 과 도전막 (46) 으로 이루어진다. 각 메모리 셀은, 기억 정보의 판독선에 접속되는 제 1 배선 (431), 및 접지 전압에 접속되는 제 2 배선 (432) 에 접속된다. 상기 제 1 배선 (431) 및 제 2 배선 (432) 을 사용하여 전기적인 스트레스를 가함으로써, 퓨즈 절연막 (47) 을 파괴한다. 이로써 항구적인 상태 변화를 일으켜, 데이터의 기록을 한 번만 실시할 수 있다. 데이터의 판독은, 퓨즈 절연막 (47) 이 파괴되었는지의 여부에 따라 이 부분의 저항치가 상이하기 때문에, 그 저항치의 차이에 의하여 데이터를 “0” 과 “1” 로 판별한다. 이와 같이 하여, OPTROM 의 하나의 메모리 셀은, 1 비트의 정보를 기억한다.
반도체 메모리는, 그 종류에 관계없이 보다 낮은 코스트로 집적도를 보다 고밀도로 하는 것이 항상 요구되고 있다. 원 타임 프로그래머블 ROM 의 반도체 비휘발 메모리에 있어서도, 배선 등을 보다 미세하게 가공하거나 적층화함으로써, 보다 집적도를 향상시키고 비트당 코스트 저감을 도모해 왔다. 한편, 미세 가공이나 적층화에는 제조 설비의 갱신이나 대폭적인 설계 룰의 변경을 수반하기 때문에, 기술적으로 가능하게 되어도 제품화에는 시간이 필요하다. 또한, 제조 설비의 갱신에는 막대한 비용이 필요하게 된다. 때문에, 그 도입에는 시장 동향에 수반하는 리스크도 고려해야 하고, 선행하는 사업자에 대하여 우위를 확보하는 데에는, 설비 투자 이외의 방법으로, 집적도를 향상시키는 수단도 필요하다.
본 발명은 상기와 같은 상황을 감안하여 이루어진 것으로, 대폭적인 제조 장치의 갱신 등이 없어도 메모리의 집적도를 향상시켜, 칩 면적 축소에 의한 코스트 다운을 도모하는 것을 목적으로 한다.
본 발명은, 상기의 과제를 해결하는 비휘발성 메모리 (필드·프로그래머블·메모리) 이다. 이 비휘발성 메모리의 메모리 셀은, 상부 전극 및 하부 전극과, 당해 상부 전극에서 하부 전극까지의 사이에 한 번만 상태 변화가 가능한 상태 변화부를 포함한다. 이 상태 변화부는, P 형 반도체 또는 N 형 반도체 중 어느 일방의 반도체로 이루어지는 제 1 반도체층과, 상기 P 형 반도체 또는 N 형 반도체의 타방의 반도체로 이루어지고 상기 제 1 반도체층의 상하 각각에서 PN 접합부를 개재하여 형성된 제 2 반도체층을 구비한다. 즉, 본 발명에서의 상태 변화부의 주된 부분은, 1 메모리 셀 내의 PNP 다이오드, 또는 NPN 다이오드에 의한 2 지점의 PN 접합 부분을 포함하여 구성된다.
여기서, 「당해 상부 전극에서 하부 전극까지의 사이에」란, 당해 상부 전극을 포함하는 상부 전극으로부터 하부 전극을 포함하는 당해 하부 전극까지 사이의 전체 영역을 나타낸다. 또한, 「상태 변화부를 포함한다」란, 이 상부 전극에서 하부 전극까지의 전체 영역의 적어도 한 부분에 당해 상태 변화부를 구비하고 있는 것을 나타낸다.
본 발명에서는, 상부 전극과 하부 전극 사이의 절연막 중에 형성된 비아 홀 내에, 상기와 같이 PNP 다이오드 또는 NPN 다이오드를 형성하지만, 상기 상부 전극 또는 하부 전극의 적어도 어느 일방을 제 2 반도체층으로 해도 된다.
그 경우, 그 비아 홀 내의 PNP 다이오드 또는 NPN 다이오드의 제 2 반도체층 중, 제 2 반도체층의 상부 전극 또는 하부 전극이 존재하는 측의 비아 홀 내 제 2 반도체층을 얇게 하거나, 혹은 없앨 수 있다.
또한, 상부 전극 및 하부 전극의 양방이 제 2 반도체층으로 이루어진 경우에는, 비아 홀 내는 제 1 반도체층만으로 할 수 있다. 또한 본 발명에서는, 바람직하게는 P(N) 형 반도체는, P(N) 형 폴리실리콘으로 구성된다.
본 발명에 의한 비휘발성 메모리는, 상부 전극 및 하부 전극을 개재하여 전기적인 스트레스를 가함으로써, 이들 2 지점의 PN 접합부에 파괴 상태 또는 비파괴 상태를 형성하고, 그들을 2 비트의 정보 (4 상태) 로서 유지한다.
본 발명에서는, 베이스가 되는 기판 (예를 들어 실리콘 기판) 에서 볼 때 상대적으로 트랜지스터나 전기적인 배선이 형성되는 방향을 「위」 또는 「상방」 등으로 하고, 그 반대 방향을 「아래」 또는 「하방」등이라고 한다. 또한 「상부」 또는 「하부」란, 어느 부위에 대하여 상대적으로 상방 또는 하방에 위치하는 부분을 가리킨다.
본 발명에서의 비휘발성 메모리에 대한 데이터 기록 방법은, 제 1 전압 인가 공정과 제 2 전압 인가 공정을 구비한다. 제 1 전압 인가 공정은, 상기 구성의 메모리 셀을 갖는 메모리 셀 어레이의 적어도 하나의 메모리 셀에, 상기 PN 접합 내전압보다 큰 전압과 접지 전압을 상기 상부 전극과 하부 전극에 인가한다. 제 2 전압 인가 공정은, 동일하게 적어도 하나의 메모리 셀에 이 제 1 전압 인가 방향과는 반전시킨 전압을 인가한다.
이로써, 각 메모리 셀의 상하 2 단의 PN 접합 각각에 대하여 전기적인 스트레스를 가할 수 있고, 상하 각각의 각 PN 접합에 파괴 상태 또는 비파괴 상태를 형성할 수 있다. 따라서, 하나의 메모리 셀에 항구적인 4 상태를 형성할 수 있 다.
본 발명에서의, 비휘발성 메모리의 데이터 판독 방법은, 제 1 전류 검출 공정과 제 2 전류 검출 공정을 구비한다. 제 1 전류 검출 공정은, 상기 구성의 메모리 셀 구조를 구비하며 또한 데이터가 기입되어 있는 비휘발 메모리 셀 어레이에, 상기 PN 접합 내전압 이하의 전압과 접지 전압을 상기 상부 전극과 하부 전극에 인가하고, 각 메모리 셀에 흐르는 전류를 검출한다. 제 2 전류 검출 공정은, 동일하게 적어도 하나의 메모리 셀에 상기 제 1 전류 검출 공정의 전압 인가 방향과는 반전시킨 전압을 인가하고, 각 메모리 셀에 흐르는 전류를 검출한다. 이로써, 각 메모리 셀의 상하 2 단의 PN 접합 각각으로부터 항구적인 변화 상태 (파괴 상태 또는 비파괴 상태) 를 전기적으로 출력할 수 있다.
본 발명에 관련되는 비휘발성 메모리를 포함하는 반도체 장치의 제조 방법은, 다음의 공정을 포함한다. 먼저, 실리콘 기판 상에 트랜지스터를 형성한 상층에 순서대로 제 1 절연막, 하부 전극 배선, 또한 제 2 절연막을 알려져 있는 방법으로 형성한다. 상기 하부 전극 배선과 접속 가능한 상기 제 2 절연막의 소정 지점에 비아 홀을 공지된 방법으로 형성한다. 다음에 이 비아 홀 내에 CVD 에 의한 막형성과 에칭을 반복함으로써 하방으로부터 상방을 향하여 순서대로 제 3 반도체층 (P 또는 N 형 반도체층), 제 4 반도체층 (N 또는 P 형 반도체층), 및 제 3 반도체층을 적층하여 상기 비아 홀을 매립한 상태 변화부를 형성한다. 마지막으로, 이 상태 변화부의 최상층의 제 3 반도체층에 접속시켜 상부 전극 배선을 형성하고 본 발명의 비휘발 메모리 셀 어레이를 포함하는 반도체 장치를 제조한다.
본 발명의 반도체 장치의 다른 제조 방법에서는, 하부 전극 배선까지 상기와 동일한 방법으로 작성한다. 먼저, 상기 하부 전극 배선의 상부에, 하방으로부터 상방을 향하여 순서대로 상기의 제 3 반도체층, 제 4 반도체층, 및 제 3 반도체층을 적층한 적층 반도체를 형성한다. 상기 적층 반도체를, 상기 하부 전극 배선과 접속시킨 소정 지점을 남기고 에칭하고, 상기 적층 반도체의 상기 에칭에 의하여 제거된 영역에 절연막을 매립한다. 마지막으로, 상기 적층 반도체의 최상층의 상기 제 3 반도체층에 접속시켜 상부 전극 배선을 형성한다.
본 발명의 반도체 장치의 제조 방법에서는, 하부 전극 배선을 제 3 반도체로 형성해도 되고, 동일하게 상부 전극 배선도 제 3 반도체로 형성해도 된다. 이 경우, 비아 홀 내에 적층되는 제 3 반도체층을, 제 3 반도체로 형성되는 상부 또는 하부 전극 배선 측에서는, 보다 얇게 형성되거나, 혹은 없앨 수 있다.
발명의 효과
본 발명에 의하여, 비휘발성 메모리 셀의 단위 셀 (하나의 메모리 셀) 당 축적 가능한 정보량은, 종래의 1 비트분 (“0” 과 “1”) 인 2 값으로부터, 2 비트분 (“0”, “1”, “2”, “3”) 인 4 값으로 배증시킬 수 있다. 이로써, 대폭적인 제조 장치의 갱신 등이 없어도 메모리의 집적도를 향상시켜, 칩 면적 축소에 의한 코스트 다운도 가능하게 된다.
발명을 실시하기 위한 최선의 형태
본 발명의 실시예를, 도면을 사용하여 상세하게 설명한다. 도 1 은, 반도체 장치 내의 본 발명에 의한 하나의 비휘발성 메모리 셀과, 그 주변의 회로 요 소의 제 1 실시예를 나타낸다. 이 비휘발성 메모리 셀 (2) 은, 상부 전극 배선 (3) 과 하부 전극 배선 (4) 사이의 층간 절연막 (9c) (제 2 절연막) 에 비아 홀 (20) 을 갖는다. 이 비아 홀 (20) 중에 한 번만 상태 변화가 가능한 PN 접합부 (8) 를 2 지점 갖는 PNP 다이오드를 포함하는 상태 변화부를 구비하고 있다.
PNP 다이오드는, 상방으로부터 순서대로 P 형 폴리실리콘 (5) (제 1 반도체층), N 형 폴리실리콘 (6) (제 2 반도체층), P 형 폴리실리콘 (7) (제 1 반도체층) 으로 되어 있고, 각각 상이한 형의 반도체의 접합 부분이 PN 접합부 (8) 로 되어 있다. 이 메모리 셀의 하부에는, 층간 절연막 (9b) (제 1 절연막) 을 사이에 두고, 실리콘 기판 (10) 상에 형성된 트랜지스터 (1) 와 그 주변 회로를 형성하는 접속 도체 (11) 및 트랜지스터 입출력 도선 (12) 이 형성되어 있다.
상태 변화부에 대하여 도 2 내지 4 를 사용하여 상세하게 설명한다. 도 1 에 나타나 있는 바와 같이, 본 발명의 메모리 셀은, 상부 전극 (3) 과 하부 전극 (4) 사이의 층간 절연막에 형성된 비아 홀 (20) 중에 PNP 다이오드가 형성되어 있다. 이 메모리 셀의 내부의 PN 접합부 (8) 는, 초기 상태에서는 PN 접합부 (8) 는 파괴되어 있지 않고, 서로 역방향으로 전류를 흘리지 않는다 (도 2(a)). 즉 통상적으로는 P 형에서 N 형으로는 전류가 흐르지만, 반대인 N 형에서 P 형으로는 전류가 흐르지 않는다.
도 2(b) 에 나타내는 바와 같이, 상태 변화가 필요한 메모리 셀의 적어도 하나의 상부 전극 (3) 에 ＋10(V) 의 전압을 인가하고, 하부 전극 (4) 을 접지 전압으로 한다. 그러면 당해 메모리 셀의 하측의 PN 접합부 (8b) 에, 역전압 방향 (통상적으로 전류가 흐르지 않는 방향) 즉 N 형으로부터 P 형을 향한 방향으로, PN 접합 내전압보다 큰 전압이 인가된다. 이와 같이 내전압보다 큰 전압이 인가되면, PN 접합부 (8b) 에 어느 시점부터 과도한 전류가 흐르게 된다. 그리고, 그 상태가 계속되면 당해 PN 접합부 (8b) 가 열적으로 파괴되고, 그 이후는 상시, 도통 상태가 된다. (도 2(b) 의 XXXX 부분) 이 결과, 이 PN 접합부 (8b) 는, 초기 상태로부터 불가역적으로 상태 변화하여, N 형으로부터 P 형 방향으로의 전류가, 내전압보다 낮은 전압에서도 흐르게 된다.
한편, 도 2(c) 에 나타내는 바와 같이, 상태 변화가 필요한 메모리 셀의 적어도 하나의 하부 전극 (4) 에 ＋10(V) 의 전압을 인가하고, 상부 전극 (3) 을 접지 전압으로 한다. 그러면 당해 메모리 셀의 상측의 PN 접합부 (8a) 에, 역전압 방향 (통상적으로 전류가 흐르지 않는 방향) 즉 N 형으로부터 P 형을 향한 방향으로, PN 접합 내전압보다 큰 전압이 인가된다. 이와 같이 내전압보다 큰 전압이 인가되면, PN 접합부 (8a) 에 어느 시점부터 과도한 전류가 흐르게 된다. 그리고, 그 상태가 계속되면 당해 PN 접합부 (8a) 가 열적으로 파괴되고, 그 이후는 상시, 도통 상태가 된다. (도 2(c) 의 XXXX 부분) 이 결과, 이후 이 PN 접합부 (8a) 는, 초기 상태로부터 불가역적으로 상태 변화하여, N 형으로부터 P 형 방향으로의 전류가, 내전압보다 낮은 전압에서도 흐르게 된다.
원 타임 프로그램에 있어서, 상태 변화가 필요한 메모리 셀에는, 상기 서술 한 바와 같이, 상부 전극과 하부 전극 중 어느 한 전극으로부터 적어도 한 번, 내전압보다 큰 전압이 인가된다. 한편, 상태 변화가 불필요한 메모리 셀에는, 이 러한 내전압보다 큰 전압은 인가되지 않는다.
이렇게 하여 원 타임 프로그램에 의하여 기입되고, 불가역적으로 상태 변화한 메모리 셀의 각 상태를 도 3 에 나타낸다. 도 3 의 상태 「0」 은, 상부 전극 (3) 및 하부 전극 (4) 의 어느 것으로부터도 상태 변화시키는 전압이 인가되지 않은 메모리 셀의 상태를 나타낸다. 상태 「1」 은, 도 2(b) 에 나타나는 바와 같이 상부 전극 (3) 으로부터만 PN 접합 내전압보다 큰 전압이 인가된 메모리 셀의 상태를 나타낸다. 상태 「2」 는, 도 2(c) 에 나타나는 바와 같이 하부 전극 (4) 으로부터만 PN 접합 내전압보다 큰 전압이 인가된 메모리 셀의 상태를 나타낸다. 상태 「3」 은, 도 2(b), (c) 에 나타나는 바와 같이, PN 접합 내전압보다 큰 전압이 상하 양방의 전극으로부터 인가된 메모리 셀의 상태를 나타낸다.
도 4 에서는, 도 3 에 나타낸 각 상태의 메모리 셀을 구체적으로 판독한 경우, 각 전류치가 어떻게 되는지를 나타낸 것이다. 도표 중의 좌열에는, 상부 전극 (3) 에 ＋3(V) 의 전압을 인가하고 하부 전극 (4) 을 접지 전압으로 하였을 경우의 전류가 흐르는 상황을 나타낸다. 도표 중의 우열에는, 하부 전극 (4) 에 ＋3(V) 의 전압을 인가하고 상부 전극 (3) 을 접지 전압으로 하였을 경우의 전류가 흐르는 상황을 나타낸다. 여기서, 전류가 흐르는 경우를 「ON」 으로 하고, 전류가 흐르지 않는 경우를 「OFF」 라고 한다. 도 4 에 나타나는 바와 같이, 상태 「0」 에서 「3」 까지의 4 상태에서는, 각각, 상이한 전류의 상황을 나타내고, 2 비트분의 정보를 유지하고 있는 것을 알 수 있다.
본 발명은, 이와 같이 하나의 비아 홀 (20) 내에 상하 2 지점의 역전압 방향 으로 내전압을 갖는 PN 접합이 있다. 이로써, 각각에, 파괴 상태와 비파괴 상태를 생성할 수 있다. 그 결과, PN 접합부에 전류가 흐르는지 흐르지 않는지에 따라서, 각각 “ON” 과 “OFF” 로 하고, 2 지점의 PN 접합부의 각각의 상태를 4 상태 (2 비트분) 로 기억할 수 있다.
본 발명의 제 2 실시예를 도 5 에 나타낸다. 이 실시예에서는, 예를 들어 상부 전극 (23) 을 P 형 폴리실리콘 (제 2 반도체층) 으로 형성하고 있다. 통상적인 도체로 형성된 하부 전극 배선 (24) 의 상부에 층간 절연막 (29) 을 형성하고, 당해 층간 절연막 (29) 에 형성된 비아 홀 내에, 하층으로부터 순서대로 P 형 폴리실리콘 (27) (제 2 반도체층), N 형 폴리실리콘 (26) (제 1 반도체층) 을 형성하고 있다.
이 제 2 실시예에 관련되는 상태 변화부는, 상부 전극 (23) 과 비아 홀의 경계부에 형성된 PN 접합부 (28a) 및 비아 홀 내의 PN 접합부 (28b) 의 2 지점의 PN 접합부를 포함한다. 이들의 PN 접합부의 기능은, 상기 서술한 PN 접합부와 동일하기 때문에 상세하게 서술하지 않지만, 이렇게 함으로써, 적층된 반도체층의 높이를 낮게 할 수 있다.
본 발명의 제 3 실시예를 도 6 에 나타낸다. 이 실시예에서는, 예를 들어 상부 전극 (33) 및 하부 전극 (34) 을 P 형 폴리실리콘 (제 2 반도체) 으로 형성하고 있다. 상부 전극 (33) 과 하부 전극 (34) 사이의 층간 절연막 (39) 에 형성된 비아 홀에는 단층의 N 형 폴리실리콘 (제 1 반도체) 이 매립되어 있다.
이 제 3 실시예에 관련되는 상태 변화부는, 비아 홀과 상부 전극 또는 하부 전극의 상하 경계 부분에 형성되는 PN 접합부 (38a, 38b) 를 포함하여 구성된다. 이들의 PN 접합부의 기능도 지금까지 기술해 온 것과 동일한 것이기 때문에 상세하게 서술하지 않지만, 그 만큼 막형성 횟수가 감소하기 때문에, 보다 공정수를 저감할 수 있어, 코스트를 삭감할 수 있으므로 바람직하다.
도 1 에 나타나는 제 1 실시예에 관련되는 메모리 셀의 제조 방법의 일례를 나타낸다. 실리콘 기판 (10) 상에 주지의 방법으로 트랜지스터 (1) 가 형성된다. 당해 트랜지스터 (1) 의 전극 (소스 또는 드레인) 은, 층간 절연막 (9a) 중에 형성된 접속 도체 (11) 를 경유하여 그 입출력 도선 (12) 과 접속되고 복수의 트랜지스터 소자와 주변 회로를 형성하도록, 주지의 방법에 의하여 작성된다. 그 입출력 도선 (12) 의 상부에 추가로 제 1 절연막층으로서 층간 절연막 (9b) 이 주지의 방법에 의하여 형성된다. 상기 층간 절연막 (9b) 의 상부에 하부 전극 배선 (4) 이 주지의 방법에 의하여 형성되고, 그 상부에 동일하게 주지의 방법에 의하여 제 2 절연막층으로서의 층간 절연막 (9c) 이 막형성된다. 이 층간 절연막 (9c) 의 하부 전극 배선 (4) 과 접속할 수 있는 소정의 장소에, 주지의 방법에 의하여 비아 홀 (20) 을 형성한다.
비아 홀 (20) 의 내부에, CVD 제막법에 의하여 붕소의 불순물 농도가 5×1018/㎝3 정도인 P 형 폴리실리콘층 (7) 을 형성한다. 폴리실리콘층 (7) 형성 후, 비아 홀 (20) 의 내부 이외의 여분의 폴리실리콘을 에칭에 의하여 제거한다. 이 P 형 폴리실리콘층 (7) 상에 CVD 제막법에 의하여 인의 불순물 농도가 5× 1018/㎝3 정도인 N 형 폴리실리콘층 (6) 을 형성한다. 또한, 동일하게 여분의 폴리실리콘을 에칭에 의하여 제거한다. N 형 폴리실리콘층 (6) 의 상부에, 붕소의 불순물 농도가 5×1018/㎝3 정도인 P 형 폴리실리콘층 (5) 을 형성한다. 동일하게 여분의 폴리실리콘을 에칭에 의하여 제거한다. 이렇게 하여 3 층의 폴리실리콘을 순차 적층하고, 비아 홀 (20) 을 완전하게 매립하여 상태 변화부의 PNP 다이오드를 형성한다. 그리고 주지의 방법에 의하여 상부 전극 배선 (3) 을 막형성하여 형성한다.
도 1 에 나타나는 제 1 실시예에 관련되는 메모리 셀의 제조 방법의 다른 일례를 나타낸다. 하부 전극 배선 (4) 이 주지의 방법에 의하여 형성되는 곳까지는 상기 서술한 것과 동일하므로 생략한다. 상기 하부 전극 배선 (4) 의 상부 전체 면에, CVD 제막법에 의하여 붕소의 불순물 농도가 5×1018/㎝3 정도인 P 형 폴리실리콘층 (7), 이어서 인의 불순물 농도가 5×1018/㎝3 정도인 N 형 폴리실리콘층 (6), 또한 그 상부에 붕소의 불순물 농도가 5×1018/㎝3 정도인 P 형 폴리실리콘층 (5) 을 순차 적층하여 PNP 다이오드 적층체를 형성한다. 그 후, 주지의 리소그래피 기술과 에칭 기술에 의하여, 소정 지점에 도트 패턴을 형성하고 PNP 다이오드로 이루어지는 각 메모리 셀을 형성한다. 당해 도트 패턴 형성 후, 전체를 커버하는 절연막을 형성한다. 주지의 CMP 기술로 당해 절연막을 깎고 층간 절연막 (9c) 을 형성하면서, 최상층의 P 형 폴리실리콘층 (5) 이 노출된 곳에서 CMP를 종료한다. 이렇게 하여 형성한 매립 PNP 다이오드 메모리 셀을 형성한 후, 상부 전극 배선 (3) 을 상기 서술한 것와 동일하게 형성한다. 이 방법은, PNP 다이오드를 먼저 작성하기 때문에, 폴리실리콘막의 막형성 후 1 회만의 에칭으로 패턴을 형성할 수 있다.
도 5 에 나타나는 제 2 실시예에 관련되는 메모리 셀의 제조 방법의 일례를 나타낸다. 제 1 절연막층으로서 층간 절연막 (9b) 이 주지의 방법에 의하여 형성되는 곳까지는 상기 서술한 것과 동일하므로 생략한다. 상기 층간 절연막 (9b) 의 상부에 도전체에 의하여 하부 전극 배선 (24) 이 주지의 방법에 의하여 형성되고, 그 상부에 동일하게 주지의 방법에 의하여 제 2 절연막층으로서의 층간 절연막 (29) 이 막형성된다. 이 층간 절연막 (29) 의 하부 전극 배선 (24) 과 접속할 수 있는 소정의 장소에, 주지의 방법에 의하여 비아 홀을 형성한다.
비아 홀의 내부에, CVD 제막법에 의하여, 붕소의 불순물 농도가 5×1018/㎝3 정도인 P 형 폴리실리콘층 (27) 을 형성한다. 폴리실리콘층 (27) 을 형성한 후, 비아 홀 내부 이외의 여분의 폴리실리콘을 에칭에 의하여 제거한다. 이 P 형 폴리실리콘층 (27) 상에 동일하게 CVD 제막법에 의하여 인의 불순물 농도가 5×1018/㎝3 정도인 N 형 폴리실리콘층 (26) 을 형성하고, 역시 동일하게 여분의 폴리실리콘을 에칭에 의하여 제거한다. 이렇게 하여 2 층의 폴리실리콘을 순차 적층하고, 비아 홀을 완전하게 매립한 PN 다이오드를 형성한다. 그 상부에 붕소의 불순물 농도가 5×1018/㎝3 정도인 P 형 폴리실리콘층으로 이루어지는 상부 전극 배선 (23) 을 형성한다. 이렇게 하여, 상태 변화를 유지하는 PN 접합부 (28a, 28b) 는 2 지점 형성된다. 이로써 PN 다이오드의 적층수가 1 층 감소하기 때문에, 그 만큼 공정수가 삭감되어 코스트를 낮출 수 있다.
도 6 에 나타나는 메모리 셀의 제 3 실시예에 관련되는 제조 방법의 일례를 나타낸다. 제 1 절연막층으로서 층간 절연막 (9b) 이 주지의 방법에 의하여 형성되는 곳까지는 상기 서술한 것과 동일하므로 생략한다. 상기 층간 절연막 (9b) 의 상부에 붕소의 불순물 농도가 5×1018/㎝3 정도인 P 형 폴리실리콘로 이루어지는 하부 전극 배선 (34) 이 주지의 방법에 의하여 형성된다. 그 상부에 동일하게 주지의 방법에 의하여 제 2 절연막층으로서의 층간 절연막 (39) 이 막형성된다. 이 층간 절연막 (39) 의 하부 전극 배선 (34) 과 접속할 수 있는 소정의 장소에, 주지의 방법에 의하여 비아 홀을 형성한다.
비아 홀의 내부에, CVD 제막법에 의하여 인의 불순물 농도가 5×1018/㎝3 정도인 N 형 폴리실리콘층 (36) 을 형성하고, 여분의 폴리실리콘을 에칭에 의하여 제거함으로써, 비아 홀을 완전하게 매립한다. 그리고 그 상부에 붕소의 불순물 농도가 5×1018/㎝3 정도인 P 형 폴리실리콘층으로 이루어지는 상부 전극 배선 (33) 을 형성한다. 이렇게 하여, 상태 변화를 유지하는 PN 접합부 (38a, 38b) 는 2지점 형성된다. 이로써 비아 홀 내의 폴리실리콘층이 1 층만으로 이루어지기 때문에, 공정수가 삭감되어 코스트를 낮출 수 있다.
이상, 본 발명의 실시의 형태예 및 실시예에 대하여 본 발명을 이해할 수 있 도록 몇 개의 예에 기초하여 설명했지만, 본 발명은, 당해 기술에 종사하는 자에게 있어 분명하듯이, 이들의 실시예에 전혀 한정되는 것이 아니고, 특허 청구의 범위에 나타난 기술적 사상의 범주에 있어서 변경 가능한 것이다. 예를 들어, 본 발명에서 사용한 P 형 반도체와 N 형 반도체는, 각각을 서로 교체하여 사용하여도, 인가하는 전압의 극성을 적절히 하면, 동일하게 사용 가능하다.
본 발명은, 필드·프로그래머블·메모리 중, 원 타임 프로그래머블 (OTP) ROM 으로도 불리는 상태 변화가 한 번만 가능한 불가역성의 비휘발성 반도체 메모리에 적용 가능하다.
본 발명에 의하여, 비휘발성 메모리 셀의 단위 셀 (하나의 메모리 셀) 당 축적 가능한 정보량은, 종래의 1 비트분 (“0” 과 “1”) 인 2 값으로부터, 2 비트분 (“0”, “1”, “2”, “3”) 인 4 값으로 배증시킬 수 있다. 이로써, 대폭적인 제조 장치의 갱신 등이 없어도 메모리의 집적도를 향상시켜, 칩 면적 축소에 의한 코스트 다운도 가능하게 된다.

Claims (10)

  1. 데이터를 유지하는 메모리 셀을 갖는 비휘발성 메모리에 있어서,
    상기 메모리 셀은, 상부 전극 및 하부 전극과；당해 상부 전극에서 하부 전극까지의 사이에 한 번만 상태 변화가 가능한 상태 변화부를 포함하고,
    상기 상태 변화부는, P 형 반도체 또는 N 형 반도체 중 어느 일방의 반도체 로 이루어지는 제 1 반도체층과；상기 P 형 반도체 또는 N 형 반도체의 타방의 반도체로 이루어지고 상기 제 1 반도체층의 상하 각각에서 PN 접합부를 개재하여 형성된 제 2 반도체층을 구비하는 것을 특징으로 하는 비휘발성 메모리.
  2. 제 1 항에 있어서,
    상기 상부 전극 또는 하부 전극의 적어도 일방이 상기 제 2 반도체층인 것을 특징으로 하는 비휘발성 메모리.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 반도체층은, P 형 또는 N 형의 폴리실리콘으로 이루어지는 것을 특징으로 하는 비휘발성 메모리.
  4. 제 1 항, 제 2 항 또는 제 3 항에 있어서,
    상기 PN 접합부의 파괴 상태를 비트 정보로서 유지하는 것을 특징으로 하는 비휘발성 메모리.
  5. 상부 전극과；하부 전극과；당해 상부 전극에서 하부 전극의 사이에 P 형 반도체 또는 N 형 반도체 중 어느 일방의 반도체로 이루어지는 제 1 반도체층과；상기 P 형 반도체 또는 N 형 반도체의 타방의 반도체로 이루어지고 상기 제 1 반도체층의 상하 각각에서 PN 접합부를 개재하여 형성된 제 2 반도체층을 구비한 메모리 셀 구조를 갖는 비휘발 메모리 셀 어레이에 대하여,
    적어도 하나의 상기 메모리 셀에, 상기 PN 접합 내전압보다 큰 전압과 접지 전압을 상기 상부 전극과 하부 전극에 인가하는 제 1 전압 인가 공정과；
    상기 제 1 전압 인가 공정에 이어서 상기 비휘발 메모리 셀 어레이의 적어도 하나의 메모리 셀에, PN 접합 내전압보다 큰 전압과 접지 전압을 상기 상부 전극과 하부 전극에 상기 제 1 전압 인가 공정의 전압 인가 방향과는 반전시켜 인가하는 제 2 전압 인가 공정을 포함하는 것을 특징으로 하는 비휘발 메모리 셀 어레이에 대한 데이터 기록 방법.
  6. 상부 전극과；하부 전극과；당해 상부 전극에서 하부 전극의 사이에 P 형 반도체 또는 N 형 반도체 중 어느 일방의 반도체로 이루어지는 제 1 반도체층과；상기 P 형 반도체 또는 N 형 반도체의 타방의 반도체로 이루어지고 상기 제 1 반도체층의 상하 각각에서 PN 접합부를 개재하여 형성된 제 2 반도체층을 구비한 메모리 셀 구조를 갖는 비휘발 메모리 셀 어레이에 대하여,
    상기 PN 접합 내전압 이하의 전압과 접지 전압을 상기 상부 전극과 하부 전극에 인가하고, 각 메모리 셀에 흐르는 전류를 검출하는 제 1 전류 검출 공정과；
    상기 제 1 전류 검출 공정에 이어서 상기 비휘발 메모리 셀 어레이에, PN 접합 내전압 이하의 전압과 접지 전압을 상기 상부 전극과 하부 전극에 상기 제 1 전류 검출 공정의 전압 인가 방향과는 반전시켜 인가하고, 각 메모리 셀에 흐르는 전류를 검출하는 제 2 전류 검출 공정을 포함하는 것을 특징으로 하는 비휘발 메모리 셀 어레이의 데이터 판독 방법.
  7. 실리콘 기판 상에 트랜지스터를 형성한 상층에 제 1 절연막을 형성하는 공정과；
    상기 제 1 절연막 상에 하부 전극 배선을 형성하는 공정과：
    상기 하부 전극 배선 상에 제 2 절연막을 형성하는 공정과；
    상기 하부 전극 배선과 접속 가능한 상기 제 2 절연막의 소정 지점에 비아 홀을 형성하는 공정과；
    상기 비아 홀 내에 CVD 에 의한 막형성과 에칭을 반복함으로써 하방으로부터 상방을 향하여 순서대로 제 3 반도체층, 제 4 반도체층, 및 제 3 반도체층을 적층하여 상기 비아 홀을 매립한 상태 변화부를 형성하는 공정과；
    상기 상태 변화부의 최상층의 상기 제 3 반도체층에 접속시켜 상부 전극 배선을 형성하는 공정을 포함하는 것을 특징으로 하는 비휘발성 메모리의 제조 방법.
  8. 실리콘 기판 상에 트랜지스터를 형성한 상층에 제 1 절연막을 형성한 후, 하부 전극 배선을 형성하는 공정과；
    상기 하부 전극 배선 상에, 하방으로부터 상방을 향하여 순서대로 제 3 반도체층, 제 4 반도체층, 및 제 3 반도체층을 적층한 적층 반도체를 형성하는 공정과；
    상기 적층 반도체를, 상기 하부 전극 배선과 접속시킨 소정 지점을 남기고 에칭하는 공정과；
    상기 적층 반도체의 상기 에칭에 의하여 제거된 영역에 절연막을 매립하는 공정과；
    상기 적층 반도체의 최상층의 상기 제 3 반도체층에 접속시켜 상부 전극 배선을 형성하는 공정을 포함하는 것을 특징으로 하는 비휘발성 메모리의 제조 방법.
  9. 실리콘 기판 상에 트랜지스터를 형성한 상층에 제 1 절연막을 형성한 후, 제 3 반도체에 의하여 하부 전극 배선을 형성하는 공정과；
    상기 하부 전극 배선 상에 제 2 절연막을 형성하는 공정과；
    상기 하부 전극 배선과 접속 가능한 상기 제 2 절연막의 소정 지점에 비아 홀을 형성하는 공정과；
    상기 비아 홀을 CVD 법에 의하여 제 4 반도체층에서 매립하는 공정과；
    상기 제 4 반도체층에 접속시켜 제 3 반도체에 의하여 상부 전극 배선을 형성하는 공정을 포함하는 것을 특징으로 하는 비휘발성 메모리의 제조 방법.
  10. 제 7 항, 제 8 항, 또는 제 9 항에 있어서,
    상기 제 3 반도체는 P 형 폴리실리콘 또는 N 형 폴리실리콘 중 어느 일방이고,
    상기 제 4 반도체는 P 형 폴리실리콘 또는 N 형 폴리실리콘의 타방인 것을 특징으로 하는 비휘발성 메모리의 제조 방법.
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