KR20070097349A

KR20070097349A - 마스터 통신 회로, 슬레이브 통신 회로, 및 데이터 통신방법

Info

Publication number: KR20070097349A
Application number: KR1020070029815A
Authority: KR
Inventors: 스스무 야마다
Original assignee: 산요덴키가부시키가이샤
Priority date: 2006-03-28
Filing date: 2007-03-27
Publication date: 2007-10-04
Also published as: CN100527116C; JP2007264938A; KR100877275B1; TW200736925A; US8171193B2; CN101046794A; TWI334084B; US20070230334A1; JP5279170B2

Abstract

클록의 정밀도가 낮은 경우에도 데이터의 송수신을 가능하게 한다. 슬레이브 통신 회로와 통신 가능하게 접속되는 마스터 통신 회로가, 슬레이브 통신 회로에 송신하는 값이 한쪽의 논리 레벨의 값인 경우, 제1 시간을 검출 가능한 제1 타이머 회로의 검출 동작을 개시함과 함께, 한쪽의 논리 레벨의 제1 출력 신호를 슬레이브 통신 회로에 송신하고, 슬레이브 통신 회로가, 마스터 통신 회로로부터 송신되어 오는 제1 출력 신호에 따라서 제1 시간보다 긴 제2 시간을 검출 가능한 제2 타이머 회로의 검출 동작을 개시하고, 제1 타이머 회로가, 제2 타이머 회로가 제2 시간을 검출하기 전에 제1 시간을 검출하고, 제2 출력 회로가 다른쪽 레벨의 제2 출력 신호를 출력함으로써, 마스터 통신 회로로부터 슬레이브 통신 회로에 한쪽의 논리 레벨의 값이 송신되고, 제2 타이머 회로가 제2 시간을 검출함으로써, 마스터 통신 회로로부터 슬레이브 통신 회로에 다른쪽의 논리 레벨의 값이 송신된다.

마스터 통신 회로, 슬레이브 통신 회로, 데이터 통신 방법, 논리 레벨, 출력 신호, 타이머 회로, 기억 회로, 무선 통신 회로, 송수신 모드 신호

Description

마스터 통신 회로, 슬레이브 통신 회로, 및 데이터 통신 방법{MASTER COMMUNICATION CURCUIT, SLAVE COMMUNICATION CURCUIT, AND DATA COMMUNICATION METHOD}

도 1은 본 발명의 마스터 통신 회로 및 슬레이브 통신 회로의 일 실시예를 포함하는 데이터 통신 시스템의 구성도.

도 2는 마스터 통신 회로로부터 슬레이브 통신 회로에 데이터를 송신하는 경우의 타이밍차트를 도시하는 도면.

도 3은 마스터 통신 회로가 슬레이브 통신 회로로부터 데이터를 수신하는 경우의 타이밍차트를 도시하는 도면.

도 4는 타이머 회로가 송수신 모드 및 송신 데이터에 상관없이 카운트 동작을 행하는 경우의 마스터 통신 회로 및 슬레이브 통신 회로의 구성예를 도시하는 도면.

도 5는 자계 결합에 의해 무선 통신을 행하는 경우의 마스터 통신 회로 및 슬레이브 통신 회로의 구성예를 도시하는 도면.

도 6은 자계 결합에 의해 마스터 통신 회로로부터 슬레이브 통신 회로에 데이터를 송신하는 경우의 타이밍차트를 도시하는 도면.

도 7은 자계 결합에 의해 마스터 통신 회로가 슬레이브 통신 회로로부터 데 이터를 수신하는 경우의 타이밍차트를 도시하는 도면.

도 8은 전계 결합에 의해 무선 통신을 행하는 경우의 마스터 통신 회로 및 슬레이브 통신 회로의 구성예를 도시하는 도면.

도 9는 전계 결합에 의해 마스터 통신 회로로부터 슬레이브 통신 회로에 데이터를 송신하는 경우의 타이밍차트를 도시하는 도면.

도 10은 전계 결합에 의해 마스터 통신 회로가 슬레이브 통신 회로로부터 데이터를 수신하는 경우의 타이밍차트를 도시하는 도면.

<도면의 주요 부분에 대한 부호의 설명>

1:마스터 통신 회로

2:슬레이브 통신 회로

10:통신선

11, 12:제어 회로

13:유지 회로

20, 40, 41:인버터

21:P형 MOSFET

22, 28, 35:OR 회로

23, 30:N형 MOSFET

24, 31:입출력 단자

25, 32:타이머 회로

26, 33:NOR 회로

27, 34, 51, 53:AND 회로

29, 36:D-FF

42:저항

50, 52:NAND 회로

60, 70:코일

61, 62, 71, 72:엣지 검출 회로

63, 73:SR-FF

[특허 문헌 1] 일본 특표 2001-508562호 공보

본 발명은, 마스터 통신 회로, 슬레이브 통신 회로, 및 데이터 통신 방법에 관한 것이다.

마이크로컴퓨터가 탑재된 집적 회로의 디버그를 행할 때에는, 디버그 대상인 집적 회로에 대하여 디버그용의 데이터를 기입하거나, 마이크로컴퓨터로 출력된 데이터를 판독하거나 하는 것이 필요해진다. 그 때문에, 집적 회로에는, 이와 같이 데이터의 입출력을 행하기 위한 인터페이스가 필요해진다.

그런데, 집적 회로에서는, 코스트 삭감 등을 위해, 그 칩 사이즈를 가능한 한 작게 하는 것이 중요하다. 그 때문에, 특히 디버그용의 데이터의 입출력에 이 용되는 단자는, 가능한 한 적게 하는 것이 요망된다. 따라서, 데이터 입출력용의 입출력 단자를 1개로 하고, 이 입출력 단자에 접속되는 1개의 통신선을 통하여 데이터를 송수신하는 1선식의 통신 방식이 제안되어 있다. 이러한 1선식의 통신 방식으로서는, 예를 들면 특허 문헌 1 등에 개시되어 있는 UART(Universal Asynchronous Receiver/Transmitter)가 알려져 있다.

UART에서의 데이터의 송수신은, 1개의 통신선을 통하여 접속되는 마스터 통신 회로 및 슬레이브 통신 회로 사이에서 행해진다. UART에서는, 통신선의 신호 레벨을 마스터 통신 회로 또는 슬레이브 통신 회로가 변경함으로써, 마스터 통신 회로와 슬레이브 통신 회로 사이에서 1비트의 데이터("1" 또는 "0")의 송수신이 행해진다.

예를 들면, 마스터 통신 회로가 슬레이브 통신 회로에 대하여 데이터를 송신하는 경우, 마스터 통신 회로는, 통신선의 신호 레벨을 "0"으로 구동한다. 그리고, 마스터 통신 회로는, 송신하는 데이터가 "1"인 경우, 그 후, 통신선의 신호 레벨을 "1"로 구동하고, 송신하는 데이터가 "0"인 경우, 통신선의 신호 레벨을 "0"인 그대로 유지한다. 그리고, 슬레이브 통신 회로는, 데이터 송수신 개시로부터 소정의 시간 경과 후의 통신선의 신호 레벨을 취득함으로써, "1" 또는 "0"을 수신한다.

또한, 예를 들면, 마스터 통신 회로가 슬레이브 통신 회로로부터 데이터를 수신하는 경우, 마스터 통신 회로는, 통신선의 신호 레벨을 "0"으로 구동한다. 그 후, 마스터 통신 회로는, 통신선의 신호 레벨을 "1"로 구동한다. 그리고, 슬레이브 통신 회로는, 마스터 통신 회로에 송신하는 데이터가 "1"인 경우, 통신선의 신 호 레벨을 변화시키지 않고 "1"인 그대로 하고, 마스터 통신 회로에 송신하는 데이터가 "0"인 경우, 통신선의 신호 레벨을 "0"으로 구동한다. 그리고, 마스터 통신 회로는, 데이터 송수신 개시로부터 소정의 시간 경과 후의 통신선의 신호 레벨을 취득함으로써, "1" 또는 "0"을 수신한다.

전술한 바와 같이, URAT 등의 1선식의 통신 방식에서는, 통신선의 신호 레벨을 취득하는 타이밍 등의 시간을, 마스터 통신 회로와 슬레이브 통신 회로에서 공유하고 있을 필요가 있다. 따라서, 마스터 통신 회로와 슬레이브 통신 회로 사이의 데이터 송수신을 확실하게 행하기 위해서는, 마스터 통신 회로에서 시간을 카운트하기 위하여 이용되는 클록과, 슬레이브 통신 회로에서 시간을 카운트하기 위하여 이용되는 클록의 어긋남을 작게 할 필요가 있다.

예를 들면, UART의 경우, 마스터 통신 회로와 슬레이브 통신 회로 사이에서 송수신되는 데이터는 각각 1비트의 스타트 비트 및 스톱 비트와, 8비트의 데이터 비트로 합계 10비트이다. 여기서, 예를 들면, 마스터 통신 회로 및 슬레이브 통신 회로에서의 1비트에 대한 클록의 어긋남이 5% 있다고 하면, 10비트에서는 50%의 어긋남이 발생할 수 있게 되어, 의도하지 않은 타이밍에서 통신선의 신호 레벨이 취득되게 되는 것으로 된다. 그 때문에, UART를 이용하는 경우, 일반적으로는 마스터 통신 회로 및 슬레이브 통신 회로의 클록의 어긋남은 2 내지 3%정도로 억제하는 것이 요구되고 있다.

이러한 1선식의 통신 방식을 이용하여 마이크로컴퓨터가 탑재된 집적 회로의 디버그를 행하는 경우, 디버그되는 측, 즉 슬레이브 통신 회로측에서는, 마이크로컴퓨터의 메인 클록으로부터 1선식의 통신용의 클록을 생성하는 것이 일반적이다. 그리고, 메인 클록의 주파수는 회로에 의해 다양하기 때문에, 모든 주파수의 메인 클록에 대하여 정밀도가 좋은 클록을 생성하는 것은 곤란이다. 그 때문에, 슬레이브 통신 회로측의 클록의 정밀도를 높이기 위해서는, 마이크로컴퓨터의 메인 클록과는 별도로, 통신용의 클록을 생성하기 위한 발진자가 필요해지지만, 디버그용으로 발진자를 설치하는 것은 현실적이지 않다.

본 발명은 상기 과제를 감안하여 이루어진 것으로, 통신에 필요한 단자수가 적고, 클록의 정밀도가 낮은 경우에도 데이터를 송수신하는 것이 가능한 마스터 통신 회로, 슬레이브 통신 회로, 및 데이터 통신 방법을 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위해서, 본 발명의 마스터 통신 회로는, 슬레이브 통신 회로와 통신 가능하게 접속되는 마스터 통신 회로로서, 제1 시간을 검출 가능한 타이머 회로와, 상기 슬레이브 통신 회로에 송신하는 값이 한쪽의 논리 레벨인 경우에 상기 타이머 회로의 검출 동작을 개시시키고, 상기 슬레이브 통신 회로가 갖는 상기 제1 시간보다 긴 제2 시간의 검출 동작을 개시시키기 위한 한쪽의 논리 레벨의 제1 출력 신호를 출력하는 제1 출력 회로와, 상기 타이머 회로가 상기 제1 시간을 검출하면 다른쪽의 논리 레벨의 제2 출력 신호를 출력하는 제2 출력 회로를 구비하고, 한쪽의 논리 레벨의 값을 상기 슬레이브 통신 회로에 송신하는 경우에 는, 상기 슬레이브 통신 회로가 상기 제2 시간을 검출하지 않고, 상기 타이머 회로가 상기 제1 시간을 검출하고, 상기 제2 출력 회로가 상기 제2 출력 신호를 출력함으로써, 상기 슬레이브 통신 회로에 한쪽의 논리 레벨의 값이 송신되고, 다른쪽의 논리 레벨의 값을 상기 슬레이브 통신 회로에 송신하는 경우에는, 상기 타이머 회로가 상기 제1 시간을 검출하지 않고, 상기 슬레이브 통신 회로가 상기 제2 시간을 검출함으로써, 상기 슬레이브 통신 회로에 다른쪽의 논리 레벨의 값이 송신되는 것으로 한다.

또한, 본 발명의 마스터 통신 회로는, 슬레이브 통신 회로와 통신 가능하게 접속되는 마스터 통신 회로로서, 제1 시간을 검출 가능한 타이머 회로와, 상기 타이머 회로의 검출 동작을 개시시킴과 함께, 상기 슬레이브 통신 회로가 송신하는 값이 한쪽의 논리 레벨의 값인 경우에 상기 슬레이브 통신 회로에 상기 제1 시간보다 짧은 제2 시간의 검출 동작을 개시시키기 위한 한쪽의 논리 레벨의 제1 출력 신호를 출력하는 제1 출력 회로와, 상기 타이머 회로가 상기 제1 시간을 검출하지 않고, 상기 슬레이브 통신 회로가 상기 제2 시간을 검출함으로써 상기 슬레이브 통신 회로로부터 다른쪽의 논리 레벨의 제2 출력 신호가 송신되어 온 경우에는 한쪽의 논리 레벨의 값을 출력하고, 상기 슬레이브 통신 회로가 상기 제2 시간을 검출하지 않고, 상기 타이머 회로가 상기 제1 시간을 검출한 경우에는 다른쪽의 논리 레벨의 값을 출력하는 수신 회로를 구비하는 것으로 하여도 된다.

또한, 본 발명의 마스터 통신 회로는, 슬레이브 통신 회로와 통신 가능하게 접속되는 마스터 통신 회로로서, 제1 시간 또는 제2 시간을 검출 가능한 타이머 회 로와, 한쪽의 논리 레벨의 제1 출력 신호를 출력하는 제1 출력 회로와, 상기 타이머 회로가 상기 제1 시간 또는 제2 시간을 검출하면 다른쪽의 논리 레벨의 제2 출력 신호를 출력하는 제2 출력 회로와, 상기 슬레이브 통신 회로로부터 송신되는 값을 수신하는 수신 회로를 구비하고, 입력되는 송수신 모드 신호가 상기 슬레이브 통신 회로에 값을 송신하는 것을 나타내는 신호인 경우, 상기 제1 출력 회로는, 상기 슬레이브 통신 회로에 송신하는 값이 한쪽의 논리 레벨의 값인 경우에 상기 타이머 회로에 상기 제1 시간의 검출 동작을 개시시키고, 상기 슬레이브 통신 회로에 상기 제1 시간보다 긴 제3 시간의 검출 동작을 개시시키기 위하여 상기 제1 출력 신호를 출력하고, 한쪽의 논리 레벨의 값을 상기 슬레이브 통신 회로에 송신하는 경우에는, 상기 슬레이브 통신 회로가 상기 제3 시간을 검출하지 않고, 상기 타이머 회로가 상기 제1 시간을 검출하고, 상기 제2 출력 회로가 상기 제2 출력 신호를 출력함으로써, 상기 슬레이브 통신 회로에 한쪽의 논리 레벨의 값이 송신되고, 다른쪽의 논리 레벨의 값을 상기 슬레이브 통신 회로에 송신하는 경우에는, 상기 타이머 회로가 상기 제1 시간을 검출하지 않고, 상기 슬레이브 통신 회로가 상기 제3 시간을 검출함으로써, 상기 슬레이브 통신 회로에 다른쪽의 논리 레벨의 값이 송신되고, 상기 송수신 모드 신호가 상기 슬레이브 통신 회로로부터 값을 수신하는 것을 나타내는 신호인 경우, 상기 제1 출력 회로는, 상기 타이머 회로에 상기 제2 시간의 검출 동작을 개시시키고, 상기 슬레이브 통신 회로가 송신하는 값이 한쪽의 논리 레벨의 값인 경우에 상기 슬레이브 통신 회로에 상기 제2 시간보다 짧은 제4 시간의 검출 동작을 개시시키기 위하여 상기 제1 출력 신호를 출력하고, 상기 수신 회로는, 상기 타이머 회로가 상기 제2 시간을 검출하지 않고, 상기 슬레이브 통신 회로가 상기 제4 시간을 검출함으로써 상기 슬레이브 통신 회로로부터 상기 제2 출력 신호가 송신되어 온 경우에는 한쪽의 논리 레벨의 값을 출력하고, 상기 슬레이브 통신 회로가 상기 제4 시간을 검출하지 않고, 상기 타이머 회로가 상기 제2 시간을 검출한 경우에는 다른쪽의 논리 레벨의 값을 출력하는 것으로 하여도 된다.

또한, 본 발명의 슬레이브 통신 회로는, 제1 시간을 검출 가능한 마스터 통신 회로와 통신 가능하게 접속되는 슬레이브 통신 회로로서, 상기 마스터 통신 회로로부터 송신되어 오는 한쪽의 논리 레벨의 제1 출력 신호에 따라서 상기 제1 시간보다 긴 제2 시간의 검출 동작을 개시하는 타이머 회로와, 상기 타이머 회로가 상기 제2 시간을 검출하지 않고, 상기 마스터 통신 회로가 상기 제1 시간을 검출함으로써 상기 마스터 통신 회로로부터 다른쪽의 논리 레벨의 제2 출력 신호가 송신되어 온 경우에는 한쪽의 논리 레벨의 값을 출력하고, 상기 마스터 통신 회로가 상기 제1 시간을 검출하지 않고, 상기 타이머 회로가 상기 제2 시간을 검출한 경우에는 다른쪽의 논리 레벨의 값을 출력하는 수신 회로를 구비하는 것으로 한다.

또한, 본 발명의 슬레이브 통신 회로는, 제1 시간을 검출 가능한 마스터 통신 회로와 통신 가능하게 접속되는 슬레이브 통신 회로로서, 상기 마스터 통신 회로에 송신하는 값이 한쪽의 논리 레벨의 값인 경우에, 상기 마스터 통신 회로로부터 송신되어 오는 한쪽의 논리 레벨의 제1 출력 신호에 따라서 상기 제1 시간보다 짧은 제2 시간의 검출 동작을 개시하는 타이머 회로와, 상기 타이머 회로가 상기 제2 시간을 검출하면 다른쪽의 논리 레벨의 제2 출력 신호를 출력하는 출력 회로를 구비하고, 한쪽의 논리 레벨의 값을 상기 마스터 통신 회로에 송신하는 경우에는, 상기 마스터 통신 회로가 상기 제1 시간을 검출하지 않고, 상기 타이머 회로가 상기 제2 시간을 검출함으로써, 상기 마스터 통신 회로에 한쪽의 논리 레벨의 값이 송신되고, 다른쪽의 논리 레벨의 값을 상기 마스터 통신 회로에 송신하는 경우에는, 상기 타이머 회로가 상기 제2 시간을 검출하지 않고, 상기 마스터 통신 회로가 상기 제1 시간을 검출함으로써, 상기 마스터 통신 회로에 다른쪽의 논리 레벨의 값이 송신되는 것으로 하여도 된다.

또한, 본 발명의 슬레이브 통신 회로는, 제1 시간 또는 제2 시간을 검출 가능한 마스터 통신 회로와 통신 가능하게 접속되는 슬레이브 통신 회로로서, 상기 마스터 통신 회로로부터 송신되어 오는 한쪽의 논리 레벨의 제1 출력 신호에 따라서, 상기 제1 시간보다 긴 제3 시간 또는 상기 제2 시간보다 짧은 제4 시간을 검출 가능한 타이머 회로와, 상기 타이머 회로가 상기 제4 시간을 검출하면 다른쪽의 논리 레벨의 제2 출력 신호를 출력하는 출력 회로와, 상기 마스터 통신 회로로부터 송신되는 값을 수신하는 수신 회로를 구비하고, 입력되는 송수신 모드 신호가 상기 마스터 통신 회로로부터 값을 수신하는 것을 나타내는 신호인 경우, 상기 타이머 회로는, 상기 마스터 통신 회로로부터 송신되어 오는 상기 제1 출력 신호에 따라서 상기 제3 시간의 검출 동작을 개시하고, 상기 수신 회로는, 상기 타이머 회로가 상기 제3 시간을 검출하지 않고, 상기 마스터 통신 회로가 상기 제1 시간을 검출함으로써 상기 마스터 통신 회로로부터 상기 제2 출력 신호가 송신되어 온 경우에는 한쪽의 논리 레벨의 값을 출력하고, 상기 마스터 통신 회로가 상기 제1 시간을 검출 하지 않고, 상기 타이머 회로가 상기 제3 시간을 검출한 경우에는 다른쪽의 논리 레벨의 값을 출력하고, 입력되는 송수신 모드 신호가 상기 마스터 통신 회로에 값을 송신하는 것을 나타내는 신호인 경우, 상기 타이머 회로는, 상기 마스터 통신 회로에 송신하는 값이 한쪽의 논리 레벨의 값인 경우에, 상기 마스터 통신 회로로부터 송신되어 오는 상기 제1 출력 신호에 따라서 상기 제4 시간의 검출 동작을 개시하고, 한쪽의 논리 레벨의 값을 상기 마스터 통신 회로에 송신하는 경우에는, 상기 마스터 통신 회로가 상기 제2 시간을 검출하지 않고, 상기 타이머 회로가 상기 제4 시간을 검출함으로써, 상기 마스터 통신 회로에 한쪽의 논리 레벨의 값이 송신되고, 다른쪽의 논리 레벨의 값을 상기 마스터 통신 회로에 송신하는 경우에는, 상기 타이머 회로가 상기 제4 시간을 검출하지 않고, 상기 제2 시간을 상기 마스터 통신 회로가 검출함으로써, 상기 마스터 통신 회로에 다른쪽의 논리 레벨의 값이 송신되는 것으로 하여도 된다.

또한, 본 발명의 데이터 통신 방법은, 슬레이브 통신 회로와 통신 가능하게 접속되는 마스터 통신 회로가, 상기 슬레이브 통신 회로에 송신하는 값이 한쪽의 논리 레벨의 값인 경우, 제1 시간을 검출 가능한 제1 타이머 회로의 검출 동작을 개시함과 함께, 한쪽의 논리 레벨의 제1 출력 신호를 상기 슬레이브 통신 회로에 송신하고, 상기 슬레이브 통신 회로가, 상기 마스터 통신 회로로부터 송신되어 오는 상기 제1 출력 신호에 따라서 상기 제1 시간보다 긴 제2 시간을 검출 가능한 제2 타이머 회로의 검출 동작을 개시하고, 상기 제2 타이머 회로가 상기 제2 시간을 검출하지 않고, 상기 제1 타이머 회로가 상기 제1 시간을 검출하고, 상기 제2 출력 회로가 상기 제2 출력 신호를 출력함으로써, 상기 마스터 통신 회로로부터 상기 슬레이브 통신 회로에 한쪽의 논리 레벨의 값이 송신되고, 상기 제1 타이머 회로가 상기 제1 시간을 검출하지 않고, 상기 제2 타이머 회로가 상기 제2 시간을 검출함으로써, 상기 마스터 통신 회로로부터 상기 슬레이브 통신 회로에 다른쪽의 논리 레벨의 값이 송신되는 것으로 한다.

또한, 본 발명의 데이터 통신 방법은, 슬레이브 통신 회로와 통신 가능하게 접속되는 마스터 통신 회로가, 제1 시간을 검출 가능한 제1 타이머 회로의 검출 동작을 개시함과 함께, 한쪽의 논리 레벨의 제1 출력 신호를 상기 슬레이브 통신 회로에 송신하고, 상기 슬레이브 통신 회로가, 상기 마스터 통신 회로에 송신하는 값이 한쪽의 논리 레벨의 값인 경우에, 상기 마스터 통신 회로로부터 송신되어 오는 상기 제1 출력 신호에 따라서 상기 제1 시간보다 짧은 제2 시간을 검출 가능한 제2 타이머 회로의 검출 동작을 개시하고, 상기 제1 타이머 회로가 상기 제1 시간을 검출하지 않고, 상기 제2 타이머 회로가 상기 제2 시간을 검출하고, 상기 슬레이브 통신 회로로부터 다른쪽의 논리 레벨의 제2 출력 신호가 송신되어 옴으로써, 상기 마스터 통신 회로가 한쪽의 논리 레벨의 값을 출력하고, 상기 제2 타이머 회로가 상기 제2 시간을 검출하지 않고, 상기 제1 타이머 회로가 상기 제1 시간을 검출함으로써, 상기 마스터 통신 회로가 다른쪽의 논리 레벨의 값을 출력하는 것으로 하여도 된다.

<실시예>

==회로 구성==

도 1은, 본 발명의 마스터 통신 회로 및 슬레이브 통신 회로의 일 실시예를 포함하는 데이터 통신 시스템의 구성도이다. 데이터 통신 시스템은, 마스터 통신 회로(1), 슬레이브 통신 회로(2), 제어 회로(11, 12), 및 유지 회로(13)를 포함하여 구성되어 있다. 마스터 통신 회로(1) 및 슬레이브 통신 회로(2)는, 1개의 통신선(10)에 의해 접속되어 있다. 그리고, 마스터 통신 회로(1)는, 이 통신선(10)을 통하여, 슬레이브 통신 회로(2)에 데이터를 송신하거나, 슬레이브 통신 회로(2)로부터 데이터를 수신할 수 있다. 예를 들면, 슬레이브 통신 회로(2)를 마이크로컴퓨터가 탑재된 집적 회로에 내장시켜 두고, 외부에 설치된 마스터 통신 회로(1)로부터 슬레이브 통신 회로(2) 경유로 집적 회로에 데이터를 기입하거나, 마이크로컴퓨터가 출력한 데이터를 슬레이브 통신 회로(2) 경유로 판독하거나 함으로써, 마이크로컴퓨터의 디버그를 행할 수 있다.

제어 회로(11)는, 마스터 통신 회로(1)의 동작을 제어하기 위한 회로이다. 또한, 제어 회로(12)는, 슬레이브 통신 회로(2)의 동작을 제어하기 위한 회로이다.

유지 회로(13)는, 인버터(40, 41) 및 저항(42)에 의해 구성되어 있고, 마스터 통신 회로(1) 또는 슬레이브 통신 회로(2)로부터 통신선(10)에 신호가 출력되면, 통신선(10)의 신호 레벨을 그 신호의 레벨로 유지할 수 있다. 또한, 본 실시예에서는 유지 회로(13)를 통신선(10) 위에 설치하는 것으로 하였지만, 마스터 통신 회로(1) 또는 슬레이브 통신 회로(2)에 유지 회로(13)를 설치하는 것으로 하여도 된다. 마스터 통신 회로(1) 또는 슬레이브 통신 회로(2)에 유지 회로(13)를 설치하는 경우, 통신선(10) 위에 유지 회로(10)를 설치할 필요는 없다.

마스터 통신 회로(1)는, 인버터(20), P형 MOSFET(21)(제1 출력 회로), OR 회로(22), N형 MOSFET(23)(제2 출력 회로), 입출력 단자(24), 타이머 회로(25), NOR 회로(26), AND 회로(27), OR 회로(28), 및 D형 플립플롭(이후「D-FF」로 나타냄)(20)을 포함하여 구성되어 있다. 또한, 타이머 회로(25), NOR 회로(26), AND 회로(27), 및 OR 회로(28)에 의해 구성되는 회로가, 본 발명의 타이머 회로(제1 타이머 회로)에 상당한다. 또한, D-FF(29)가 본 발명의 수신 회로에 상당한다.

P형 MOSFET(21)는, 소스에 전압 Vdd가 인가되고, 드레인이 N형 MOSFET(23)의 드레인과 접속되어 있다. 또한, N형 MOSFET(23)의 소스는 접지되어 있다. 그리고, P형 MOSFET(21)의 게이트에는, 제어 회로(11)로부터 출력되는 데이터 출력 요구 신호(DataOutRq)가 인버터(20)에 의해 반전되어 입력되어 있다. 또한, N형 MOSFET(23)의 게이트에는, 제어 회로(11)로부터 출력되는 초기화 신호(Initialize)와, 타이머 회로(25)의 오버 플로우 검출을 나타내는 오버 플로우 신호(Tm10vf)의 논리합이 OR 회로(22)를 통하여 입력되어 있다. 그리고, P형 MOSFET(21) 및 N형 MOSFET(23)의 접속점의 전압이, 입출력 단자(24)를 통하여 통신선(10)에 출력되는 구성으로 되어 있다.

예를 들면, 데이터 출력 요구 신호(DataOutRq)가 H레벨로 되면, P형 MOSFET(21)가 온으로 되고, 통신선(10)의 신호 레벨이 H레벨(한쪽의 논리 레벨:제1 출력 신호)로 된다. 그 후, 데이터 출력 요구 신호(DataOutRq)가 L레벨로 변화하여 P형 MOSFET(21)가 오프로 되어도, 통신선(10)의 신호 레벨은, 유지 회로(13)에 의해 H레벨로 유지된다. 또한, 예를 들면, 초기화 신호(Initialize)가 H레벨로 되 면, N형 MOSFET(23)가 온으로 되고, 통신선(10)의 신호 레벨이 L레벨로 된다. 그 후, 초기화 신호(Initialize)가 L레벨로 변화하여 N형 MOSFET(23)가 오프로 되어도, 통신선(10)의 신호 레벨의 신호 레벨은, 유지 회로(13)에 의해 L레벨로 유지된다. 또한, 마찬가지로, 오버 플로우 검출 신호(Tm10vf)가 H레벨로 되면, N형 MOSFET(23)가 온으로 되고, 통신선(10)의 신호 레벨은 L레벨(다른쪽의 논리 레벨:제2 출력 신호)로 된다. 또한, 통신선(10)의 신호 레벨은, 마스터 통신 회로(1) 및 슬레이브 통신 회로(2) 간의 데이터 전송의 종료를 판정하기 위한 전송 종료 신호(TransEndM)로서, 제어 회로(11)에 출력된다.

타이머 회로(25)는, 소정 시간의 경과를 검출하는 회로이다. 타이머 회로(25)의 클록 입력 단자 C에는, 시간의 카운트에 이용하기 위한 클록 신호(Tm1Clock)가 입력되어 있다. 그리고, 타이머 회로(25)의 리세트 입력 단자 R의 신호 레벨이 예를 들면 H레벨로부터 L레벨로 변화하면, 타이머 회로(25)는 카운트 동작을 개시하고, 소정의 시간이 경과하면 오버 플로우 신호(Tm10vf)를 예를 들면 L레벨로부터 H레벨로 변화시킨다. 또한, 타이머 회로(25)에서의 검출 시간은, 예를 들면 제어 회로(11)의 제어에 의해 변경할 수 있다. 검출 시간의 변경은, 예를 들면, 타이머 회로(25)가 복수의 D-FF에 의해 구성되는 카운터인 경우에는, 어느 D-FF의 출력을 오버 플로우 신호(Tm10vf)로 할지에 의해, 검출 시간을 변경할 수 있다. 또한, 예를 들면, 검출 시간이 서로 다른 타이머 회로를 복수 설치해 두고, 제어 회로(11) 등으로부터의 제어에 의해 이용하는 타이머 회로를 절환하는 것으로 하여도 된다. 또한, 예를 들면, 레지스터 등에 검출 시간을 기억해 두는 것으로 하고, 레지스터 등에 기억된 값을 변경함으로써, 검출 시간을 변경하는 것으로 하여도 된다.

NOR 회로(26)에는, 통신선(10)의 신호 및 클록 신호(Tm1Clock)가 입력되어 있다. 따라서, NOR 회로(26)의 출력은, 통신선(10)의 신호 레벨이 L레벨인 경우에는, 클록 신호(Tm1Clock)에 따라 변화하고, 통신선(10)의 신호 레벨이 H레벨인 경우에는 L레벨로 된다.

AND 회로(27)에는, 슬레이브 통신 회로(2)에 송신하는 데이터를 나타내는 송신 데이터 신호(DataOutM)와, 슬레이브 통신 회로(2)에 데이터를 송신할지 슬레이브 통신 회로(2)로부터 데이터를 수신할지를 나타내는 송수신 모드 신호(SendRecM)가 입력되어 있다. 본 실시예에서는, 예를 들면, 슬레이브 통신 회로(2)에 데이터를 송신하는 경우, 즉 송신 모드의 경우에는 송수신 모드 신호(SendRecM)가 "1", 슬레이브 통신 회로(2)로부터 데이터를 수신하는 경우, 즉 수신 모드의 경우에는 송수신 모드 신호(SendRecM)가 "0"인 것으로 한다. 그 때문에, AND 회로(27)의 출력은, 송신 모드인 경우에는 송신 데이터 신호(DataOutM)로 되고, 수신 모드인 경우에는 L레벨로 된다.

OR 회로(28)에는, NOR 회로(26)로부터 출력되는 신호와, AND 회로(27)로부터 출력되는 신호가 입력되어 있다. 그리고, OR 회로(28)로부터 출력되는 신호가 타이머 회로(25)의 리세트 입력 단자 R에 입력되어 있다. 따라서, NOR 회로(26) 및 AND 회로(27) 중 적어도 어느 한쪽의 출력이 H레벨인 경우, OR 회로(28)의 출력이 H레벨로 되고, 타이머 회로(25)의 리세트 입력 단자 R이 H레벨로 되기 때문에, 타 이머 회로(25)는 카운트를 행하지 않는 것으로 된다. 그리고, NOR 회로(26) 및 AND 회로(27)의 양방의 출력이 L레벨로 되면, 타이머 회로(25)의 리세트 입력 단자 R이 L레벨로 되고, 타이머 회로(25)가 카운트를 개시하는 것으로 된다.

D-FF(29)의 데이터 입력 단자(D)에는, 타이머 회로(25)의 오버 플로우 신호(Tm10vf)가 입력되어 있다. 그리고, D-FF(29)의 클록 입력 단자 C에는, 통신선(10)의 신호를 반전한 신호가 입력되어 있다. 그리고, D-FF(29)의 데이터 출력 단자 Q로부터 출력되는 신호가 슬레이브 통신 회로(2)로부터 수신한 데이터를 나타내는 수신 데이터 신호(RecDataM)로 되어 있다. 따라서, 예를 들면 통신선(10)의 신호 레벨이 H레벨로부터 L레벨로 변화하였을 때에, 타이머 회로(25)의 오버 플로우 신호(Tm10vf)가 D-FF(29)에 취득되어, 수신 데이터 신호(RecDataM)로서 출력되는 것으로 된다.

슬레이브 통신 회로(2)는, N형 MOSFET(30)(출력 회로), 입출력 단자(31), 타이머 회로(32), NOR 회로(33), AND 회로(34), OR 회로(35), 및 D-FF(36)(수신 회로)를 포함하여 구성되어 있다. 또한, 타이머 회로(32), NOR 회로(33), AND 회로(34), 및 OR 회로(35)에 의해 구성되는 회로가, 본 발명의 타이머 회로(제2 타이머 회로)에 상당한다.

N형 MOSFET(30)는, 드레인이 입출력 단자(31)를 통하여 통신선(10)과 접속되고, 소스가 접지되어 있다. 그리고, N형 MOSFET(30)의 게이트에는, 타이머 회로(32)의 오버 플로우 검출을 나타내는 오버 플로우 신호(Tm20vf)가 입력되어 있다. 그 때문에, 오버 플로우 검출 신호(Tm20vf)가 H레벨로 되면, N형 MOSFET(30) 가 온으로 되고, 통신선(10)의 신호 레벨은 L레벨(다른쪽의 논리 레벨:제2 출력 신호)로 된다. 또한, 통신선(10)의 신호 레벨은, 마스터 통신 회로(1) 및 슬레이브 통신 회로(2) 간의 데이터 전송의 종료를 판정하기 위한 전송 종료 신호(TransEndS)로서, 제어 회로(12)에 출력된다.

타이머 회로(32)는, 소정 시간의 경과를 검출하는 회로이다. 타이머 회로(32)의 클록 입력 단자 C에는, 시간의 카운트에 이용하기 위한 클록 신호(Tm2Clock)가 입력되어 있다. 그리고, 타이머 회로(32)의 리세트 입력 단자 R의 신호 레벨이 예를 들면 H레벨로부터 L레벨로 변화하면, 타이머 회로(32)는 카운트 동작을 개시하고, 소정의 시간이 경과하면 오버 플로우 신호(Tm20vf)를 예를 들면 L레벨로부터 H레벨로 변화시킨다. 또한, 타이머 회로(32)에서의 검출 시간은, 타이머 회로(25)와 마찬가지로 변경할 수 있다.

NOR 회로(33)에는, 통신선(10)의 신호 및 클록 신호(Tm2Clock)가 입력되어 있다. 따라서, NOR 회로(33)의 출력은, 통신선(10)의 신호 레벨이 L레벨인 경우에는 클록 신호(Tm2Clock)에 따라 변화하고, 통신선(10)의 신호 레벨이 H레벨인 경우에는 L레벨로 된다.

AND 회로(34)에는, 마스터 통신 회로(1)에 송신하는 데이터를 나타내는 송신 데이터 신호(Data　Out S)와, 마스터 통신 회로(1)에 데이터를 송신할지 마스터 통신 회로(1)로부터 데이터를 수신할지를 나타내는 송수신 모드 신호(SendRecS)가 입력되어 있다. 본 실시예에서는, 예를 들면, 마스터 통신 회로(1)에 데이터를 송신하는 경우, 즉 송신 모드의 경우에는 송수신 모드 신호(SendRecS)가 "1", 마스터 통신 회로(1)로부터 데이터를 수신하는 경우, 즉 수신 모드의 경우에는 송수신 모드 신호(SendRecS)가 "0"인 것으로 한다. 그 때문에, AND 회로(34)의 출력은, 송신 모드의 경우에는 송신 데이터 신호(DataOutS)로 되고, 수신 모드의 경우에는 L레벨로 된다.

OR 회로(35)에는, NOR 회로(33)로부터 출력되는 신호와, AND 회로(34)로부터 출력되는 신호가 입력되어 있다. 그리고, OR 회로(35)로부터 출력되는 신호가 타이머 회로(32)의 리세트 입력 단자 R에 입력되어 있다. 따라서, NOR 회로(33) 및 AND 회로(34) 중 적어도 어느 한쪽의 출력이 H레벨인 경우, OR 회로(35)의 출력이 H레벨로 되고, 타이머 회로(32)의 리세트 입력 단자 R이 H레벨로 되기 때문에, 타이머 회로(32)는 카운트를 행하지 않는 것으로 된다. 그리고, NOR 회로(33) 및 AND 회로(34)의 양방의 출력이 L레벨로 되면 타이머 회로(32)의 리세트 입력 단자 R이 L레벨로 되고, 타이머 회로(32)가 카운트를 개시하는 것으로 된다.

D-FF(36)의 데이터 입력 단자(D)에는 타이머 회로(32)의 오버 플로우 신호(Tm20vf)가 입력되어 있다. 그리고, D-FF(36)의 클록 입력 단자 C에는, 통신선(10)의 신호를 반전한 신호가 입력되어 있다. 그리고, D-FF(36)의 데이터 출력 단자 Q로부터 출력되는 신호가 마스터 통신 회로(1)로부터 수신한 데이터를 나타내는 수신 데이터 신호(RecDataS)로 되어 있다. 따라서, 예를 들면 통신선(10)의 신호 레벨이 H레벨로부터 L레벨로 변화하였을 때에, 타이머 회로(32)의 오버 플로우 신호(Tm20vf)가 D-FF(36)에 취득되어, 수신 데이터 신호(RecDataS)로서 출력되는 것으로 된다.

==동작 설명==

다음으로, 마스터 통신 회로(1) 및 슬레이브 통신 회로(2)의 사이에서의 데이터 송수신의 동작에 대하여 설명한다.

(1) 데이터 송신

우선, 마스터 통신 회로(1)로부터 슬레이브 통신 회로(2)에 데이터를 송신하는 경우의 동작에 대하여 설명한다. 도 2는, 마스터 통신 회로(1)로부터 슬레이브 통신 회로(2)에 데이터를 송신하는 경우의 타이밍차트를 도시하는 도면이다. 또한, 마스터 통신 회로(1)로부터 슬레이브 통신 회로(2)에 데이터를 송신하는 경우, 마스터 통신 회로(1)의 타이머 회로(25)가 검출하는 시간 T1과, 슬레이브 통신 회로(2)의 타이머 회로(32)가 검출하는 시간 T2는, T1<T2의 관계에 있는 것으로 한다. 또한, 시간 T1이, 본 발명의 청구항 1, 청구항 19, 청구항 20, 청구항 40, 및 청구항 41에서의 제1 시간에 상당한다. 또한, 시간 T2가, 본 발명의 청구항 1, 청구항 20, 및 청구항 41의 제2 시간에 상당하고, 청구항 19 및 청구항 40의 제3 시간에 상당한다.

우선, 시각 t1에, 제어 회로(11)로부터 출력되는 초기화 신호(Initialize)가 H레벨로 된다. 이에 의해, N형 MOSFET(23)가 온으로 되고, 통신선(10)의 신호 레벨이 L레벨로 된다. 또한, 시각 t2에, 초기화 신호(Initialize)가 L레벨로 되어도, 통신선(10)의 신호 레벨은 유지 회로(13)에 의해 L레벨로 유지된다. 그리고, 제어 회로(11)로부터, 송신 데이터 신호(DataOutM) "1"(다른쪽의 논리 레벨의 값)이 입력된다.

그 후, 시각 t3에, 제어 회로(11)로부터 출력되는 데이터 출력 요구 신호(DataOutRq)가 H레벨로 된다. 이에 의해, P형 MOSFET(21)가 온으로 되고, 통신선(10)의 신호 레벨이 H레벨로 된다. 또한, 데이터 출력 요구 신호(DataOutRq)가 H레벨로 되는 시간은 T1보다 짧은 것으로 한다. 이 때, 마스터 통신 회로(1)에서는, 송신 데이터 신호(DataOutM)가 "1", 송수신 모드 신호(SendRecM)가 "1"이기 때문에 AND 회로(27)의 출력은 H레벨이고, 타이머 회로(25)의 리세트 입력 단자 R은 H레벨로 된 그대로이다. 따라서, 마스터 통신 회로(1)의 타이머 회로(25)는 카운트 동작을 개시하지 않는다. 한편, 슬레이브 통신 회로(2)에서는, 송수신 모드 신호(SendRecS)가 "0"이기 때문에 AND 회로(34)의 출력은 L레벨이고, 통신선(10)의 신호 레벨이 H레벨이기 때문에 NOR 회로(33)의 출력은 L레벨로 되고, 타이머 회로(32)의 리세트 입력 단자 R은 L레벨로 변화한다. 따라서, 슬레이브 통신 회로(2)의 타이머 회로(32)는 시간 T2의 검출 동작을 개시한다.

그리고, 시각 t3으로부터 시간 T2가 경과하여 시각 t4로 되면, 슬레이브 통신 회로(2)의 타이머 회로(32)로부터 출력되는 오버 플로우 신호(Tm20vf)가 H레벨로 된다. 이에 의해, N형 MOSFET(30)가 온으로 되고, 통신선(10)의 신호 레벨이 L레벨로 된다. 그리고, 통신선(10)의 신호 레벨이 L레벨로 되면, D-FF(36)의 클록 입력 단자에 입력되는 신호가 L레벨로부터 H레벨로 변화하여 타이머 회로(32)로부터 출력되어 있는 H레벨의 오버 플로우 신호(Tm20vf)가 D-FF(36)에 취득되어 수신 데이터 신호(RecDataS)가 H레벨로 된다. 즉, 마스터 통신 회로(1)로부터 슬레이브 통신 회로(2)에 "1"이 송신된 것으로 된다.

또한, 통신선(10)의 신호 레벨이 L레벨로 되면, 타이머 회로(32)의 리세트 입력 단자 R의 신호 레벨은 클록 신호(Tm2Clock)에 따라서 H레벨과 L레벨이 교대로 반복되는 상태로 되고, 타이머 회로(32)는 리세트되고, 시각 t5에, 오버 플로우 신호(fm20vf)가 L레벨로 변화한다.

그리고, 제어 회로(11)는, 통신선(10)의 신호 레벨의 변화에 수반하여 전송 종료 신호(TransEndM)가 L레벨로 변화하면, 슬레이브 통신 회로(2)에의 데이터 송신이 완료된 것을 검지하고, 시각 t6에, 다음의 송신 데이터 신호(DataOutM) "0"(한쪽의 논리 레벨의 값)의 출력을 개시한다.

그 후, 시각 t7에, 제어 회로(11)로부터 출력되는 데이터 출력 요구 신호(DataOutRq)가 H레벨로 된다. 이에 의해, P형 MOSFET(21)가 온으로 되고, 통신선(10)의 신호 레벨이 H레벨로 된다. 이 때, 마스터 통신 회로(1)에서는, 송신 데이터 신호(DataOutM)가 "0"이기 때문에 AND 회로(27)의 출력은 L레벨이고, 통신선(10)의 신호 레벨이 H레벨이기 때문에 NOR 회로(26)의 출력은 L레벨로 되고, 타이머 회로(25)의 리세트 입력 단자 R은 L레벨로 변화한다. 따라서, 마스터 통신 회로(1)의 타이머 회로(25)는 시간 T1의 검출 동작을 개시한다. 또한, 슬레이브 통신 회로(2)에서는, 송수신 모드 신호(SendRecS)가 "0"이기 때문에 AND 회로(34)의 출력은 L레벨이고, 통신선(10)의 신호 레벨이 H레벨이기 때문에 NOR 회로(33)의 출력은 L레벨로 되고, 타이머 회로(32)의 리세트 입력 단자 R은 L레벨로 변화한다. 따라서, 슬레이브 통신 회로(2)의 타이머 회로(32)는 시간 T2의 검출 동작을 개시한다.

그리고, 시각 t7로부터 시간 T1이 경과하여 시각 t8로 되면, 마스터 통신 회로(1)의 타이머 회로(25)로부터 출력되는 오버 플로우 신호(Tm10vf)가 H레벨로 된다. 또한, T1<T2가기 때문에, 슬레이브 통신 회로(2)의 타이머 회로(32)로부터 출력되는 오버 플로우 신호(Tm20vf)는 L레벨인 그대로이다. 이에 의해, N형 MOSFET(23)가 온으로 되고, 통신선(10)의 신호 레벨이 L레벨로 된다. 그리고, 통신선(10)의 신호 레벨이 L레벨로 되면, D-FF(36)의 클록 입력 단자에 입력되는 신호가 L레벨로부터 H레벨로 변화하고, 타이머 회로(32)로부터 출력되어 있는 L레벨의 오버 플로우 신호(Tm20vf)가 D-FF(36)에 취득되어 수신 데이터 신호(RecDataS)가 L레벨로 된다. 즉, 마스터 통신 회로(1)로부터 슬레이브 통신 회로(2)에 "0"이 송신된 것으로 된다.

또한, 통신선(10)의 신호 레벨이 L레벨로 되면 타이머 회로(25)의 리세트 입력 단자 R의 신호 레벨은 클록 신호(Tm1Clock)에 따라서 H레벨과 L레벨이 교대로 반복되는 상태로 되고, 타이머 회로(25)는 리세트되고, 시각 t9에, 오버 플로우 신호(Tm10vf)가 L레벨로 변화한다. 또한, 통신선(10)의 신호 레벨이 L레벨로 되면, 타이머 회로(32)의 리세트 입력 단자 R의 신호 레벨은 클록 신호(Tm2Clock)에 따라서 H레벨과 L레벨이 교대로 반복되는 상태로 되고, 타이머 회로(32)는 리세트된다.

이와 같이, 마스터 통신 회로(1)의 타이머 회로(25)에서 검출하는 시간 T1과, 슬레이브 통신 회로(2)의 타이머 회로(32)에서 검출하는 시간 T2의 관계를 T1<T2로 하고, 마스터 통신 회로(1)의 타이머 회로(25)의 검출 동작을 개시시킬 것인지의 여부에 의해, "1" 또는 "0"의 데이터를 송신할 수 있다. 그리고, 클록 신 호(Tm1Clock) 및 클록 신호(Tm2Clock)의 정밀도에 따라서 T1 및 T2의 시간차를 둠으로써, 시간 T1 및 시간 T2가 어긋났다고 하여도, 마스터 통신 회로(1)로부터 슬레이브 통신 회로(2)에 정상적으로 데이터를 송신할 수 있다. 예를 들면, 클록 신호(Tm1Clock) 및 클록 신호(Tm2Clock)가 모두 50% 어긋날 가능성이 있는 경우, 시간 T1을 10㎱, 시간 T2를 40㎱로 설정해 두면, 시간 T1이 50% 길어져서 15ns로 되고, 시간 T2가 50% 짧아져서 20㎱로 되었다고 하여도, T1<T2가기 때문에 정상적으로 데이터를 송신할 수 있다.

또한, 도 2에 예시한 처리를 반복하여 행함으로써, 복수 비트의 데이터를 마스터 통신 회로(1)로부터 슬레이브 통신 회로(2)에 송신하는 것이 가능하게 된다. 이 경우, 제어 회로(11)는, 전송 종료 신호(TransEndM)가 H레벨로부터 L레벨로 변화함으로써, 1비트의 데이터 송신이 종료한 것을 검출하고, 다음의 송신 데이터(DataOutM)를 출력한 후에, 데이터 출력 요구 신호(DataOutRq)를 H레벨로 변화시키면 된다. 또한, 복수 비트의 데이터를 마스터 통신 회로(1)로부터 슬레이브 통신 회로(2)에 송신하는 경우, 슬레이브 통신 회로(2)의 D-FF(36)을 시프트 레지스터로 하는 것도 가능하다. 이 경우, 통신선(10)이 H레벨로부터 L레벨로 변화하는 타이밍에서, 타이머 회로(32)로부터 출력되는 오버 플로우 신호(Tm20vf)가 시프트 레지스터에 시프트 입력되도록 하면 된다.

(2) 데이터 수신

다음으로, 마스터 통신 회로(1)가 슬레이브 통신 회로(2)로부터 데이터를 수신하는 경우의 동작에 대하여 설명한다. 도 3은, 마스터 통신 회로(1)가 슬레이브 통신 회로(2)로부터 데이터를 수신하는 경우의 타이밍차트를 도시하는 도면이다. 또한, 마스터 통신 회로(1)가 슬레이브 통신 회로(2)로부터 데이터를 수신하는 경우, 마스터 통신 회로(1)의 타이머 회로(25)가 검출하는 시간 T3과, 슬레이브 통신 회로(2)의 타이머 회로(32)가 검출하는 시간 T4는, T3>T4의 관계에 있는 것으로 한다. 또한, 시간 T3이, 본 발명의 청구항 9, 청구항 30, 및 청구항 42에서의 제1 시간에 상당하고, 청구항 19 및 청구항 40에서의 제2 시간에 상당한다. 또한, 시간 T4가, 본 발명의 청구항 9, 30, 및 청구항 42에서의 제2 시간에 상당하고, 청구항 19 및 청구항 40에서의 제4 시간에 상당한다.

또한, 타이머 회로(25)의 검출 시간의 T1로부터 T3으로의 변경, 및, 타이머 회로(32)의 검출 시간의 T2로부터 T4로의 변경은, 전술한 바와 같이, 제어 회로(11, 12) 등으로부터의 제어에 의해 행할 수 있다. 예를 들면, 제어 회로(11)로부터 출력되는 송수신 모드 신호(SendRecM)에 따라서 타이머 회로(25)의 검출 시간이 절환되고, 제어 회로(12)로부터 출력되는 송수신 모드 신호(SendRecS)에 따라서 타이머 회로(32)의 검출 시간이 절환되는 것으로 하여도 된다.

우선, 시각 t11에, 제어 회로(11)로부터 출력되는 초기화 신호(Initialize)가 H레벨로 된다. 이에 의해, N형 MOSFET(23)가 온으로 되고, 통신선(10)의 신호 레벨이 　L레벨로 된다. 또한, 시각 t12에, 초기화 신호(Initialize)가 L레벨로 되어도, 통신선(10)의 신호 레벨은 유지 회로(13)에 의해 L레벨로 유지된다. 또한, 제어 회로(12)로부터, 송신 데이터 신호(DataOutS) "1"이 입력된다.

그 후, 시각 t13에, 제어 회로(11)로부터 출력되는 데이터 출력 요구 신 호(DataOutRq)가 H레벨로 된다. 이에 의해, P형 MOSFET(21)가 온으로 되어 통신선(10)의 신호 레벨이 H레벨로 된다. 또한, 데이터 출력 요구 신호(DataOutRq)가 H레벨로 되는 시간은 T4보다 짧은 것으로 한다. 이 때, 마스터 통신 회로(1)에서는, 송수신 모드 신호(SendRecM)가 "0"이기 때문에 AND 회로(27)의 출력은 L레벨이고, 통신선(10)의 신호 레벨이 H레벨이기 때문에 NOR 회로(26)의 출력은 L레벨로 되고, 타이머 회로(25)의 리세트 입력 단자 R은 L레벨로 변화한다. 따라서, 마스터 통신 회로(1)의 타이머 회로(25)는 시간 T3의 검출 동작을 개시한다. 한편, 슬레이브 통신 회로(2)에서는, 송신 데이터 신호(DataOutS)가 "1", 송수신 모드 신호(SendRecS)가 "1"이기 때문에 AND 회로(34)의 출력은 H레벨이고, 타이머 회로(32)의 리세트 입력 단자 R은 H레벨로 된 그대로이다. 따라서, 슬레이브 통신 회로(2)의 타이머 회로(32)는 카운트 동작을 개시하지 않는다.

그리고, 시각 t13으로부터 시간 T3이 경과하여 시각 t14로 되면, 마스터 통신 회로(1)의 타이머 회로(25)로부터 출력되는 오버 플로우 신호(Tm10vf)가 H레벨로 된다. 이에 의해, N형 MOSFET(23)가 온으로 되고, 통신선(10)의 신호 레벨이 L레벨로 된다. 그리고, 통신선(10)의 신호 레벨이 L레벨로 되면, D-FF(29)의 클록 입력 단자에 입력되는 신호가 L레벨로부터 H레벨로 변화하고, 타이머 회로(25)로부터 출력되어 있는 H레벨의 오버 플로우 신호(Tm10vf)가 D-FF(29)에 취득되어 수신 데이터 신호(RecDataM)가 H레벨로 된다. 즉, 마스터 통신 회로(1)가 슬레이브 통신 회로(2)로부터 "1"을 수신한 것으로 된다.

또한, 통신선(10)의 신호 레벨이 L레벨로 되면, 타이머 회로(25)의 리세트 입력 단자 R의 신호 레벨은 클록 신호(Tm1Clock)에 따라서 H레벨과 L레벨이 교대로 반복되는 상태로 되고, 타이머 회로(25)는 리세트되어, 시각 t15에, 오버 플로우 신호(Tm10vf)가 L레벨로 변화한다.

그리고, 제어 회로(12)는, 통신선(10)의 신호 레벨의 변화에 수반하여 전송 종료 신호(TransEndS)가 L레벨로 변화하면, 마스터 통신 회로(1)에의 데이터 송신이 완료된 것을 검지하고, 시각 t16에, 다음의 송신 데이터 신호(DataOutS) "0"의 출력을 개시한다.

그 후, 시각 t17에, 제어 회로(11)로부터 출력되는 데이터 출력 요구 신호(DataOutRq)가 H레벨로 된다. 이에 의해, P형 MOSFET(21)가 온으로 되고, 통신선(10)의 신호 레벨이 H레벨로 된다. 이 때, 마스터 통신 회로(1)에서는, 송수신 모드 신호(SendRecS)가 "0"이기 때문에 AND 회로(27)의 출력은 L레벨이고, 통신선(10)의 신호 레벨이 H레벨이기 때문에 NOR 회로(26)의 출력은 L레벨로 되고, 타이머 회로(25)의 리세트 입력 단자 R은 L레벨로 변화한다. 따라서, 마스터 통신 회로(1)의 타이머 회로(25)는 시간 T3의 검출 동작을 개시한다. 또한, 슬레이브 통신 회로(2)에서는, 송신 데이터 신호(DataOutM)가 "0"이기 때문에 AND 회로(34)의 출력은 L레벨이고, 통신선(10)의 신호 레벨이 H레벨이기 때문에 NOR 회로(33)의 출력은 L레벨로 되고, 타이머 회로(32)의 리세트 입력 단자 R은 L레벨로 변화한다. 따라서, 슬레이브 통신 회로(2)의 타이머 회로(32)는 시간 T4의 검출 동작을 개시한다.

그리고, 시각 t17로부터 시간 T4가 경과하여 시각 t18로 되면, 슬레이브 통 신 회로(2)의 타이머 회로(32)로부터 출력되는 오버 플로우 신호(Tm20vf)가 H레벨로 된다. 또한, T3>T4가기 때문에, 마스터 통신 회로(1)의 타이머 회로(25)로부터 출력되는 오버 플로우 신호(Tm10vf)는 L레벨인 그대로이다. 이에 의해, N형 MOSFET(30)가 온으로 되고, 통신선(10)의 신호 레벨이 L레벨로 된다. 그리고, 통신선(10)의 신호 레벨이 L레벨로 되면 D-FF(29)의 클록 입력 단자에 입력되는 신호가 L레벨로부터 H레벨로 변화하고, 타이머 회로(25)로부터 출력되어 있는 L레벨의 오버 플로우 신호(Tm10vf)가 D-FF(29)에 취득되어 수신 데이터 신호(RecDataM)가 L레벨로 된다. 즉, 마스터 통신 회로(1)가 슬레이브 통신 회로(2)로부터 "0"을 수신한 것으로 된다.

또한, 통신선(10)의 신호 레벨이 L레벨로 되면, 타이머 회로(25)의 리세트 입력 단자 R의 신호 레벨은 클록 신호(Tm1Clock)에 따라서 H레벨과 L레벨이 교대로 반복되는 상태로 되고, 타이머 회로(25)는 리세트된다. 또한, 통신선(10)의 신호 레벨이 L레벨로 되면 타이머 회로(32)의 리세트 입력 단자 R의 신호 레벨은 클록 신호(Tm2Clock)에 따라서 H레벨과 L레벨이 교대로 반복되는 상태로 되고, 타이머 회로(32)는 리세트되어, 시각 t19에, 오버 플로우 신호(Tm20vf)가 L레벨로 변화한다.

이와 같이, 마스터 통신 회로(1)의 타이머 회로(25)에서 검출하는 시간 T3과, 슬레이브 통신 회로(2)의 타이머 회로(32)에서 검출하는 시간 T4의 관계를 T3>T4로 하고, 슬레이브 통신 회로(2)의 타이머 회로(32)의 검출 동작을 개시시킬 것인지의 여부에 의해, 마스터 통신 회로(1)는 슬레이브 통신 회로(2)로부터 "1" 또는 "0"의 데이터를 수신할 수 있다. 그리고, 클록 신호(Tm1Clock) 및 클록 신호(Tm2Clock)의 정밀도에 따라서 T3 및 T4의 시간차를 둠으로써, 시간 T3 및 시간 T4가 어긋났다고 하여도, 마스터 통신 회로(1)가 슬레이브 통신 회로(2)로부터 정상적으로 데이터를 수신할 수 있다. 예를 들면, 클록 신호(Tm1Clock) 및 클록 신호(Tm2Clock)가 모두 50% 어긋날 가능성이 있는 경우, 시간 T3을 40㎱, 시간 T4을 10㎱로 설정해 두면, 시간 T3이 50% 짧아져서 20㎱로 되고, 시간 T4가 50% 길어져서 15ns로 되었다고 하여도, T3>T4가기 때문에 정상적으로 데이터를 수신할 수 있다.

또한, 도 3에 예시한 처리를 반복하여 행함으로써, 복수 비트의 데이터를 마스터 통신 회로(1)가 슬레이브 통신 회로(2)로부터 수신하는 것이 가능하게 된다. 이 경우, 제어 회로(12)는, 전송 종료 신호(TransEndS)가 H레벨로부터 L레벨로 변화함으로써, 1비트의 데이터 송신이 종료한 것을 검출하고, 다음의 송신 데이터(DataOutS)를 출력하면 된다. 그리고, 제어 회로(11)는, 전송 종료 신호(TransEndM)가 H레벨로부터 L레벨로 변화함으로써, 1비트의 데이터 수신이 종료한 것을 검출하고, 다음의 데이터를 수신하기 위해 데이터 출력 요구 신호(DataOutRq)를 H레벨로 변화시키면 된다. 또한, 복수 비트의 데이터를 마스터 통신 회로(1)가 슬레이브 통신 회로(2)로부터 수신하는 경우, 마스터 통신 회로(1)의 D-FF(29)을 시프트 레지스터로 하는 것도 가능하다. 이 경우, 통신선(10)이 H레벨로부터 L레벨로 변화하는 타이밍에서, 타이머 회로(25)로부터 출력되는 오버 플로우 신호(Tm10vf)가 시프트 레지스터에 시프트 입력되도록 하면 된다.

==타이머 회로(다른 형태)==

도 1에 도시한 회로에서는, 마스터 통신 회로(1)가 슬레이브 통신 회로(2)에 데이터 "1" 을 송신하는 경우, 타이머 회로(25)는 리세트된 그대로인 것으로 하였지만, 타이머 회로(25)가 카운트 동작을 행하는 상태로 할 수도 있다. 또한, 마스터 통신 회로(1)가 슬레이브 통신 회로(2)로부터 데이터 "1"을 수신하는 경우, 타이머 회로(32)는 리세트된 그대로인 것으로 하였지만, 타이머 회로(32)가 카운트 동작을 행하는 상태로 할 수도 있다. 도 4는, 타이머 회로(25, 32)가 송수신 모드 및 송신 데이터에 상관없이 카운트 동작을 행하는 경우의 마스터 통신 회로(1) 및 슬레이브 통신 회로(2)의 구성예를 도시하는 도면이다.

도 4에 도시한 바와 같이, 마스터 통신 회로(1)는, 도 1에 도시한 AND 회로(27) 및 OR 회로(28)를 구비하지 않고, 대신에, NAND 회로(50) 및 AND 회로(51)를 구비하고 있다. 이 경우, 타이머 회로(25), NOR 회로(26), NAND 회로(50), 및 AND 회로(51)에 의해 구성되는 회로가, 본 발명의 타이머 회로(제1 타이머 회로)에 상당한다. 그리고, NOR 회로(26)로부터 출력되는 신호가 타이머 회로(25)의 리세트 입력 단자 R에 입력되어 있다. 또한, NAND 회로(50)에는, 송신 데이터 신호(DataOutM)와, 송수신 모드 신호(SendRecM)가 입력되어 있다. 그리고, AND 회로(51)에는, NAND 회로(50)로부터 출력되는 신호와, 타이머 회로(25)로부터 출력되는 오버 플로우 신호(Tm10vf)가 입력되어 있고, AND 회로(51)로부터 출력되는 신호가 OR 회로(22)에 입력되어 있다.

또한, 슬레이브 통신 회로(2)는, 도 1에 도시한 AND 회로(34) 및 OR 회 로(35)를 구비하지 않고, 대신에, NAND 회로(52) 및 AND 회로(53)를 구비하고 있다. 이 경우, 타이머 회로(32), NOR 회로(33), NAND 회로(52), 및 AND 회로(53)에 의해 구성되는 회로가, 본 발명의 타이머 회로(제2 타이머 회로)에 상당한다. 그리고, NOR 회로(33)로부터 출력되는 신호가 타이머 회로(32)의 리세트 입력 단자 R에 입력되어 있다. 또한, NAND 회로(52)에는, 송신 데이터 신호(DataOutS)와, 송수신 모드 신호(SendRecS)가 입력되어 있다. 그리고, AND 회로(53)에는, NAND 회로(52)로부터 출력되는 신호와, 타이머 회로(32)로부터 출력되는 오버 플로우 신호(Tm20vf)가 입력되어 있고, AND 회로(53)로부터 출력되는 신호가 N형 MOSFET(30)의 게이트에 입력되어 있다.

도 4에 도시하는 구성의 경우, 통신선(10)의 신호 레벨이 H레벨로 변화하면, 송수신 모드 및 송신 데이터에 관계없이, 타이머 회로(25, 32)의 리세트 입력 단자 R의 신호 레벨이 L레벨로 되기 때문에, 타이머 회로(25, 32)는 카운트 동작을 개시한다. 그리고, 타이머 회로(25)는, 설정된 소정의 시간 T1 또는 T3을 검출하면, H레벨의 오버 플로우 신호(Tm10vf)를 출력한다. 또한, 타이머 회로(32)는 설정된 소정의 시간 T2 또는 T4를 검출하면, H레벨의 오버 플로우 신호(Tm20vf)를 출력한다.

그리고, 마스터 통신 회로(1)로부터 슬레이브 통신 회로(2)에 데이터 "1"이 송신되는 경우, 송수신 모드 신호(SendRecM) 및 송신 데이터 신호(DataOutM)가 "1"이기 때문에, NAND 회로(50)로부터 출력되는 신호가 L레벨로 된다. 이 경우, AND 회로(51)로부터 출력되는 신호는, 타이머 회로(25)의 오버 플로우 신호(Tm10vf)에 관계없이, L레벨로 된다. 즉, 마스터 통신 회로(1)가 슬레이브 통신 회로(2)에 데이터 "1"을 송신하는 경우, 타이머 회로(25), NOR 회로(26), NAND 회로(50), 및 AND 회로(51)에 의해 구성되는 회로는, 시간 T1의 검출 동작을 행하지 않는 것으로 된다. 또한, 마스터 통신 회로(1)로부터 슬레이브 통신 회로(2)에 데이터 "0"이 송신되는 경우, 송신 데이터 신호(DataOutM)가 "0"이기 때문에, NAND 회로(50)로부터 출력되는 신호가 H레벨로 된다. 이 경우, AND 회로(51)로부터 출력되는 신호는, 타이머 회로(25)의 오버 플로우 신호(Tm10vf)에 따라서 변화하게 된다. 즉, 마스터 통신 회로(1)가 슬레이브 통신 회로(2)에 데이터 "0"을 송신하는 경우, 타이머 회로(25), NOR 회로(26), NAND 회로(50), 및 AND 회로(51)에 의해 구성되는 회로는, 시간 T1의 검출 동작을 행하고 있는 것으로 된다.

그리고, 마스터 통신 회로(1)가 슬레이브 통신 회로(2)로부터 데이터 "1"을 수신하는 경우, 송수신 모드 신호(SendRecS) 및 송신 데이터 신호(DataOutS)가 "1"이기 때문에, NAND　회로(52)로부터 출력되는 신호가 L레벨로 된다. 이 경우, AND 회로(53)로부터 출력되는 신호는, 타이머 회로(32)의 오버 플로우 신호(Tm20vf)에 관계없이, L레벨로 된다. 즉, 마스터 통신 회로(1)가 슬레이브 통신 회로(2)로부터 데이터 "1"을 수신하는 경우, 타이머 회로(32), NOR 회로(33), NAND 회로(52), 및 AND 회로(53)에 의해 구성되는 회로는, 시간 T3의 검출 동작을 행하지 않는 것으로 된다. 또한, 마스터 통신 회로(1)가 슬레이브 통신 회로(2)로부터 데이터 "0"을 수신하는 경우, 송신 데이터 신호(DataOutS)가 "0"이기 때문에, NAND 회로(52)로부터 출력되는 신호가 H레벨로 된다. 이 경우, AND 회로(53)로부터 출력 되는 신호는, 타이머 회로(32)의 오버 플로우 신호(Tm20vf)에 따라서 변화하게 된다. 즉, 마스터 통신 회로(1)가 슬레이브 통신 회로(2)로부터 데이터 "0"을 수신하는 경우, 타이머 회로(32), NOR 회로(33), NAND 회로(52), 및 AND 회로(53)에 의해 구성되는 회로는, 시간 T3의 검출 동작을 행하고 있는 것으로 된다.

==무선 통신==

도 1에 도시한 회로에서는, 마스터 통신 회로(1) 및 슬레이브 통신 회로(2)가 1개의 통신선(10)을 통하여 데이터의 송수신을 행하는 것으로 하였지만, 마찬가지의 수순을 자계 결합이나 전계 결합 등의 무선 통신에 의해 행하는 것도 가능하다.

(1) 자계 결합

도 5는, 자계 결합에 의해 무선 통신을 행하는 경우의 마스터 통신 회로(1) 및 슬레이브 통신 회로(2)의 구성예를 도시하는 도면이다. 도 5에 도시한 바와 같이, 마스터 통신 회로(1)는, 도 1에 도시한 입출력 단자(24)를 구비하지 않고, 대신에, 코일(60)(무선 통신 회로), 엣지 검출 회로(61, 62), 및 SR형 플립플롭(이후「SR-FF」로 나타냄)(63)을 구비하고 있다. 또한, SR-FF(63)이 본 발명의 기억 회로에 상당한다.

코일(60)의 일단에는, P형 MOSFET(21)와 N형 MOSFET(23)의 접속점의 전압이 인가되고, 코일(60)의 타단에는 중점 전압 Vref가 인가되어 있다. 따라서, 　P형 MOSFET(21)가 온, N형 MOSFET(23)가 오프인 경우, P형 MOSFET(21)로부터 코일(60)을 향해 전류가 흐르게 된다. 또한, P형 MOSFET(21)가 오프, N형 MOSFET(23)가 온 인 경우, 코일(60)로부터 N형 MOSFET(23)를 향해 전류가 흐르게 된다.

엣지 검출 회로(61, 62)에는, P형 MOSFET(21)와 N형 MOSFET(23)의 접속점의 전압, 즉, 코일(60)의 일단의 전압 VL1이 인가되어 있다. 그리고, 엣지 검출 회로(61)는, 전압 VL1이 H레벨로 변화한 것을 검출하면, 예를 들면 H레벨의 신호를 출력한다. 또한, 엣지 검출 회로(62)는, 전압 VL1이 L레벨로 변화한 것을 검출하면, 예를 들면 H레벨의 신호를 출력한다.

SR-FF(63)의 데이터 입력 단자 S에는, 엣지 검출 회로(61)의 출력 신호가 입력되어 있다. 또한, SR-FF(63)의 데이터 입력 단자 R에는, 엣지 검출 회로(62)의 출력 신호가 입력되어 있다. 따라서, 전압 VL1이 H레벨로 변화하여 엣지 검출 회로(61)의 출력 신호가 H레벨로 되면, SR-FF(63)의 데이터 출력 단자 Q로부터 출력되는 신호가 H레벨로 된다. 또한, 전압 VL1이 L레벨로 변화하여 엣지 검출 회로(62)의 출력 신호가 H레벨로 되면, SR-FF(63)의 데이터 출력 단자 Q로부터 출력되는 신호가 L레벨로 된다. 그리고, SR-FF(63)의 데이터 출력 단자 Q로부터 출력되는 신호는, NOR 회로(26)에 입력되어 있다. 또한, SR-FF(63)의 데이터 출력 단자 Q로부터 출력되는 신호는, 반전되어 D-FF(29)의 클록 입력 단자에 입력되어 있다. 또한, SR-FF(63)의 데이터 출력 단자 Q로부터 출력되는 신호는, 제어 회로(11)에 대한 전송 종료 신호(TransEndM)로 되어 있다. 즉, SR-FF(63)의 데이터 출력 단자 Q로부터 출력되는 신호의 신호 레벨은, 도 1에 도시한 통신선(10)의 신호 레벨과 동등한 것으로 되어 있다.

그리고, 슬레이브 통신 회로(1)는, 도 1에 도시한 입출력 단자(31)를 구비하 지 않고, 대신에, 코일(70)(무선 통신 회로), 엣지 검출 회로(71, 72), 및 SR-FF(73)(기억 회로)을 구비하고 있다.

코일(70)의 일단은, N형 MOSFET(30)의 드레인과 접속되고, 코일(70)의 타단에는 중점 전압 Vref가 인가되어 있다. 따라서, N형 MOSFET(30)가 온인 경우, 코일(70)로부터 N형 MOSFET(30)를 향해 전류가 흐르게 된다.

엣지 검출 회로(71, 72)에는, N형 MOSFET(30)의 드레인의 전압, 즉, 코일(70)의 일단의 전압 VL2가 인가되어 있다. 그리고, 엣지 검출 회로(71)는, 전압 VL2가 H레벨로 변화한 것을 검출하면, 예를 들면 H레벨의 신호를 출력한다. 또한, 엣지 검출 회로(72)는, 전압 VL2가 L레벨로 변화한 것을 검출하면, 예를 들면 H레벨의 신호를 출력한다.

SR-FF(73)의 데이터 입력 단자 S에는, 엣지 검출 회로(71)의 출력 신호가 입력되어 있다. 또한, SR-FF(73)의 데이터 입력 단자 R에는, 엣지 검출 회로(72)의 출력 신호가 입력되어 있다. 따라서, 전압 VL2가 H레벨로 변화하여 엣지 검출 회로(71)의 출력 신호가 H레벨로 되면, SR-FF(73)의 데이터 출력 단자 Q로부터 출력되는 신호가 H레벨로 된다. 또한, 전압 VL2가 L레벨로 변화하여 엣지 검출 회로(72)의 출력 신호가 H레벨로 되면, SR-FF(73)의 데이터 출력 단자 Q로부터 출력되는 신호가 L레벨로 된다. 그리고, SR-FF(73)의 데이터 출력 단자 Q로부터 출력되는 신호는, NOR 회로(33)에 입력되어 있다. 또한, SR-FF(73)의 데이터 출력 단자 Q로부터 출력되는 신호는, 반전되어 D-FF(36)의 클록 입력 단자에 입력되어 있다. 또한, SR-FF(73)의 데이터 출력 단자 Q로부터 출력되는 신호는, 제어 회 로(12)에 대한 전송 종료 신호(TransEnds)로 되어 있다. 즉, SR-FF(73)의 데이터 출력 단자 Q로부터 출력되는 신호의 신호 레벨은, 도 1에 도시한 통신선(10)의 신호 레벨과 동등한 것으로 되어 있다.

그리고, 코일(60, 70)이 자계 결합 가능한 정도로 마스터 통신 회로(1) 및 슬레이브 통신 회로(2)를 근접시킨 상태에서, 통신선(10)을 이용하는 경우와 마찬가지의 수순을 실행함으로써, 마스터 통신 회로(1) 및 슬레이브 통신 회로(2)의 사이에서 데이터의 송수신을 행할 수 있다.

도 6은, 자계 결합에 의해 마스터 통신 회로(1)로부터 슬레이브 통신 회로(2)에 데이터를 송신하는 경우의 타이밍차트를 도시하는 도면이다. 또한, 마스터 통신 회로(1)로부터 슬레이브 통신 회로(2)에 데이터를 송신하는 경우, 마스터 통신 회로(1)의 타이머 회로(25)가 검출하는 시간 T1과, 슬레이브 통신 회로(2)의 타이머 회로(32)가 검출하는 시간 T2는, T1<T2의 관계에 있는 것으로 한다.

우선, 시각 t20에, 제어 회로(11)로부터, 송신 데이터 신호(DataOutM) "1"이 입력된다. 그 후, 시각 t21에, 제어 회로(11)로부터 출력되는 데이터 출력 요구 신호(DataOutRq)가 H레벨로 된다. 이에 의해, P형 MOSFET(21)가 온으로 되고, P형 MOSFET(21)로부터 코일(60)을 향해 전류가 흐르고, 전압 VL1은 H레벨로 변화한다. 그리고, 코일(60)에 전류가 흐름으로써 발생하는 자계가 코일(70)에 전달하고, N형 MOSFET(30)로부터 코일(70)을 향해 전류가 발생하고, 전압 VL2가 H레벨로 변화한다. 이에 의해, SR-FF(63, 73)의 데이터 출력 단자 Q로부터 출력되는 신호는 H레벨로 된다. 그리고, 마스터 통신 회로(1)에서는, 송신 데이터 신호(DataOutM)가 "1", 송수신 모드 신호(SendRecM)가 "1"이기 때문에 AND 회로(27)의 출력은 H레벨이며, 타이머 회로(25)의 리세트 입력 단자 R은 H레벨로 된 그대로이다. 따라서, 마스터 통신 회로(1)의 타이머 회로(25)는 카운트 동작을 개시하지 않는다. 한편, 슬레이브 통신 회로(2)에서는, 송수신 모드 신호(SendRecS)가 "0"이기 때문에 AND 회로(34)의 출력은 L레벨이고, SR-FF(73)의 데이터 출력 단자 Q로부터 출력되는 신호의 신호 레벨이 H레벨이기 때문에 NOR 회로(33)의 출력은 L레벨로 되고, 타이머 회로(32)의 리세트 입력 단자 R은 L레벨로 변화한다. 따라서, 슬레이브 통신 회로(2)의 타이머 회로(32)는 시간 T2의 검출 동작을 개시한다.

또한, 시각 t22에 데이터 출력 요구 신호(DataOutRq)가 L레벨로 되면, P형 MOSFET(21)가 오프로 되고, 전압 VL1 및 전압 VL2에 역기전압이 발생하게 되지만, 엣지 검출 회로(62, 72)는, 이 변화를 검출하지 않는 것으로 한다. 또한, 데이터 출력 요구 신호(DataOutRq)가 H레벨로 되는 시간은 T1보다 짧은 것으로 한다.

그리고, 시각 t21로부터 시간 T2가 경과하여 시각 t23으로 되면, 슬레이브 통신 회로(2)의 타이머 회로(32)로부터 출력되는 오버 플로우 신호(Tm20vf)가 H레벨로 된다. 이에 의해, N형 MOSFET(30)가 온으로 되고, 코일(70)로부터 N형 MOSFET(30)를 향해 전류가 흐르고, 전압 VL2는 L레벨로 변화한다. 그리고, 코일(70)에 전류가 흐름으로써 발생하는 자계가 코일(60)에 전달하고, 코일(60)로부터 N형 MOSFET(23)를 향해 전류가 발생하고, 전압 VL1이 L레벨로 변화한다. 이에 의해, SR-FF(63, 73)의 데이터 출력 단자 Q로부터 출력되는 신호는 L레벨로 된다. 그리고, SR-FF(73)의 데이터 출력 단자 Q로부터 출력되는 신호의 신호 레벨이 L레 벨로 되면, D-FF(36)의 클록 입력 단자에 입력되는 신호가 L레벨로부터 H레벨로 변화하고, 타이머 회로(32)로부터 출력되어 있는 H레벨의 오버 플로우 신호(Tm20vf)가 D-FF(36)에 취득되어 수신 데이터 신호(RecDataS)가 H레벨로 된다. 즉, 마스터 통신 회로(1)로부터 슬레이브 통신 회로(2)에 "1"이 송신된 것으로 된다.

또한, SR-FF(73)의 데이터 출력 단자 Q로부터 출력되는 신호의 신호 레벨이 L레벨로 되면, 타이머 회로(32)의 리세트 입력 단자 R의 신호 레벨은 클록 신호(Tm2Clock)에 따라서 H레벨과 L레벨이 교대로 반복되는 상태로 되고, 타이머 회로(32)는 리세트되어, 시각 t24에, 오버 플로우 신호(Tm20vf)가 L레벨로 변화한다.

또한, 시각 t24에 오버 플로우 신호(Tm20vf)가 L레벨로 되면, N형 MOSFET(30)가 오프로 되고, 전압 VL1 및 전압 VL2에 역기전압이 발생하게 되지만, 엣지 검출 회로(61, 71)는, 이 변화를 검출하지 않는 것으로 한다.

그리고, 제어 회로(11)는, SR-FF(63)의 데이터 출력 단자 Q로부터 출력되는 신호의 신호 레벨의 변화에 따라 전송 종료 신호(TransEndM)가 L레벨로 변화하면, 슬레이브 통신 회로(2)에의 데이터 송신이 완료된 것을 검지하고, 시각 t25에, 다음의 송신 데이터 신호(DataOutM) "0"의 출력을 개시한다.

그 후, 시각 t26에, 제어 회로(11)로부터 출력되는 데이터 출력 요구 신호(DataOutRq)가 H레벨로 된다. 이에 의해, P형 MOSFET(21)가 온으로 되고, P형 MOSFET(21)로부터 코일(60)을 향해 전류가 흐르고, 전압 VL1은 H레벨로 변화한다. 그리고, 코일(60)에 전류가 흐름으로써 발생하는 자계가 코일(70)에 전달하고, N형 MOSFET(30)로부터 코일(70)을 향해 전류가 발생하고, 전압 VL2가 H레벨로 변화한 다. 이에 의해, SR-FF(63, 73)의 데이터 출력 단자 Q로부터 출력되는 신호는 H레벨로 된다. 그리고, 마스터 통신 회로(1)에서는, 송신 데이터 신호(DataOutM)가 "0"이기 때문에 AND 회로(27)의 출력은 L레벨이며, SR-FF(63)의 데이터 출력 단자 Q로부터 출력되는 신호의 신호 레벨이 H레벨이기 때문에 NOR 회로(26)의 출력은 L레벨로 되고, 타이머 회로(25)의 리세트 입력 단자 R은 L레벨로 변화한다. 따라서, 마스터 통신 회로(1)의 타이머 회로(25)는 시간 T1의 검출 동작을 개시한다. 또한, 슬레이브 통신 회로(2)에서는, 송수신 모드 신호(SendRecS)가 "0"이기 때문에 AND 회로(34)의 출력은 L레벨이며, SR-FF(73)의 데이터 출력 단자 Q로부터 출력되는 신호의 신호 레벨이 H레벨이기 때문에 NOR 회로(33)의 출력은 L레벨로 되고, 타이머 회로(32)의 리세트 입력 단자 R은 L레벨로 변화한다. 따라서, 슬레이브 통신 회로(2)의 타이머 회로(32)는 시간 T2의 검출 동작을 개시한다.

또한, 시각 t27에 데이터 출력 요구 신호(DataOutRq)가 L레벨로 되면, P형 MOSFET(21)가 오프로 되고, 전압 VL1 및 전압 VL2에 역기전압이 발생하게 되지만, 엣지 검출 회로(62, 72)는, 이 변화를 검출하지 않는 것으로 한다.

그리고, 시각 t26으로부터 시간 T1이 경과하여 시각 t28으로 되면, 마스터 통신 회로(1)의 타이머 회로(25)로부터 출력되는 오버 플로우 신호(Tm10vf)가 H레벨로 된다. 또한, T1<T2가기 때문에, 슬레이브 통신 회로(2)의 타이머 회로(32)로부터 출력되는 오버 플로우 신호(Tm20vf)는 L레벨인 그대로이다. 이에 의해, N형 MOSFET(23)가 온으로 되고, 코일(60)로부터 N형 MOSFET(23)를 향해 전류가 흐르고, 전압 VL1은 L레벨로 변화한다. 그리고, 코일(60)에 전류가 흐름으로써 발생하는 자계가 코일(70)에 전달하고, 코일(70)로부터 N형 MOSFET(30)을 향해 전류가 발생하고, 전압 VL2가 L레벨로 변화한다. 이에 의해, SR-FF(63, 73)의 데이터 출력 단자 Q로부터 출력되는 신호는 L레벨로 된다. 그리고, SR-FF(73)의 데이터 출력 단자 Q로부터 출력되는 신호의 신호 레벨이 L레벨로 되면, D-FF(36)의 클록 입력 단자에 입력되는 신호가 L레벨로부터 H레벨로 변화하고, 타이머 회로(32)로부터 출력되어 있는 L레벨의 오버 플로우 신호(Tm20vf)가 D-FF(36)에 취득되어 수신 데이터 신호(RecDataS)가 L레벨로 된다. 즉, 마스터 통신 회로(1)로부터 슬레이브 통신 회로(2)에 "0"이 송신된 것으로 된다.

또한, SR-FF(63)의 데이터 출력 단자 Q로부터 출력되는 신호의 신호 레벨이 L레벨로 되면, 타이머 회로(25)의 리세트 입력 단자 R의 신호 레벨은 클록 신호(Tm1Clock)에 따라서 H레벨과 L레벨이 교대로 반복되는 상태로 되고, 타이머 회로(25)는 리세트되어, 시각 t29에, 오버 플로우 신호(Tm10vf)가 L레벨로 변화한다. 또한, SR-FF(73)의 데이터 출력 단자 Q로부터 출력되는 신호의 신호 레벨이 L레벨로 되면, 타이머 회로(32)의 리세트 입력 단자 R의 신호 레벨은 클록 신호(Tm2Clock)에 따라서　H레벨과 L레벨이 교대로 반복되는 상태로 되고, 타이머 회로(32)는 리세트된다.

또한, 시각 t29에 오버 플로우 신호(Tm10vf)가 L레벨로 되면 N형 MOSFET(23)가 오프로 되고, 전압 VL1 및 전압 VL2에 역기전압이 발생하게 되지만, 엣지 검출 회로(61, 71)는, 이 변화를 검출하지 않는 것으로 한다.

또한, 도 7은, 자계 결합에 의해 마스터 통신 회로(1)가 슬레이브 통신 회 로(2)로부터 데이터를 수신하는 경우의 타이밍차트를 도시하는 도면이다. 또한, 마스터 통신 회로(1)가 슬레이브 통신 회로(2)로부터 데이터를 수신하는 경우, 마스터 통신 회로(1)의 타이머 회로(25)가 검출하는 시간 T3과, 슬레이브 통신 회로(2)의 타이머 회로(32)가 검출하는 시간 T4는, T3>T4의 관계에 있는 것으로 한다.

우선, 시각 t30에, 제어 회로(12)로부터, 송신 데이터 신호(DataOutS) "1"이 입력된다. 그 후, 시각 t31에, 제어 회로(11)로부터 출력되는 데이터 출력 요구 신호(DataOutRq)가 H레벨로 된다. 이에 의해, P형 MOSFET(21)가 온으로 되고, P형 MOSFET(21)로부터 코일(60)을 향해 전류가 흐르고, 전압 VL1은 H레벨로 변화한다. 그리고, 코일(60)에 전류가 흐름으로써 발생하는 자계가 코일(70)에 전달하고, N형 MOSFET(30)로부터 코일(70)을 향해 전류가 발생하고, 전압 VL2가 H레벨로 변화한다. 이에 의해, SR-FF(63, 73)의 데이터 출력 단자 Q로부터 출력되는 신호는 H레벨로 된다. 그리고, 마스터 통신 회로(1)에서는, 송수신 모드 신호(SendRecM)가 "0"이기 때문에 AND 회로(27)의 출력은 L레벨이고, SR-FF(63)의 데이터 출력 단자 Q로부터 출력되는 신호의 신호 레벨이 H레벨이기 때문에 NOR 회로(26)의 출력은 L레벨로 되고, 타이머 회로(25)의 리세트 입력 단자 R은 L레벨로 변화한다. 따라서, 마스터 통신 회로(1)의 타이머 회로(25)는 시간 T3의 검출 동작을 개시한다. 한편, 슬레이브 통신 회로(2)에서는, 송신 데이터 신호(DataOutS)가 "1", 송수신 모드 신호(SendRecS)가 "1"이기 때문에 　AND 회로(34)의 출력은 H레벨이고, 타이머 회로(32)의 리세트 입력 단자 R은 H레벨로 된 그대로이다. 따라서, 슬레이브 통신 회로(2)의 타이머 회로(32)는 카운트 동작을 개시하지 않는다.

또한, 시각 t32에 데이터 출력 요구 신호(DataOutRq)가 L레벨로 되면, P형 MOSFET(21)가 오프로 되고, 전압 VL1 및 전압 VL2에 역기전압이 발생하게 되지만, 엣지 검출 회로(62, 72)는, 이 변화를 검출하지 않는 것으로 한다. 또한, 데이터 출력 요구 신호(DataOutRq)가 H레벨로 되는 시간은 T4보다 짧은 것으로 한다.

그리고, 시각 t31로부터 시간 T3이 경과하여 시각 t33으로 되면, 마스터 통신 회로(1)의 타이머 회로(25)로부터 출력되는 오버 플로우 신호(Tm10vf)가 H레벨로 된다. 이에 의해, N형 MOSFET(23)가 온으로 되고, 코일(60)로부터 N형 MOSFET(23)를 향해 전류가 흐르고, 전압 VL1은 L레벨로 변화한다. 그리고, 코일(60)에 전류가 흐름으로써 발생하는 자계가 코일(70)에 전달하고, 코일(70)로부터 N형 MOSFET(30)를 향해 전류가 발생하고, 전압 VL2가 L레벨로 변화한다. 이에 의해, SR-FF(63, 73)의 데이터 출력 단자 Q로부터 출력되는 신호는 L레벨로 된다. 그리고, SR-FF(63)의 데이터 출력 단자 Q로부터 출력되는 신호의 신호 레벨이 L레벨로 되면, D-FF(29)의 클록 입력 단자에 입력되는 신호가 L레벨로부터 H레벨로 변화하고, 타이머 회로(25)로부터 출력되어 있는 H레벨의 오버 플로우 신호(Tm10vf)가 D-FF(29)에 취득되어 수신 데이터 신호(RecDataM)가 H레벨로 된다. 즉, 마스터 통신 회로(1)가 슬레이브 통신 회로(2)로부터 "1"을 수신한 것으로 된다.

또한, SR-FF(63)의 데이터 출력 단자 Q로부터 출력되는 신호의 신호 레벨이 L레벨로 되면, 타이머 회로(25)의 리세트 입력 단자 R의 신호 레벨은 클록 신호(Tm1Clock)에 따라서 H레벨과 L레벨이 교대로 반복되는 상태로 되고, 타이머 회 로(25)는 리세트되어, 시각 t34에, 오버 플로우 신호(Tm10vf)가 L레벨로 변화한다.

또한, 시각 t34에 오버 플로우 신호(Tm10vf)가 L레벨로 되면 N형 MOSFET(23)가 오프로 되고, 전압 VL1 및 전압 VL2에 역기전압이 발생하게 되지만, 엣지 검출 회로(61, 71)는, 이 변화를 검출하지 않는 것으로 한다.

그리고, 제어 회로(12)는, SR-FF(73)의 데이터 출력 단자 Q로부터 출력되는 신호의 신호 레벨의 변화에 따라 전송 종료 신호(TransEndS)가 L레벨로 변화하면, 마스터 통신 회로(1)에의 데이터 송신이 완료된 것을 검지하고, 시각 t35에, 다음의 송신 데이터 신호(DataOutS) "0"의 출력을 개시한다.

그 후, 시각 t36에, 제어 회로(11)로부터 출력되는 데이터 출력 요구 신호(DataOutRq)가 H레벨로 된다. 이에 의해, P형 MOSFET(21)가 온으로 되어 P형 MOSFET(21)로부터 코일(60)을 향해 전류가 흐르고, 전압 VL1은 H레벨로 변화한다. 그리고, 코일(60)에 전류가 흐름으로써 발생하는 자계가 코일(70)에 전달하고, N형 MOSFET(30)로부터 코일(70)을 향해 전류가 발생하고, 전압 VL2가 H레벨로 변화한다.

그리고, 마스터 통신 회로(1)에서는, 송수신 모드 신호(SendRecS)가 "0"이기 때문에 AND　회로(27)의 출력은 L레벨이고, SR-FF(63)의 데이터 출력 단자 Q로부터 출력되는 신호의 신호 레벨이 H레벨이기 때문에 NOR 회로(26)의 출력은 L레벨로 되고, 타이머 회로(25)의 리세트 입력 단자 R은 L레벨로 변화한다. 따라서, 마스터 통신 회로(1)의 타이머 회로(25)는 시간 T3의 검출 동작을 개시한다. 또한, 슬레이브 통신 회로(2)에서는, 송신 데이터 신호(DataOutM)가 "0"이기 때문에 AND 회 로(34)의 출력은 L레벨이며, SR-FF(73)의 데이터 출력 단자 Q로부터 출력되는 신호의 신호 레벨이 H레벨이기 때문에 NOR 회로(33)의 출력은 L레벨로 되고, 타이머 회로(32)의 리세트 입력 단자 R은 L레벨로 변화한다. 따라서, 슬레이브 통신 회로(2)의 타이머 회로(32)는 시간 T4의 검출 동작을 개시한다.

또한, 시각 t37에 데이터 출력 요구 신호(DataOutRq)가 L레벨로 되면, P형 MOSFET(21)가 오프로 되고, 전압 VL1 및 전압 VL2에 역기전압이 발생하게 되지만, 엣지 검출 회로(62, 72)는, 이 변화를 검출하지 않는 것으로 한다.

그리고, 시각 t36으로부터 시간 T4가 경과하여 시각 t38으로 되면, 슬레이브 통신 회로(2)의 타이머 회로(32)로부터 출력되는 오버 플로우 신호(Tm20vf)가 H레벨로 된다. 또한, T3>T4가기 때문에, 마스터 통신 회로(1)의 타이머 회로(25)로부터 출력되는 오버 플로우 신호(Tm10vf)는 L레벨인 그대로이다. 이에 의해, N형 MOSFET(30)가 온으로 되고, 코일(70)로부터 N형 MOSFET(30)를 향해 전류가 흐르고, 전압 VL2는 L레벨로 변화한다. 그리고, 코일(70)에 전류가 흐름으로써 발생하는 자계가 코일(60)에 전달하고, 코일(60)로부터 N형 MOSFET(23)를 향해 전류가 발생하고, 전압 VL1이 L레벨로 변화한다. 이에 의해, SR-FF(63, 73)의 데이터 출력 단자 Q로부터 출력되는 신호는 L레벨로 된다. 그리고, SR-FF(63)의 데이터 출력 단자 Q로부터 출력되는 신호의 신호 레벨이 L레벨로 되면, D-FF(29)의 클록 입력 단자에 입력되는 신호가 L레벨로부터 H레벨로 변화하고, 타이머 회로(25)로부터 출력되어 있는 L레벨의 오버 플로우 신호(Tm10vf)가 D-FF(29)에 취득되어 수신 데이터 신호(RecDataM)가 L레벨로 된다. 즉, 마스터 통신 회로(1)가 슬레이브 통신 회 로(2)로부터 "0"을 수신한 것으로 된다.

또한, SR-FF(63)의 데이터 출력 단자 Q로부터 출력되는 신호의 신호 레벨이 L레벨로 되면, 타이머 회로(25)의 리세트 입력 단자 R의 신호 레벨은 클록 신호(Tm1Clock)에 따라서 H레벨과 L레벨이 교대로 반복되는 상태로 되고, 타이머 회로(25)는 리세트된다. 또한, SR-FF(73)의 데이터 출력 단자 Q로부터 출력되는 신호의 신호 레벨이 L레벨로 되면, 타이머 회로(32)의 리세트 입력 단자 R의 신호 레벨은 클록 신호(Tm2Clock)에 따라서 H레벨과 L레벨이 교대로 반복되는 상태로 되고, 타이머 회로(32)는 리세트되어, 시각 t39에, 오버 플로우 신호(Tm20vf)가 L레벨로 변화한다.

또한, 시각 t39에 오버 플로우 신호(Tm20vf)가 L레벨로 되면 N형 MOSFET(30)가 오프로 되고, 전압 VL1 및 전압 VL2에 역기전압이 발생하게 되지만, 엣지 검출 회로(61, 71)는, 이 변화를 검출하지 않는 것으로 한다.

이와 같이, 코일(60, 70)에 의한 자계 결합을 이용한 무선 통신에 의해, 마스터 통신 회로(1) 및 슬레이브 통신 회로(2)의 사이에서 데이터를 송수신하는 것도 가능하다.

(2)전계 결합

도 8은, 전계 결합에 의해 무선 통신을 행하는 경우의 마스터 통신 회로(1) 및 슬레이브 통신 회로(2)의 구성예를 도시하는 도면이다. 도 8에 도시한 바와 같이, 마스터 통신 회로(1)는, 도 5에 나타낸 코일(60) 대신에, 전극(80)(무선 통신 회로)을 구비하고 있다. 또한, 슬레이브 통신 회로(2)는, 도 5에 나타낸 코일(70) 대신에, 전극(81)(무선 통신 회로)을 구비하고 있다. 그리고, 전극(80, 81)이 전계 결합 가능한 정도로 마스터 통신 회로(1) 및 슬레이브 통신 회로(2)를 근접시킨 상태에서, 자계 결합인 경우와 마찬가지의 수순을 실행함으로써, 마스터 통신 회로(1) 및 슬레이브 통신 회로(2)의 사이에서 데이터의 송수신을 행할 수 있다.

도 9는, 전계 결합에 의해 마스터 통신 회로(1)로부터 슬레이브 통신 회로(2)에 데이터를 송신하는 경우의 타이밍차트를 도시하는 도면이다. 또한, 마스터 통신 회로(1)로부터 슬레이브 통신 회로(2)에 데이터를 송신하는 경우, 마스터 통신 회로(1)의 타이머 회로(25)가 검출하는 시간 T1과, 슬레이브 통신 회로(2)의 타이머 회로(32)가 검출하는 시간 T2는, T1<T2의 관계에 있는 것으로 한다.

우선, 시각 t20에, 제어 회로(11)로부터, 송신 데이터 신호(DataOutM) "1"이 입력된다. 그 후, 시각 t21에, 제어 회로(11)로부터 출력되는 데이터 출력 요구 신호(DataOutRq)가 H레벨로 된다. 이에 의해, P형 MOSFET(21)가 온으로 되고, 전극(80)의 전압(VC1)은 H레벨로 변화한다. 그리고, 전극(80)의 전압(VC1)이 H레벨로 됨으로써 발생하는 전계가 전극(81)에 전달하고, 전극(81)의 전압(VC2)이 H레벨로 변화한다. 이에 의해, SR-FF(63, 73)의 데이터 출력 단자 Q로부터 출력되는 신호는 H레벨로 된다. 그리고, 마스터 통신 회로(1)에서는, 송신 데이터 신호(DataOutM)가 "1", 송수신 모드 신호(SendRecM)가 "1"이기 때문에 AND 회로(27)의 출력은 H레벨이고, 타이머 회로(25)의 리세트 입력 단자 R은 H레벨로 된 그대로이다. 따라서, 마스터 통신 회로(1)의 타이머 회로(25)는 카운트 동작을 개시하지 않는다. 한편, 슬레이브 통신 회로(2)에서는, 송수신 모드 신호(SendRecS)가 "0" 이기 때문에 AND 회로(34)의 출력은 L레벨이며, SR-FF(73)의 데이터 출력 단자 Q로부터 출력되는 신호의 신호 레벨이 H레벨이기 때문에 NOR 회로(33)의 출력은 L레벨로 되고, 타이머 회로(32)의 리세트 입력 단자 R은 L레벨로 변화한다. 따라서, 슬레이브 통신 회로(2)의 타이머 회로(32)는 시간 T2의 검출 동작을 개시한다. 또한, 데이터 출력 요구 신호(DataOutRq)가 H레벨로 되는 시간은 T1보다 짧은 것으로 한다.

그리고, 시각 t21로부터 시간 T2가 경과하여 시각 t23으로 되면, 슬레이브 통신 회로(2)의 타이머 회로(32)로부터 출력되는 오버 플로우 신호(Tm20vf)가 H레벨로 된다. 이에 의해, N형 MOSFET(30)가 온으로 되고, 전극(81)의 전압(VC2)은 L레벨로 변화한다. 그리고, 전극(81)의 전압(VC2)이 L레벨로 됨으로써 발생하는 전계가 전극(80)에 전달하고, 전극(80)의 전압(VC1)이 L레벨로 변화한다. 이에 의해, SR-FF(63, 73)의 데이터 출력 단자 Q로부터 출력되는 신호는 L레벨로 된다. 그리고, SR-FF(73)의 데이터 출력 단자 Q로부터 출력되는 신호의 신호 레벨이 L레벨로 되면, D-FF(36)의 클록 입력 단자에 입력되는 신호가 L레벨로부터 H레벨로 변화하고, 타이머 회로(32)로부터 출력되어 있는 H레벨의 오버 플로우 신호(Tm20vf)가 D-FF(36)에 취득되어 수신 데이터 신호(RecDataS)가 H레벨로 된다. 즉, 마스터 통신 회로(1)로부터 슬레이브 통신 회로(2)에 "1"이 송신된 것으로 된다.

또한, SR-FF(73)의 데이터 출력 단자 Q로부터 출력되는 신호의 신호 레벨이 L레벨로 되면, 타이머 회로(32)의 리세트 입력 단자 R의 신호 레벨은 클록 신호(Tm2Clock)에 따라서 H레벨과 L레벨이 교대로 반복되는 상태로 되고, 타이머 회 로(32)는 리세트되어, 시각 t24에, 오버 플로우 신호(Tm20vf)가 L레벨로 변화한다.

그 후, 시각 t26에, 제어 회로(11)로부터 출력되는 데이터 출력 요구 신호(DataOutRq)가 H레벨로 된다. 이에 의해, P형 MOSFET(21)가 온으로 되고, 전극(80)의 전압(VC1)은 H레벨로 변화한다. 그리고, 전극(80)의 전압(VC1)이 H레벨로 됨으로써 발생하는 전계가 전극(81)에 전달하고, 전극(81)의 전압(VC2)이 H레벨로 변화한다. 이에 의해, SR-FF(63, 73)의 데이터 출력 단자 Q로부터 출력되는 신호는 H레벨로 된다. 그리고, 마스터 통신 회로(1)에서는, 송신 데이터 신호(DataOutM)가 "0"이기 때문에 AND 회로(27)의 출력은 L레벨이고, SR-FF(63)의 데이터 출력 단자 Q로부터 출력되는 신호의 신호 레벨이 H레벨이기 때문에 NOR 회로(26)의 출력은 L레벨로 되고, 타이머 회로(25)의 리세트 입력 단자 R은 L레벨로 변화한다. 따라서, 마스터 통신 회로(1)의 타이머 회로(25)는 시간 T1의 검출 동작을 개시한다. 또한, 슬레이브 통신 회로(2)에서는, 송수신 모드 신호(SendRecS)가 "0"이기 때문에 AND 회로(34)의 출력은 L레벨이고, SR-FF(73)의 데이터 출력 단자 Q로부터 출력되는 신호의 신호 레벨이 H레벨이기 때문에 NOR 회로(33)의 출력은 L레벨로 되고, 타이머 회로(32)의 리세트 입력 단자 R은 L레벨로 변화한다. 따라서, 슬레이브 통신 회로(2)의 타이머 회로(32)는 시간 T2의 검출 동작을 개시한다.

그리고, 시각 t26으로부터 시간 T1이 경과하여 시각 t28으로 되면, 마스터 통신 회로(1)의 타이머 회로(25)로부터 출력되는 오버 플로우 신호(Tm10vf)가 H레벨로 된다. 또한, T1<T2가기 때문에, 슬레이브 통신 회로(2)의 타이머 회로(32)로부터 출력되는 오버 플로우 신호(Tm20vf)는 L레벨인 그대로이다. 이에 의해, N형 MOSFET(23)가 온으로 되고, 전극(80)의 전압(VC1)은 L레벨로 변화한다. 그리고, 전극(80)의 전압(VC1)이 L레벨로 됨으로써 발생하는 전계가 전극(81)에 전달하고, 전극(81)의 전압(VC2)이 L레벨로 변화한다. 이에 의해, SR-FF(63, 73)의 데이터 출력 단자 Q로부터 출력되는 신호는 L레벨로 된다. 그리고, SR-FF(73)의 데이터 출력 단자 Q로부터 출력되는 신호의 신호 레벨이 L레벨로 되면, D-FF(36)의 클록 입력 단자에 입력되는 신호가 L레벨로부터 H레벨로 변화하고, 타이머 회로(32)로부터 출력되어 있는 L레벨의 오버 플로우 신호(Tm20vf)가 D-FF(36)에 취득되어 수신 데이터 신호(RecDataS)가 L레벨로 된다. 즉, 마스터 통신 회로(1)로부터 슬레이브 통신 회로(2)에 "0"이 송신된 것으로 된다.

또한, SR-FF(63)의 데이터 출력 단자 Q로부터 출력되는 신호의 신호 레벨이 L레벨로 되면, 타이머 회로(25)의 리세트 입력 단자 R의 신호 레벨은 클록 신호(Tm1Clock)에 따라서 H레벨과 L레벨이 교대로 반복되는 상태로 되고, 타이머 회로(25)는 리세트되어, 시각 t29에, 오버 플로우 신호(Tm10vf)가 L레벨로 변화한다. 또한, SR-FF(73)의 데이터 출력 단자 Q로부터 출력되는 신호의 신호 레벨이 L레벨로 되면, 타이머 회로(32)의 리세트 입력 단자 R의 신호 레벨은 클록 신호(Tm2Clock)에 따라서 H레벨과 L레벨이 교대로 반복되는 상태로 되고, 타이머 회 로(32)는 리세트된다.

또한, 도 10은, 전계 결합에 의해 마스터 통신 회로(1)가 슬레이브 통신 회로(2)로부터 데이터를 수신하는 경우의 타이밍차트를 도시하는 도면이다. 또한, 마스터 통신 회로(1)가 슬레이브 통신 회로(2)로부터 데이터를 수신하는 경우, 마스터 통신 회로(1)의 타이머 회로(25)가 검출하는 시간 T3과, 슬레이브 통신 회로(2)의 타이머 회로(32)가 검출하는 시간 T4는, T3>T4의 관계에 있는 것으로 한다.

우선, 시각 t30에, 제어 회로(12)로부터, 송신 데이터 신호(DataOutS) "1"이 입력된다. 그 후, 시각 t31에, 제어 회로(11)로부터 출력되는 데이터 출력 요구 신호(DataOutRq)가 H레벨로 된다. 이에 의해, P형 MOSFET(21)가 온으로 되고, 전극(80)의 전압(VC1)은 H레벨로 변화한다. 그리고, 전극(80)의 전압(VC1)이 H레벨로 됨으로써 발생하는 전계가 전극(81)에 전달하고, 전극(81)의 전압(VC2)이 H레벨로 변화한다. 이에 의해, SR-FF(63, 73)의 데이터 출력 단자 Q로부터 출력되는 신호는 H레벨로 된다. 그리고, 마스터 통신 회로(1)에서는, 송수신 모드 신호(SendRecM)가 "0"이기 때문에 AND 회로(27)의 출력은 L레벨이며, SR-FF(63)의 데이터 출력 단자 Q로부터 출력되는 신호의 신호 레벨이 H레벨이기 때문에 NOR 회로(26)의 출력은 L레벨로 되고, 타이머 회로(25)의 리세트 입력 단자 R은 L레벨로 변화한다. 따라서, 마스터 통신 회로(1)의 타이머 회로(25)는 시간 T3의 검출 동작을 개시한다. 한편, 슬레이브 통신 회로(2)에서는, 송신 데이터 신호(DataOutS)가 "1", 송수신 모드 신호(SendRecS)가 "1"이기 때문에 AND 회로(34)의 출력은 H레 벨이고, 타이머 회로(32)의 리세트 입력 단자 R은 H레벨로 된 그대로이다. 따라서, 슬레이브 통신 회로(2)의 타이머 회로(32)는 카운트 동작을 개시하지 않는다. 또한, 데이터 출력 요구 신호(DataOutRq)가 H레벨로 되는 시간은 T4보다 짧은 것으로 한다.

그리고, 시각 t31로부터 시간 T3이 경과하여 시각 t33으로 되면, 마스터 통신 회로(1)의 타이머 회로(25)로부터 출력되는 오버 플로우 신호(Tm10vf)가 H레벨로 된다. 이에 의해, N형 MOSFET(23)가 온으로 되고, 전극(80)의 전압(VC1)은 L레벨로 변화한다. 그리고, 전극(80)의 전압(VC1)이 L레벨로 됨으로써 발생하는 전계가 전극(81)에 전달하고, 전극(81)의 전압(VC2)이 L레벨로 변화한다. 이에 의해, SR-FF(63, 73)의 데이터 출력 단자 Q로부터 출력되는 신호는 L레벨로 된다. 그리고, SR-FF(63)의 데이터 출력 단자 Q로부터 출력되는 신호의 신호 레벨이 L레벨로 되면 D-FF(29)의 클록 입력 단자에 입력되는 신호가 L레벨로부터 H레벨로 변화하고, 타이머 회로(25)로부터 출력되어 있는 H레벨의 오버 플로우 신호(Tm10vf)가 D-FF(29)에 취득되어 수신 데이터 신호(RecDataM)가 H레벨로 된다. 즉, 마스터 통신 회로(1)가 슬레이브 통신 회로(2)로부터 "1"을 수신한 것으로 된다.

또한, SR-FF(63)의 데이터 출력 단자 Q로부터 출력되는 신호의 신호 레벨이 L레벨로 되면, 타이머 회로(25)의 리세트 입력 단자 R의 신호 레벨은 클록 신호(Tm1Clock)에 따라서 H레벨과 L레벨이 교대로 반복되는 상태로 되고, 타이머 회로(25)는 리세트되어, 시각 t34에, 오버 플로우 신호(Tm10vf)가 L레벨로 변화한다.

그 후, 시각 t36에, 제어 회로(11)로부터 출력되는 데이터 출력 요구 신호(DataOutRq)가 H레벨로 된다. 이에 의해, P형 MOSFET(21)가 온으로 되고, 전극(80)의 전압(VC1)은 H레벨로 변화한다. 그리고, 전극(80)의 전압(VC1)이 H레벨로 됨으로써 발생하는 전계가 전극(81)에 전달하고, 전극(81)의 전압(VC2)이 H레벨로 변화한다. 그리고, 마스터 통신 회로(1)에서는, 송수신 모드 신호(SendRecS)가 "0"이기 때문에 AND 회로(27)의 출력은 L레벨이고, SR-FF(63)의 데이터 출력 단자 Q로부터 출력되는 신호의 신호 레벨이 H레벨이기 때문에 NOR 회로(26)의 출력은 L레벨로 되고, 타이머 회로(25)의 리세트 입력 단자 R은 L레벨로 변화한다. 따라서, 마스터 통신 회로(1)의 타이머 회로(25)는 시간 T3의 검출 동작을 개시한다. 또한, 슬레이브 통신 회로(2)에서는, 송신 데이터 신호(DataOutM)가 "0"이기 때문에 AND 회로(34)의 출력은 L레벨이며, SR-FF(73)의 데이터 출력 단자 Q로부터 출력되는 신호의 신호 레벨이 H레벨이기 때문에 NOR 회로(33)의 출력은 L레벨로 되고, 타이머 회로(32)의 리세트 입력 단자 R은 L레벨로 변화한다. 따라서, 슬레이브 통신 회로(2)의 타이머 회로(32)는 시간 T4의 검출 동작을 개시한다.

그리고, 시각 t36으로부터 시간 T4가 경과하여 시각 t38으로 되면, 슬레이브 통신 회로(2)의 타이머 회로(32)로부터 출력되는 오버 플로우 신호(Tm20vf)가 H레벨로 된다. 또한, T3>T4가기 때문에, 마스터 통신 회로(1)의 타이머 회로(25)로부 터 출력되는 오버 플로우 신호(Tm10vf)는 L레벨인 그대로이다. 이에 의해, N형 MOSFET(30)가 온으로 되고, 전극(81)의 전압(VC2)은 L레벨로 변화한다. 그리고, 전극(81)의 전압(VC2)이 L레벨로 됨으로써 발생하는 전계가 전극(80)에 전달하고, 전극(80)의 전압(VC1)이 L레벨로 변화한다. 이에 의해, SR-FF(63, 73)의 데이터 출력 단자 Q로부터 출력되는 신호는 L레벨로 된다. 그리고, SR-FF(63)의 데이터 출력 단자 Q로부터 출력되는 신호의 신호 레벨이 L레벨로 되면, D-FF(29)의 클록 입력 단자에 입력되는 신호가 L레벨로부터 H레벨로 변화하고, 타이머 회로(25)로부터 출력되어 있는 L레벨의 오버 플로우 신호(Tm10vf)가 D-FF(29)에 취득되어 수신 데이터 신호(RecDataM)가 L레벨로 된다. 즉, 마스터 통신 회로(1)가 슬레이브 통신 회로(2)로부터 "0"을 수신한 것으로 된다.

이와 같이, 전극(80, 81)에 의한 전계 결합을 이용한 무선 통신에 의해, 마스터 통신 회로(1) 및 슬레이브 통신 회로(2)의 사이에서 데이터를 송수신하는 것 도 가능하다.

이상, 본 실시예의 마스터 통신 회로(1) 및 슬레이브 통신 회로(2)에 대하여 설명한다. 전술한 바와 같이, 마스터 통신 회로(1)가 슬레이브 통신 회로(2)에 데이터를 송신하는 경우, 마스터 통신 회로(1)의 타이머 회로(25)에서 검출하는 시간 T1과, 슬레이브 통신 회로(2)의 타이머 회로(32)에서 검출하는 시간 T2의 관계를 T1<T2로 하고, 마스터 통신 회로(1)의 타이머 회로(25)의 검출 동작을 개시시킬 것인지의 여부에 의해, "1" 또는 "0"의 데이터를 송신할 수 있다. 따라서, 마스터 통신 회로(1) 및 슬레이브 통신 회로(2)가 고정밀도로 제어되는 공통의 타이밍에서 동작할 필요가 없다. 즉, 마스터 통신 회로(1) 및 슬레이브 통신 회로(2)가 카운트 동작에 이용하는 클록의 정밀도가 낮은 경우에도, 마스터 통신 회로(1)는 슬레이브 통신 회로(2)에 데이터를 올바르게 송신할 수 있다. 또한, 마스터 통신 회로(1) 및 슬레이브 통신 회로(2)와의 사이에서 동시에 송수신되는 신호는 1개의 보기이기 때문에, 통신에 필요한 단자수도 최대로 1개로 할 수 있다.

그리고, 마스터 통신 회로(1) 및 슬레이브 통신 회로(2)가 유선에 의해 통신하는 경우에는, 1개의 통신선(10)에 의해 접속하면 된다. 그 때문에, 집적 회로로 하는 경우, 통신에 필요한 단자는 1개만으로 되고, 칩 사이즈를 작게 할 수 있다.

또한, 마스터 통신 회로(1) 또는 슬레이브 통신 회로(2)가 유지 회로(13)를 구비하는 것으로 하면, 통신선(10) 위에 유지 회로(13)를 설치할 필요가 없고, 마스터 통신 회로(1)와 슬레이브 통신 회로(2)를 용이하게 접속할 수 있다. 또한, 슬레이브 통신 회로(2)를 디버그 대상의 마이크로컴퓨터가 탑재된 집적 회로에 내 장시키는 경우이면, 유지 회로(13)를 통신선(10) 상 또는 마스터 통신 회로(1) 내에 설치함으로써, 집적 회로의 칩 사이즈를 작게 할 수 있다.

또한, 본 실시예에서는, 통신선(10)의 신호 레벨이 L레벨로 변화한 타이밍에서 타이머 회로(25, 32)가 리세트된다. 즉, 마스터 통신 회로(1)로부터 슬레이브 통신 회로(2)에 대한 1개의 데이터의 송신이 완료되면 타이머 회로(25, 32)가 리세트되는 것으로 된다. 따라서, 다음의 데이터가 송신될 때에, 제어 회로(11, 12)가 타이머 회로(25, 32)의 리세트를 행할 필요가 없다. 또한, 마스터 통신 회로(1)가 슬레이브 통신 회로(2)에 복수의 데이터를 송신하는 경우, 1개의 데이터가 송신될 때마다 타이머 회로(25, 32)가 리세트되기 때문에, 카운트 동작에 이용하는 클록의 정밀도가 낮은 경우에도 시간의 어긋남이 누적되는 일이 없이, 올바르게 데이터를 송신할 수 있다.

또한, 마스터 통신 회로(1)가 슬레이브 통신 회로(2)에 무선에서 데이터를 송신할 수도 있다. 이 경우, 통신선(10) 및 입출력 단자(24, 31)가 불필요해진다. 따라서, 예를 들면 슬레이브 통신 회로(2)를 디버그 대상의 마이크로컴퓨터가 탑재된 집적 회로에 내장시키는 경우이면, 입출력 단자(31)가 불필요해짐으로써 집적 회로의 칩 사이즈를 작게 할 수 있다.

또한, 마스터 통신 회로(1)가 슬레이브 통신 회로(2)에 무선에서 데이터를 송신하는 경우에서는, SR-FF(63, 73)의 데이터 출력 단자 Q로부터 출력되는 신호의 신호 레벨이 L레벨로 변화한 타이밍에서 타이머 회로(25, 32)가 리세트된다. 즉, 마스터 통신 회로(1)로부터 슬레이브 통신 회로(2)에 대한 1개의 데이터의 송신이 완료되면 타이머 회로(25, 32)가 리세트되는 것으로 된다. 따라서, 다음의 데이터가 송신될 때에, 제어 회로(11, 12)가 타이머 회로(25, 32)의 리세트를 행할 필요가 없다. 또한, 마스터 통신 회로(1)가 슬레이브 통신 회로(2)에 복수의 데이터를 송신하는 경우, 1개의 데이터가 송신될 때마다 타이머 회로(25, 32)가 리세트되기 때문에, 카운트 동작에 이용하는 클록의 정도가 낮은 경우에도 시간의 어긋남이 누적되는 일이 없이, 올바르게 데이터를 송신할 수 있다.

또한, 마스터 통신 회로(1)가 슬레이브 통신 회로(2)로부터 데이터를 수신하는 경우, 마스터 통신 회로(1)의 타이머 회로(25)에서 검출하는 시간 T3과, 슬레이브 통신 회로(2)의 타이머 회로(32)에서 검출하는 시간 T4의 관계를 T3>T4로 하고, 슬레이브 통신 회로(2)의 타이머 회로(32)의 검출 동작을 개시시킬 것인지의 여부에 의해, "1" 또는 "0"의 데이터를 수신할 수 있다. 따라서, 마스터 통신 회로(1) 및 슬레이브 통신 회로(2)가 고정밀도로 제어되는 공통의 타이밍에서 동작할 필요가 없다. 즉, 마스터 통신 회로(1) 및 슬레이브 통신 회로(2)가 카운트 동작에 이용하는 클록의 정밀도가 낮은 경우에도, 마스터 통신 회로(1)는 슬레이브 통신 회로(2)로부터 데이터를 올바르게 수신할 수 있다. 또한, 마스터 통신 회로(1) 및 슬레이브 통신 회로(2)와의 사이에서 동시에 송수신되는 신호는 1개만이기 때문에, 통신에 필요한 단자수도 최대로 1개로 할 수 있다. 그리고, 마스터 통신 회로(1) 및 슬레이브 통신 회로(2)가 유선에 의해 통신하는 경우에는, 1개의 통신선(10)에 의해 접속하면 된다. 그 때문에, 집적 회로로 하는 경우, 통신에 필요한 단자는 1개만으로 충분하여, 칩 사이즈를 작게 할 수 있다.

또한, 마스터 통신 회로(1)가 슬레이브 통신 회로(2)로부터 데이터를 수신하는 경우에서도, 마스터 통신 회로(1) 또는 슬레이브 통신 회로(2)가 유지 회로(13)를 구비하는 것으로 하면, 통신선(10) 위에 유지 회로(13)를 설치할 필요가 없고, 마스터 통신 회로(1)와 슬레이브 통신 회로(2)를 용이하게 접속할 수 있다. 또한, 슬레이브 통신 회로(2)를 디버그 대상의 마이크로컴퓨터가 탑재된 집적 회로에 내장시키는 경우이면, 유지 회로(13)를 통신선(10) 상 또는 마스터 통신 회로(1) 내에 설치함으로써, 집적 회로의 칩 사이즈를 작게 할 수 있다.

또한, 마스터 통신 회로(1)가 슬레이브 통신 회로(2)로부터 데이터를 수신하는 경우에도, 통신선(10)의 신호 레벨이 L레벨로 변화한 타이밍에서 타이머 회로(25, 32)가 리세트된다. 즉, 슬레이브 통신 회로(2)로부터 마스터 통신 회로(1)에 대한 1개의 데이터의 송신이 완료되면 타이머 회로(25, 32)가 리세트되는 것으로 된다. 따라서, 다음의 데이터가 송신될 때에, 제어 회로(11, 12)가 타이머 회로(25, 32)의 리세트를 행할 필요가 없다. 그리고, 마스터 통신 회로(1)가 슬레이브 통신 회로(2)로부터 복수의 데이터를 수신하는 경우, 1개의 데이터가 수신될 때마다 타이머 회로(25, 32)가 리세트되기 때문에, 카운트 동작에 이용하는 클록의 정밀도가 낮은 경우에도 시간의 어긋남이 누적되는 일이 없이, 올바르게 데이터를 수신할 수 있다.

또한, 마스터 통신 회로(1)가 슬레이브 통신 회로(2)로부터 무선으로 데이터를 수신할 수도 있다. 이 경우, 통신선(10) 및 입출력 단자(24, 31)가 불필요해진다. 따라서, 예를 들면 슬레이브 통신 회로(2)를 디버그 대상의 마이크로컴퓨터가 탑재된 집적 회로에 내장시키는 경우이면, 입출력 단자(31)가 불필요해짐으로써 집적 회로의 칩 사이즈를 작게 할 수 있다.

또한, 마스터 통신 회로(1)가 슬레이브 통신 회로(2)로부터 무선으로 데이터를 수신하는 경우에서는, SR-FF(63, 73)의 데이터 출력 단자 Q로부터 출력되는 신호의 신호 레벨이 L레벨로 변화한 타이밍에서 타이머 회로(25, 32)가 리세트된다. 즉, 슬레이브 통신 회로(2)로부터 마스터 통신 회로(1)에 대한 1개의 데이터의 송신이 완료되면 타이머 회로(25, 32)가 리세트되는 것으로 된다. 따라서, 다음의 데이터가 송신될 때에, 제어 회로(11, 12)가 타이머 회로(25, 32)의 리세트를 행할 필요가 없다. 그리고, 마스터 통신 회로(1)가 슬레이브 통신 회로(2)로부터 복수의 데이터를 수신하는 경우, 1개의 데이터가 수신될 때마다 타이머 회로(25, 32)가 리세트되기 때문에, 카운트 동작에 이용하는 클록의 정밀도가 낮은 경우에도 시간의 어긋남이 누적되는 일이 없이, 올바르게 데이터를 수신할 수 있다.

또한, 마스터 통신 회로(1) 및 슬레이브 통신 회로(2)는, 송수신 모드 신호에 따라서 송신 동작 또는 수신 동작을 절환하는 것이 가능하다. 즉, 마스터 통신 회로(1) 및 슬레이브 통신 회로(2)를 이용하여, 쌍방향 통신을 행하는 것이 가능하다.

또한, 상기 실시예는 본 발명의 이해를 쉽게 하기 위한 것으로, 본 발명을 한정하여 해석하기 위한 것은 아니다. 본 발명은, 그 취지를 일탈하지 않고, 변경, 개량될 수 있음과 함께, 본 발명에는 그 등가물도 포함된다.

통신에 필요한 단자수가 적고, 클록의 정밀도가 낮은 경우에도 데이터를 송수신하는 것이 가능한 마스터 통신 회로, 슬레이브 통신 회로, 및 데이터 통신 방법을 제공할 수 있다.

Claims

슬레이브 통신 회로와 통신 가능하게 접속되는 마스터 통신 회로로서,

제1 시간을 검출 가능한 타이머 회로와,

상기 슬레이브 통신 회로에 송신하는 값이 한쪽의 논리 레벨인 경우에 상기 타이머 회로의 검출 동작을 개시시키고, 상기 슬레이브 통신 회로가 갖는 상기 제1 시간보다 긴 제2 시간의 검출 동작을 개시시키기 위한 한쪽의 논리 레벨의 제1 출력 신호를 출력하는 제1 출력 회로와,

상기 타이머 회로가 상기 제1 시간을 검출하면 다른쪽의 논리 레벨의 제2 출력 신호를 출력하는 제2 출력 회로

를 구비하고,

한쪽의 논리 레벨의 값을 상기 슬레이브 통신 회로에 송신하는 경우에는, 상기 슬레이브 통신 회로가 상기 제2 시간을 검출하지 않고, 상기 타이머 회로가 상기 제1 시간을 검출하고, 상기 제2 출력 회로가 상기 제2 출력 신호를 출력함으로써, 상기 슬레이브 통신 회로에 한쪽의 논리 레벨의 값이 송신되고,

다른쪽의 논리 레벨의 값을 상기 슬레이브 통신 회로에 송신하는 경우에는, 상기 타이머 회로가 상기 제1 시간을 검출하지 않고, 상기 슬레이브 통신 회로가 상기 제2 시간을 검출함으로써, 상기 슬레이브 통신 회로에 다른쪽의 논리 레벨의 값이 송신되는

것을 특징으로 하는 마스터 통신 회로.
제1항에 있어서,

출력된 신호의 레벨을 유지 가능한 1개의 통신선을 통하여 상기 슬레이브 통신 회로와 접속 가능하고,

상기 제1 출력 회로는, 상기 슬레이브 통신 회로에 상기 제2 시간의 검출 동작을 개시시키기 위하여 상기 제1 출력 신호를 상기 통신선에 출력하고,

상기 제2 출력 회로는, 상기 타이머 회로가 상기 제1 시간을 검출하면 상기 제2 출력 신호를 상기 통신선에 출력하는

것을 특징으로 하는 마스터 통신 회로.
제1항에 있어서,

1개의 통신선을 통하여 상기 슬레이브 통신 회로와 접속 가능하고,

상기 통신선에 신호가 출력되면 상기 통신선의 신호 레벨을 그 신호의 레벨로 유지 가능한 유지 회로

를 더 구비하고,

상기 제1 출력 회로는, 상기 슬레이브 통신 회로에 상기 제2 시간의 검출 동작을 개시시키기 위하여 상기 제1 출력 신호를 상기 통신선에 출력하고,

상기 제2 출력 회로는, 상기 타이머 회로가 상기 제1 시간을 검출하면 상기 제2 출력 신호를 상기 통신선에 출력하는

것을 특징으로 하는 마스터 통신 회로.
제2항 또는 제3항에 있어서,

상기 타이머 회로는, 상기 통신선의 신호 레벨이 한쪽의 논리 레벨로부터 다른쪽의 논리 레벨로 변화하였을 때에 리세트되는

것을 특징으로 하는 마스터 통신 회로.
제1항에 있어서,

상기 제1 출력 회로로부터 출력되는 상기 제1 출력 신호, 또는, 상기 제2 출력 회로로부터 출력되는 상기 제2 출력 신호를 상기 슬레이브 통신 회로에 무선으로 송신하는 무선 통신 회로

를 더 구비하는 것을 특징으로 하는 마스터 통신 회로.
제5항에 있어서,

상기 무선 통신 회로는, 상기 제1 또는 제2 출력 신호에 따른 자계를 발생시키는 코일에 의해 구성되는

것을 특징으로 하는 마스터 통신 회로.
제5항에 있어서,

상기 무선 통신 회로는, 상기 제1 또는 제2 출력 신호에 따른 전계를 발생시키는 전극에 의해 구성되는

것을 특징으로 하는 마스터 통신 회로.
제5항 내지 제7항 중 어느 한 항에 있어서,

상기 제1 또는 제2 출력 회로로부터 출력되는 상기 제1 또는 제2 출력 신호, 또는, 상기 슬레이브 통신 회로가 상기 제2 시간을 검출함으로써 상기 슬레이브 통신 회로로부터 송신되어 오는 상기 제2 출력 신호의 신호 레벨을 기억하는 기억 회로를 더 구비하고,

상기 타이머 회로는, 상기 기억 회로에 기억되어 있는 신호 레벨이 한쪽의 논리 레벨로부터 다른쪽의 논리 레벨로 변화하였을 때에 리세트되는

것을 특징으로 하는 마스터 통신 회로.
슬레이브 통신 회로와 통신 가능하게 접속되는 마스터 통신 회로로서,

제1 시간을 검출 가능한 타이머 회로와,

상기 타이머 회로의 검출 동작을 개시시킴과 함께, 상기 슬레이브 통신 회로가 송신하는 값이 한쪽의 논리 레벨의 값인 경우에 상기 슬레이브 통신 회로에 상기 제1 시간보다 짧은 제2 시간의 검출 동작을 개시시키기 위한 한쪽의 논리 레벨의 제1 출력 신호를 출력하는 제1 출력 회로와,

상기 타이머 회로가 상기 제1 시간을 검출하지 않고, 상기 슬레이브 통신 회로가 상기 제2 시간을 검출함으로써 상기 슬레이브 통신 회로로부터 다른쪽의 논리 레벨의 제2 출력 신호가 송신되어 온 경우에는 한쪽의 논리 레벨의 값을 출력하고, 상기 슬레이브 통신 회로가 상기 제2 시간을 검출하지 않고, 상기 타이머 회로가 상기 제1 시간을 검출한 경우에는 다른쪽의 논리 레벨의 값을 출력하는 수신 회로

를 구비하는 것을 특징으로 하는 마스터 통신 회로.
제9항에 있어서,

출력된 신호의 레벨을 유지 가능한 1개의 통신선을 통하여 상기 슬레이브 통신 회로와 접속 가능하고,

상기 제1 출력 회로는, 상기 슬레이브 통신 회로에 상기 제2 시간의 검출 동작을 개시시키기 위하여 상기 제1 출력 신호를 상기 통신선에 출력하고,

상기 수신 회로는, 상기 통신선의 신호 레벨이 한쪽의 논리 레벨로부터 다른쪽의 논리 레벨로 변화하였을 때에, 상기 타이머 회로가 상기 제1 시간을 검출하지 않는 경우에는 한쪽의 논리 레벨의 값을 출력하고, 상기 타이머 회로가 상기 제1 시간을 검출하는 경우에는 다른쪽의 논리 레벨의 값을 출력하는

것을 특징으로 하는 마스터 통신 회로.
제9항에 있어서,

1개의 통신선을 통하여 상기 슬레이브 통신 회로와 접속 가능하고,

상기 통신선에 신호가 출력되면 상기 통신선의 신호 레벨을 그 신호의 레벨로 유지 가능한 유지 회로

를 더 구비하고,

상기 제1 출력 회로는, 상기 슬레이브 통신 회로에 상기 제2 시간의 검출 동작을 개시시키기 위하여 상기 제1 출력 신호를 상기 통신선에 출력하고,

상기 수신 회로는, 상기 통신선의 신호 레벨이 한쪽의 논리 레벨로부터 다른쪽의 논리 레벨로 변화하였을 때에, 상기 타이머 회로가 상기 제1 시간을 검출하지 않는 경우에는 한쪽의 논리 레벨의 값을 출력하고, 상기 타이머 회로가 상기 제1 시간을 검출하는 경우에는 다른쪽의 논리 레벨의 값을 출력하는

것을 특징으로 하는 마스터 통신 회로.
제10항 또는 제11항에 있어서,

상기 타이머 회로가 상기 제1 시간을 검출하면 다른쪽의 논리 레벨의 제2 출력 신호를 상기 통신선에 출력하는 제2 출력 회로

를 더 구비하고,

상기 타이머 회로는, 상기 통신선의 신호 레벨이 한쪽의 논리 레벨로부터 다른쪽의 논리 레벨로 변화하였을 때에 리세트되는

것을 특징으로 하는 마스터 통신 회로.
제9항에 있어서,

상기 제1 출력 회로로부터 출력되는 상기 제1 출력 신호를 상기 슬레이브 통신 회로에 무선으로 송신하거나, 상기 슬레이브 통신 회로로부터 무선으로 송신되어 오는 상기 제2 출력 신호를 수신하는 무선 통신 회로와,

상기 제1 출력 회로로부터 출력되는 신호, 또는, 상기 슬레이브 통신 회로로부터 송신되어 오는 신호의 신호 레벨을 기억하는 기억 회로

를 더 구비하고,

상기 기억 회로에 기억되어 있는 신호 레벨이 한쪽의 논리 레벨로부터 다른쪽의 논리 레벨로 변화하였을 때에, 상기 타이머 회로가 상기 제1 시간을 검출하지 않는 경우에는 한쪽의 논리 레벨의 값을 출력하고, 상기 타이머 회로가 상기 제1 시간을 검출하는 경우에는 다른쪽의 논리 레벨의 값을 출력하는

것을 특징으로 하는 마스터 통신 회로.
제13항에 있어서,

상기 무선 통신 회로는, 상기 제1 출력 신호에 따른 자계를 발생시킴으로써 상기 제1 출력 신호를 상기 슬레이브 통신 회로에 송신하거나, 상기 마스터 통신 회로로부터 송신되어 오는 상기 제2 출력 신호를 자계의 변화에 의해 검출하는 코일에 의해 구성되는

것을 특징으로 하는 마스터 통신 회로.
제13항에 있어서,

상기 무선 통신 회로는, 상기 제1 출력 신호에 따른 전계를 발생시킴으로써 상기 제1 출력 신호를 상기 슬레이브 통신 회로에 송신하거나, 상기 마스터 통신 회로로부터 송신되어 오는 상기 제2 출력 신호를 전계의 변화에 의해 검출하는 전 극에 의해 구성되는

것을 특징으로 하는 마스터 통신 회로.
제13항에 있어서,

상기 타이머 회로가 상기 제1 시간을 검출하면 상기 제2 출력 신호를 출력하는 제2 출력 회로

를 더 구비하고,

상기 기억 회로는, 상기 제1 또는 제2 출력 회로로부터 출력되는 신호, 또는, 상기 슬레이브 통신 회로로부터 송신되어 오는 신호의 신호 레벨을 기억하고,

상기 무선 통신 회로는, 상기 슬레이브 통신 회로에서의 상기 제2 시간의 검출 동작을 리세트하기 위해, 상기 제2 출력 회로로부터 출력되는 상기 제2 출력 신호를 상기 슬레이브 통신 회로에 송신하고,

상기 타이머 회로는, 상기 기억 회로에 기억되어 있는 신호 레벨이 한쪽의 논리 레벨로부터 다른쪽의 논리 레벨로 변화하였을 때에 리세트되는

것을 특징으로 하는 마스터 통신 회로.
제14항에 있어서,

상기 타이머 회로가 상기 제1 시간을 검출하면 상기 제2 출력 신호를 출력하는 제2 출력 회로

를 더 구비하고,

상기 기억 회로는, 상기 제1 또는 제2 출력 회로로부터 출력되는 신호, 또는, 상기 슬레이브 통신 회로로부터 송신되어 오는 신호의 신호 레벨을 기억하고,

상기 코일은, 상기 슬레이브 통신 회로에서의 상기 제2 시간의 검출 동작을 리세트하기 위해, 상기 제2 출력 회로로부터 출력되는 상기 제2 출력 신호에 따른 자계를 발생시키고,

상기 타이머 회로는, 상기 기억 회로에 기억되어 있는 신호 레벨이 한쪽의 논리 레벨로부터 다른쪽의 논리 레벨로 변화하였을 때에 리세트되는

것을 특징으로 하는 마스터 통신 회로.
제15항에 있어서,

상기 타이머 회로가 상기 제1 시간을 검출하면 상기 제2 출력 신호를 출력하는 제2 출력 회로

를 더 구비하고,

상기 기억 회로는, 상기 제1 또는 제2 출력 회로로부터 출력되는 신호, 또는, 상기 슬레이브 통신 회로로부터 송신되어 오는 신호의 신호 레벨을 기억하고,

상기 전극은, 상기 슬레이브 통신 회로에서의 상기 제2 시간의 검출 동작을 리세트하기 위해, 상기 제2 출력 회로로부터 출력되는 상기 제2 출력 신호에 따른 전계를 발생시키고,

상기 타이머 회로는, 상기 기억 회로에 기억되어 있는 신호 레벨이 한쪽의 논리 레벨로부터 다른쪽의 논리 레벨로 변화하였을 때에 리세트되는

것을 특징으로 하는 마스터 통신 회로.
슬레이브 통신 회로와 통신 가능하게 접속되는 마스터 통신 회로로서,

제1 시간 또는 제2 시간을 검출 가능한 타이머 회로와,

한쪽의 논리 레벨의 제1 출력 신호를 출력하는 제1 출력 회로와,

상기 타이머 회로가 상기 제1 시간 또는 제2 시간을 검출하면 다른쪽의 논리 레벨의 제2 출력 신호를 출력하는 제2 출력 회로와,

상기 슬레이브 통신 회로로부터 송신되는 값을 수신하는 수신 회로

를 구비하고,

입력되는 송수신 모드 신호가 상기 슬레이브 통신 회로에 값을 송신하는 것을 나타내는 신호인 경우,

상기 제1 출력 회로는, 상기 슬레이브 통신 회로에 송신하는 값이 한쪽의 논리 레벨의 값인 경우에 상기 타이머 회로에 상기 제1 시간의 검출 동작을 개시시키고, 상기 슬레이브 통신 회로에 상기 제1 시간보다 긴 제3 시간의 검출 동작을 개시시키기 위하여 상기 제1 출력 신호를 출력하고,

한쪽의 논리 레벨의 값을 상기 슬레이브 통신 회로에 송신하는 경우에는, 상기 슬레이브 통신 회로가 상기 제3 시간을 검출하지 않고, 상기 타이머 회로가 상기 제1 시간을 검출하고, 상기 제2 출력 회로가 상기 제2 출력 신호를 출력함으로써, 상기 슬레이브 통신 회로에 한쪽의 논리 레벨의 값이 송신되고,

다른쪽의 논리 레벨의 값을 상기 슬레이브 통신 회로에 송신하는 경우에는, 상기 타이머 회로가 상기 제1 시간을 검출하지 않고, 상기 슬레이브 통신 회로가 상기 제3 시간을 검출함으로써, 상기 슬레이브 통신 회로에 다른쪽의 논리 레벨의 값이 송신되고,

상기 송수신 모드 신호가 상기 슬레이브 통신 회로로부터 값을 수신하는 것을 나타내는 신호인 경우,

상기 제1 출력 회로는, 상기 타이머 회로에 상기 제2 시간의 검출 동작을 개시시키고, 상기 슬레이브 통신 회로가 송신하는 값이 한쪽의 논리 레벨의 값인 경우에 상기 슬레이브 통신 회로에 상기 제2 시간보다 짧은 제4 시간의 검출 동작을 개시시키기 위하여 상기 제1 출력 신호를 출력하고,

상기 수신 회로는, 상기 타이머 회로가 상기 제2 시간을 검출하지 않고, 상기 슬레이브 통신 회로가 상기 제4 시간을 검출함으로써 상기 슬레이브 통신 회로로부터 상기 제2 출력 신호가 송신되어 온 경우에는 한쪽의 논리 레벨의 값을 출력하고, 상기 슬레이브 통신 회로가 상기 제4 시간을 검출하지 않고, 상기 타이머 회로가 상기 제2 시간을 검출한 경우에는 다른쪽의 논리 레벨의 값을 출력하는

것을 특징으로 하는 마스터 통신 회로.
제1 시간을 검출 가능한 마스터 통신 회로와 통신 가능하게 접속되는 슬레이브 통신 회로로서,

상기 마스터 통신 회로로부터 송신되어 오는 한쪽의 논리 레벨의 제1 출력 신호에 따라서 상기 제1 시간보다 긴 제2 시간의 검출 동작을 개시하는 타이머 회 로와,

상기 타이머 회로가 상기 제2 시간을 검출하지 않고, 상기 마스터 통신 회로가 상기 제1 시간을 검출함으로써 상기 마스터 통신 회로로부터 다른쪽의 논리 레벨의 제2 출력 신호가 송신되어 온 경우에는 한쪽의 논리 레벨의 값을 출력하고,

상기 마스터 통신 회로가 상기 제1 시간을 검출하지 않고, 상기 타이머 회로가 상기 제2 시간을 검출한 경우에는 다른쪽의 논리 레벨의 값을 출력하는 수신 회로

를 구비하는 것을 특징으로 하는 슬레이브 통신 회로.
제20항에 있어서,

출력된 신호의 레벨을 유지 가능한 1개의 통신선을 통하여 상기 마스터 통신 회로와 접속 가능하고,

상기 타이머 회로가 상기 제2 시간을 검출하면 상기 제2 출력 신호를 상기 통신선에 출력하는 출력 회로

를 더 구비하고,

상기 수신 회로는, 상기 통신선의 신호 레벨이 한쪽의 논리 레벨로부터 다른쪽의 논리 레벨로 변화하였을 때에, 상기 타이머 회로가 상기 제2 시간을 검출하지 않는 경우에는 한쪽의 논리 레벨의 값을 출력하고, 상기 타이머 회로가 상기 제2 시간을 검출하는 경우에는 다른쪽의 논리 레벨의 직접을 출력하는

것을 특징으로 하는 슬레이브 통신 회로.
제20항에 있어서,

1개의 통신선을 통하여 상기 마스터 통신 회로와 접속 가능하고,

상기 통신선에 신호가 출력되면 상기 통신선의 신호 레벨을 그 신호의 레벨로 유지 가능한 유지 회로와,

상기 타이머 회로가 상기 제2 시간을 검출하면 상기 제2 출력 신호를 상기 통신선에 출력하는 출력 회로

를 더 구비하고,

상기 수신 회로는, 상기 통신선의 신호 레벨이 한쪽의 논리 레벨로부터 다른쪽의 논리 레벨로 변화하였을 때에, 상기 타이머 회로가 상기 제2 시간을 검출하지 않는 경우에는 한쪽의 논리 레벨의 값을 출력하고, 상기 타이머 회로가 상기 제2 시간을 검출하는 경우에는 다른쪽의 논리 레벨의 직접을 출력하는

것을 특징으로 하는 슬레이브 통신 회로.
제21항 또는 제22항에 있어서,

상기 타이머 회로는, 상기 통신선의 신호 레벨이 한쪽의 논리 레벨로부터 다른쪽의 논리 레벨로 변화하였을 때에 리세트되는

것을 특징으로 하는 슬레이브 통신 회로.
제20항에 있어서,

상기 타이머 회로가 상기 제2 시간을 검출하면 상기 제2 출력 신호를 출력하는 출력 회로와,

상기 마스터 통신 회로로부터 무선으로 송신되어 오는 상기 제1 또는 제2 출력 신호를 수신하는 무선 통신 회로와,

상기 마스터 통신 회로로부터 송신되어 오는 신호, 또는, 상기 출력 회로로부터 출력되는 신호의 신호 레벨을 기억하는 기억 회로

를 더 구비하고,

상기 수신 회로는, 상기 기억 회로에 기억되어 있는 신호 레벨이 한쪽의 논리 레벨로부터 다른쪽의 논리 레벨로 변화하였을 때에, 상기 타이머 회로가 상기 제2 시간을 검출하지 않는 경우에는 한쪽의 논리 레벨의 값을 출력하고, 상기 타이머 회로가 상기 제2 시간을 검출하는 경우에는 다른쪽의 논리 레벨의 값을 출력하는

것을 특징으로 하는 슬레이브 통신 회로.
제24항에 있어서,

상기 무선 통신 회로는,

상기 마스터 통신 회로로부터 송신되어 오는 상기 제1 또는 제2 출력 신호를 자계의 변화에 의해 검출하는 코일에 의해 구성되는

것을 특징으로 하는 슬레이브 통신 회로.
제24항에 있어서,

상기 무선 통신 회로는,

상기 마스터 통신 회로로부터 송신되어 오는 상기 제1 또는 제2 출력 신호를 전계의 변화에 의해 검출하는 전극에 의해 구성되는

것을 특징으로 하는 슬레이브 통신 회로.
제24항에 있어서,

상기 무선 통신 회로는, 상기 마스터 통신 회로에서의 상기 제1 시간의 검출 동작을 리세트하기 위해, 상기 출력 회로로부터 출력되는 상기 제2 출력 신호를 상기 마스터 통신 회로에 송신하고,

상기 타이머 회로는, 상기 기억 회로에 기억되어 있는 신호 레벨이 한쪽의 논리 레벨로부터 다른쪽의 논리 레벨로 변화하였을 때에 리세트되는

것을 특징으로 하는 슬레이브 통신 회로.
제25항에 있어서,

상기 코일은, 상기 마스터 통신 회로에서의 상기 제1 시간의 검출 동작을 리세트하기 위해, 상기 출력 회로로부터 출력되는 상기 제2 출력 신호에 따른 자계를 발생시키고,

상기 타이머 회로는, 상기 기억 회로에 기억되어 있는 신호 레벨이 한쪽의 논리 레벨로부터 다른쪽의 논리 레벨로 변화하였을 때에 리세트되는

것을 특징으로 하는 슬레이브 통신 회로.
제26항에 있어서,

상기 전극은, 상기 마스터 통신 회로에서의 상기 제1 시간의 검출 동작을 리세트하기 위해, 상기 출력 회로로부터 출력되는 상기 제2 출력 신호에 따른 전계를 발생시키고,

상기 타이머 회로는, 상기 기억 회로에 기억되어 있는 신호 레벨이 한쪽의 논리 레벨로부터 상기 다른쪽의 논리 레벨로 변화하였을 때에 리세트되는

것을 특징으로 하는 슬레이브 통신 회로.
제1 시간을 검출 가능한 마스터 통신 회로와 통신 가능하게 접속되는 슬레이브 통신 회로로서,

상기 마스터 통신 회로에 송신하는 값이 한쪽의 논리 레벨의 값인 경우에, 상기 마스터 통신 회로로부터 송신되어 오는 한쪽의 논리 레벨의 제1 출력 신호에 따라서 상기 제1 시간보다 짧은 제2 시간의 검출 동작을 개시하는 타이머 회로와,

상기 타이머 회로가 상기 제2 시간을 검출하면 다른쪽의 논리 레벨의 제2 출력 신호를 출력하는 출력 회로

를 구비하고,

한쪽의 논리 레벨의 값을 상기 마스터 통신 회로에 송신하는 경우에는, 상기 마스터 통신 회로가 상기 제1 시간을 검출하지 않고, 상기 타이머 회로가 상기 제2 시간을 검출함으로써, 상기 마스터 통신 회로에 한쪽의 논리 레벨의 값이 송신되고,

다른쪽의 논리 레벨의 값을 상기 마스터 통신 회로에 송신하는 경우에는, 상기 타이머 회로가 상기 제2 시간을 검출하지 않고, 상기 마스터 통신 회로가 상기 제1 시간을 검출함으로써, 상기 마스터 통신 회로에 다른쪽의 논리 레벨의 값이 송신되는

것을 특징으로 하는 슬레이브 통신 회로.
제30항에 있어서,

출력된 신호의 레벨을 유지 가능한 1개의 통신선을 통하여 상기 마스터 통신 회로와 접속 가능하고,

상기 출력 회로는, 상기 타이머 회로가 상기 제2 시간을 검출하면 상기 제2 출력 신호를 상기 통신선에 출력하는

것을 특징으로 하는 슬레이브 통신 회로.
제30항에 있어서,

1개의 통신선을 통하여 상기 마스터 통신 회로와 접속 가능하고,

상기 통신선에 신호가 출력되면 상기 통신선의 신호 레벨을 그 신호의 레벨로 유지 가능한 유지 회로

를 더 구비하고,

상기 출력 회로는, 상기 타이머 회로가 상기 제2 시간을 검출하면 상기 제2 출력 신호를 상기 통신선에 출력하는

것을 특징으로 하는 슬레이브 통신 회로.
제31항 또는 제32항에 있어서,

상기 타이머 회로는, 상기 출력 회로가 상기 제2 출력 신호를 상기 통신선에 출력하거나, 상기 마스터 통신 회로가 상기 제1 시간을 검출하여 상기 제2 출력 신호를 상기 통신선에 출력함으로써, 상기 통신선의 신호 레벨이 한쪽의 논리 레벨로부터 다른쪽의 논리 레벨로 변화하였을 때에 리세트되는

것을 특징으로 하는 슬레이브 통신 회로.
제30항에 있어서,

상기 마스터 통신 회로로부터 무선으로 송신되어 오는 상기 제1 출력 신호를 수신하거나, 상기 출력 회로로부터 출력되는 상기 제2 출력 신호를 상기 마스터 통신 회로에 무선으로 송신하는 무선 통신 회로

를 더 구비하는 것을 특징으로 하는 슬레이브 통신 회로.
제34항에 있어서,

상기 마스터 통신 회로로부터 무선으로 송신되어 오는 상기 제1 출력 신호를 자계의 변화에 의해 검출하거나, 상기 제2 출력 신호에 따른 자계를 발생시킴으로 써 상기 제2 출력 신호를 상기 마스터 통신 회로에 송신하는 코일에 의해 구성되는

것을 특징으로 하는 슬레이브 통신 회로.
제34항에 있어서,

상기 마스터 통신 회로로부터 무선으로 송신되어 오는 상기 제1 출력 신호를 전계의 변화에 의해 검출하거나, 상기 제2 출력 신호에 따른 전계를 발생시킴으로써 상기 제2 출력 신호를 상기 마스터 통신 회로에 송신하는 전극에 의해 구성되는

것을 특징으로 하는 슬레이브 통신 회로.
제34항에 있어서,

상기 마스터 통신 회로로부터 송신되어 오는 신호, 또는, 상기 출력 회로로부터 출력되는 신호의 신호 레벨을 기억하는 기억 회로

를 더 구비하고,

상기 무선 통신 회로는, 상기 마스터 통신 회로에서의 상기 제1 시간의 검출 동작을 리세트하기 위해, 상기 출력 회로로부터 출력되는 상기 제2 출력 신호를 상기 마스터 통신 회로에 송신하고,

상기 타이머 회로는, 상기 기억 회로에 기억되어 있는 신호 레벨이 한쪽의 논리 레벨로부터 다른쪽의 논리 레벨로 변화하였을 때에 리세트되는

것을 특징으로 하는 슬레이브 통신 회로.
제35항에 있어서,

상기 마스터 통신 회로로부터 송신되어 오는 신호, 또는, 상기 출력 회로로부터 출력되는 신호의 신호 레벨을 기억하는 기억 회로를 더 구비하고,

상기 코일은, 상기 마스터 통신 회로에서의 상기 제1 시간의 검출 동작을 리세트하기 위해, 상기 출력 회로로부터 출력되는 상기 제2 출력 신호에 따른 자계를 발생시키고,

상기 타이머 회로는, 상기 기억 회로에 기억되어 있는 신호 레벨이 한쪽의 논리 레벨로부터 다른쪽의 논리 레벨로 변화하였을 때에 리세트되는

것을 특징으로 하는 슬레이브 통신 회로.
제36항에 있어서,

상기 마스터 통신 회로로부터 송신되어 오는 신호, 또는, 상기 출력 회로로부터 출력되는 신호의 신호 레벨을 기억하는 기억 회로를 더 구비하고,

상기 전극은, 상기 마스터 통신 회로에서의 상기 제1 시간의 검출 동작을 리세트하기 위해, 상기 출력 회로로부터 출력되는 상기 제2 출력 신호에 따른 전계를 발생시키고,

상기 타이머 회로는, 상기 기억 회로에 기억되어 있는 신호 레벨이 한쪽의 논리 레벨로부터 다른쪽의 논리 레벨로 변화하였을 때에 리세트되는

것을 특징으로 하는 슬레이브 통신 회로.
제1 시간 또는 제2 시간을 검출 가능한 마스터 통신 회로와 통신 가능하게 접속되는 슬레이브 통신 회로로서,

상기 마스터 통신 회로로부터 송신되어 오는 한쪽의 논리 레벨의 제1 출력 신호에 따라서, 상기 제1 시간보다 긴 제3 시간 또는 상기 제2 시간보다 짧은 제4 시간을 검출 가능한 타이머 회로와,

상기 타이머 회로가 상기 제4 시간을 검출하면 다른쪽의 논리 레벨의 제2 출력 신호를 출력하는 출력 회로와,

상기 마스터 통신 회로로부터 송신되는 값을 수신하는 수신 회로

를 구비하고,

입력되는 송수신 모드 신호가 상기 마스터 통신 회로로부터 값을 수신하는 것을 나타내는 신호인 경우,

상기 타이머 회로는, 상기 마스터 통신 회로로부터 송신되어 오는 상기 제1 출력 신호에 따라서 상기 제3 시간의 검출 동작을 개시하고,

상기 수신 회로는, 상기 타이머 회로가 상기 제3 시간을 검출하지 않고, 상기 마스터 통신 회로가 상기 제1 시간을 검출함으로써 상기 마스터 통신 회로로부터 상기 제2 출력 신호가 송신되어 온 경우에는 한쪽의 논리 레벨의 값을 출력하고, 상기 마스터 통신 회로가 상기 제1 시간을 검출하지 않고, 상기 타이머 회로가 상기 제3 시간을 검출한 경우에는 다른쪽의 논리 레벨의 값을 출력하고,

입력되는 송수신 모드, 신호가 상기 마스터 통신 회로에 값을 송신하는 것을 나타내는 신호인 경우,

상기 타이머 회로는, 상기 마스터 통신 회로에 송신하는 값이 한쪽의 논리 레벨의 값인 경우에, 상기 마스터 통신 회로로부터 송신되어 오는 상기 제1 출력 신호에 따라서 상기 제4 시간의 검출 동작을 개시하고,

한쪽의 논리 레벨의 값을 상기 마스터 통신 회로에 송신하는 경우에는, 상기 마스터 통신 회로가 상기 제2 시간을 검출하지 않고, 상기 타이머 회로가 상기 제4 시간을 검출함으로써, 상기 마스터 통신 회로에 한쪽의 논리 레벨의 값이 송신되고,

다른쪽의 논리 레벨의 값을 상기 마스터 통신 회로에 송신하는 경우에는, 상기 타이머 회로가 상기 제4 시간을 검출하지 않고, 상기 제2 시간을 상기 마스터 통신 회로가 검출함으로써, 상기 마스터 통신 회로에 다른쪽의 논리 레벨의 값이 송신되는

것을 특징으로 하는 슬레이브 통신 회로.
슬레이브 통신 회로와 통신 가능하게 접속되는 마스터 통신 회로가, 상기 슬레이브 통신 회로에 송신하는 값이 한쪽의 논리 레벨의 값인 경우, 제1 시간을 검출 가능한 제1 타이머 회로의 검출 동작을 개시함과 함께, 한쪽의 논리 레벨의 제1 출력 신호를 상기 슬레이브 통신 회로에 송신하고,

상기 슬레이브 통신 회로가, 상기 마스터 통신 회로로부터 송신되어 오는 상기 제1 출력 신호에 따라서 상기 제1 시간보다 긴 제2 시간을 검출 가능한 제2 타이머 회로의 검출 동작을 개시하고,

상기 제2 타이머 회로가 상기 제2 시간을 검출하지 않고, 상기 제1 타이머 회로가 상기 제1 시간을 검출하고, 상기 제2 출력 회로가 상기 제2 출력 신호를 출력함으로써, 상기 마스터 통신 회로로부터 상기 슬레이브 통신 회로에 한쪽의 논리 레벨의 값이 송신되고,

상기 제1 타이머 회로가 상기 제1 시간을 검출하지 않고, 상기 제2 타이머 회로가 상기 제2 시간을 검출함으로써, 상기 마스터 통신 회로로부터 상기 슬레이브 통신 회로에 다른쪽의 논리 레벨의 값이 송신되는

것을 특징으로 하는 데이터 통신 방법.
슬레이브 통신 회로와 통신 가능하게 접속되는 마스터 통신 회로가, 제1 시간을 검출 가능한 제1 타이머 회로의 검출 동작을 개시함과 함께, 한쪽의 논리 레벨의 제1 출력 신호를 상기 슬레이브 통신 회로에 송신하고,

상기 슬레이브 통신 회로가, 상기 마스터 통신 회로에 송신하는 값이 한쪽의 논리 레벨의 값인 경우에, 상기 마스터 통신 회로로부터 송신되어 오는 상기 제1 출력 신호에 따라서 상기 제1 시간보다 짧은 제2 시간을 검출 가능한 제2 타이머 회로의 검출 동작을 개시하고,

상기 제1 타이머 회로가 상기 제1 시간을 검출하지 않고, 상기 제2 타이머 회로가 상기 제2 시간을 검출하고, 상기 슬레이브 통신 회로로부터 다른쪽의 논리 레벨의 제2 출력 신호가 송신되어 옴으로써, 상기 마스터 통신 회로가 한쪽의 논리 레벨의 값을 출력하고,

상기 제2 타이머 회로가 상기 제2 시간을 검출하지 않고, 상기 제1 타이머 회로가 상기 제1 시간을 검출함으로써, 상기 마스터 통신 회로가 다른쪽의 논리 레벨의 값을 출력하는

것을 특징으로 하는 데이터 통신 방법.