CN103403693B - 输入电路装置、输出电路装置和具有输入电路装置和输出电路装置的系统 - Google Patents

Abstract

本发明涉及输入电路装置（11），其设计成在第一操作模式或第二操作模式（A，B）下操作并且包括用于将连接信号（SWI）供应至检测电路（14）的连接（13）。检测电路（14）在输入侧上耦接至所述连接（13）并且设计成根据连接信号（SWI）的改变陡度来使输入电路装置（11）进入操作模式，所述操作模式来自包含第一操作模式和第二操作模式（A，B）的组。

Description

输入电路装置、输出电路装置和具有输入电路装置和输出电路装置的系统

技术领域

本发明涉及输入电路装置、输出电路装置以及具有输入电路装置和输出电路装置的系统。

背景技术

对于输入电路装置和输出电路装置之间的数据交换，在输入电路装置中频繁地提供时钟输入、数据输入和数据输出。为此，在包含输入电路装置的半导体主体上设置若干连接表面。例如，数据输入和数据输出也可以使用公用的连接表面，诸如集成电路间总线，缩写为I2C总线。

文献DE102006042115A1涉及包含控制电路和记忆链（memorychain）的电路装置。电路装置包括用于供应操作模式信号的第一输入、用于供应时钟信号的第二输入和用于提供数据信号的双向触点。

文献US5,881,121、US7,089,467B2和US2006/0087307A1描述了具有连接的接口，其中，信号可以呈现出三个不同的电平值。

发明内容

本发明的目的在于提供输入电路装置、输出电路装置和具有输入电路装置和输出电路装置的系统，其在使用这种连接时具有高多功能性和灵活性。

该目的利用独立权利要求的主题来实现。变型和实施方式为从属权利要求的主各个题。

在一个实施方式中，输入电路装置包括连接和在输入侧连接至所述连接的检测电路。

输入电路装置设计成，以第一或第二操作模式进行操作。连接用于搭接连接信号。检测电路设计成，根据连接信号的改变的陡度来使输入电路装置进入操作模式，其来自包含第一和第二操作模式的组中。

有利地，对连接信号的改变的陡度的检测足以使输入电路装置交替地进入第一操作模式和第二操作模式。从而，没有因连接信号的两个预定恒定值而发生转换到第一操作模式或第二操作模式的动作。从而，使用连接信号的值，可以独立于操作模式的设置来向输入电路装置供应附加的信息。从而，连接具有多方面和灵活的用途。

在一个实施方式中，在第一操作模式中，将输入信息以及时钟信息经由连接施加于输入电路装置。输入电路装置设计成在第二操作模式中提供对应于连接信号的输入信号。

在一个实施方式中，在第二操作模式中输入信号跟随连接信号。输入信号在第一操作模式期间是恒定的，并且其没有跟随连接信号。例如，在第一操作模式期间，输入信号可以保留在确定第一操作模式之前的最后的值。作为选择，在第一操作模式期间，例如，输入信号可以恒定地具有预定逻辑值。

在一个实施方式中，检测电路根据第一操作模式期间施加于时钟输出和数据连接的连接信号的值来提供时钟信号和数据信号。时钟信号和数据信号包含经由连接供应的数据信息和时钟信息。另一方面，输入电路装置根据在第二操作模式期间施加于缓冲器输出的连接信号的值来提供输入信号。缓冲器输出与时钟输出和数据连接分离。

在一个实施方式中，检测电路设计成，如果连接信号的改变的陡度小于预定值则使输入电路装置进入第一操作模式。此外，检测电路设计成，如果连接信号的改变的陡度大于预定值则使输入电路装置进入第二操作模式。从而，根据连接信号的改变的陡度，使输入电路装置进入第一或第二操作模式。

在一个实施方式中，检测电路设计成，根据连接信号的上升沿的陡度来使输入电路装置进入操作模式，其来自包含第一和第二操作模式的组中。

在优选实施方式中，检测电路设计成，根据连接信号的下降沿的陡度来使输入电路装置进入操作模式，其来自包含第一和第二操作模式的组中。从而，有利地避免了用于选择操作模式的分离连接。上升沿的陡度不影响操作模式的选择。

在一个实施方式中，第一操作模式至少保持预定的最大持续时间。为此，检测电路包括时钟和耦接至该连接和时钟的检测逻辑。时钟设计为振荡器。时钟用于传送脉冲信号。检测逻辑可以设计为在检测到第一操作模式的情形下触发时钟。检测逻辑对脉冲信号的脉冲计数，并且其确定最大持续时间消逝时的时刻。此处，在最大持续时间内，保持第一操作模式。有利地，在最大持续时间期间，如果连接信号的改变的陡度大于预定值，则也保持第一操作模式。从而，在第一操作模式中还可以传送连接信号中的小脉冲。从而，在预定最大持续时间期间，没有从第一操作模式变为第二操作模式。

在一个变型例中，检测电路设计为：如果连接信号包括偏离多个预定信号序列的信号序列，即使最大持续时间尚未消逝，则仍使输入电路装置从第一操作模式进入第二操作模式。在错误信号序列中，有利地，从第一操作模式转变为第二操作模式。以这种方式防止将连接信号中的干扰部分或噪声解释为数据。从而，输入电路装置突然变为第一操作模式不会产生任何后果。

在一个变型例中，检测电路设计为：在第一操作模式下检测第一预定信号序列，由此将输入电路装置长久地切换至第一操作模式。

在一个变型例中，检测电路设计为：在第一操作模式下检测第二预定信号序列，由此将输入电路装置从第一操作模式切换至第二操作模式。

在一个变型例中，检测电路设计为：在第一操作模式下检测第三预定信号序列，由此使最大持续时间无效。从而，即使在最大持续时间期满之后，仍没有从第一操作模式变为第二操作模式。

在一个实施方式中，输入电路装置包括连接以及评估电路。连接用于供应连接信号。评估电路在输入侧连接至连接。评估电路实现以下目的：将连接信号转换为数据信号和时钟信号。此处，连接信号包括时钟脉冲，其源自参考值以及在数据信号为第一逻辑值的情形下的第一电平和数据信号为第二逻辑值的情形下的中间电平。中间电平位于第一电平和参考值之间。

有利地，连接信号以简单的方式包括数据信号和时钟信号。从而，通过连接，将时钟信息和数据信息提供给输入电路装置，并且连接以多功能的方式来使用。

第一电平可以具有电源电压的值，并且参考值可以具有参考电位的值。替代地，第一电平可以具有参考电位的值，并且参考值可以具有电源电压的值。中间电平可以是电源电压的值与参考电位的值之间的值。

在一个实施方式中，连接信号、数据信号和时钟信号近似满足以下等式：

swi=KA·clk·(1+KB·din)，

其中，swi是连接信号的电压值，din是数据信号的逻辑值，clk是时钟信号的逻辑值，并且KA和KB是常量。该项例如可近似表示为：由于连接信号在评估电路中的处理，时钟信号和数据信号的脉冲可以包括相对于连接信号中的脉冲的时间延迟。

在一个实施方式中，输入电路装置包括第一和第二比较系统。评估电路可以包括第一和第二比较系统。除了第一和第二比较系统之外，评估电路还可以包括检测电路。第一和第二比较电路在输入侧上连接至所述连接，并且在输出侧上连接至检测电路。第一比较系统将连接信号或源自连接信号的信号与第一预定阈值相比较，并且其根据比较结果来将第一比较信号提供给检测电路。此外，第二比较系统将连接信号或源自连接信号的信号与第二预定阈值相比较。第一预定阈值与第二预定阈值不同。根据比较结果，第二比较系统将第二比较信号提供给检测电路。第一和第二比较系统用于将连接信号划分成时钟信号和数据信号。比较系统可以设计为比较器。

在一个实施例中，检测电路设计为在第一操作模式下评估第一和第二比较信号。此处，检测电路根据第一和第二比较信号来提供时钟信号。此外，检测电路根据第一和第二比较信号来提供数据信号。

在一个变型例中，检测电路仅仅根据第一比较信号来生成时钟信号。第二比较信号未用于生成时钟信号。

在一个变型例中，检测电路仅仅根据第二比较信号来生成数据信号。此处，第一比较信号未用于生成数据信号。从而，高效地生成时钟信号和数据信号。第一和第二比较系统允许将连接信号（其可包括三个信号电平）有效地转换为数据信号和时钟信号。

在一个实施例中，输入电路装置设计成根据数据输出信号来影响连接信号。从而，输入电路装置可以将数据输出至连接。从而，输入电路装置不仅可以是数据接收方而且是数据的发送方。鉴于此，输入电路装置可以包括连接至所述连接的信号变换器。从而，连接可以多功能的方式来使用。

从而，在一个实施方式中，输入电路装置通过激活来实施单线串行接口的原理。

在一个实施方式中，在第一操作模式下，通过连接，将数据信息和时钟信息二者提供给输入电路装置。可以提供第二操作时间以将激活信号经由连接提供给输入电路装置。

在一个变型例中，输入电路装置具有第三操作模式，其中输入电路装置处于测试模式。输入电路装置从第一操作模式变为第三操作模式，因为检测电路设计成在第一操作模式下检测第四预定信号序列。

在一个实施方式中，检测电路设计成，如果连接信号的下降沿包括具有中间电平的台阶，则使输入电路装置进入第一操作模式。此外，检测电路可以设计成，如果连接信号的下降沿没有处于中间电平的值处的台阶，则使输入电路装置进入第二操作模式。下降沿可以将连接信号从电源电压变为参考电位。

在一个实施方式中，输出电路装置包括输出连接、时钟连接、数据输入以及用于生成中间电平的装置。输出连接适用于输出连接信号。时钟连接设计成供应时钟连接信号。用于生成中间电平的装置在输入侧上连接至时钟连接和数据输入，并且在输出侧上连接至输出连接。用于生成中间电平的装置设计成将数据输入信号和时钟连接信号以下述方式转换成连接信号：连接信号包括时钟脉冲，其源自参考值并且在数据输入信号为第一逻辑值的情形下具有第一电平而在数据输入信号为第二逻辑值的情形下具有中间电平。所述中间电平具有在第一电平和参考值之间的值。

有利地，输出电路装置可以根据时钟连接信号和数据输入信号来生成输出信号。

在一个实施方式中，装置包括用于生成中间电平的分压器。分压器抽头连接至输出连接。分压器的第一外部连接连接至时钟连接。分压器的第二外部连接在数据输入信号为第一逻辑值的情形下连接至参考电位连接。在数据输入信号为第二逻辑值的情形下，分压器的第二外部连接切换至断开或其连接至电源电压连接。分压器允许节约成本地并灵活地生成具有三个信号电平的连接信号。

在一个实施方式中，通过时钟连接信号，将输出连接设置为电源电压的值。随后，数据输入信号以下述方式控制用于生成中间电平的装置：连接信号的电源减小。随后，时钟信号将输出连接设定至参考电位的值。从而，利用一个台阶来实现连接信号的减小。随后，由于时钟连接信号和数据输入信号的选择，从而可以设定连接信号的改变陡度。结果，输出电路装置使输入电路装置进入第一操作模式或第二操作模式。

在一个实施方式中，系统包括输入电路装置以及输出电路装置。此处，输出电路装置的输出连接耦接至输入电路装置的连接。输出电路装置的输出连接的连接信号与输入电路装置的连接处的连接信号近似相同。

有利地，可以经由输出电路装置中连接至输出连接的单个连接表面以及经由输入电路装置中连接至所述连接的单个连接表面来将数据以及时钟脉冲两者从输出电路装置供应至输入电路装置。作为输出和输入电路装置之间的少量连接的结果，因此保持支撑件的表面较低。此外，这样的系统可以节省成本地生成。

该系统可以将时钟信息和数据信息相关联以及再传输之后将它们再次分离。

在一个实施方式中，实现了该系统，并且使输入电路装置进入第一操作模式。此处，输入电路装置以可拆卸的方式连接至输出电路装置。从而，例如，输入电路装置可以由制造商来编程或校准。随后，将输入电路装置插入应用系统。输入电路装置至应用系统的连接可以是永久的且不可拆卸的。输入电路装置在插入应用系统之后，进入第二操作模式。

在另一个实施方式中，输出电路装置可以用分离的部件构造，从而以简单的方式实现以用于实验室操作。

在又一个实施方式中，输出电路装置可以通过信号发生器来实现，这可用于专业测试系统。

附图说明

下面参考附图在几个实施例中更详细地描述本发明。具有相同功能和效果的部件和电路元件具有相同的附图标记。在以下各个附图中，就具有相对应的功能的电路部分或组成元件而言，其描述不再重复。

图1A和图1B示出了根据所提出的原理的系统的实施方式的实例；

图2A和图2B示出了根据所提出的原理的系统的信号曲线的实例；以及

图3示出了根据所提出的原理的、在空间表示中的系统的实施方式的实例。

具体实施方式

图1A示出了根据所提出的原理的系统10的实施方式的实例。系统10包括输入电路装置11和输出电路装置12。输入电路装置11包括连接13和在输入侧上连接至连接13的评估电路16。输入电路装置11包括连接表面15，所述连接13连接至该连接表面15。评估电路16包括检测电路14。检测电路14耦接至连接13。

评估电路16包括第一比较系统和第二比较系统17、18，该两者在输入侧上连接至连接13。第一比较系统17的输出和第二比较系统18的输出连接至检测电路14。检测电路14包括时钟输出19和数据连接20。检测电路14将时钟输出19耦接至第一比较系统17的输出，并且耦接至第二比较系统18的输出。此外，检测电路14将数据连接20耦接至第一比较系统17的输出和第二比较系统18的输出。鉴于此，检测电路14将时钟输出19连接至第一比较系统17的输出。时钟输出19直接且不变地连接至第一比较系统17的输出。

此外，检测电路14包括时钟21以及检测逻辑22。检测逻辑22的输出连接至时钟21的输入，并且检测逻辑22的输入连接至时钟21的输出。检测逻辑22的附加输入连接至第一比较系统17的输出，并且连接至第二比较系统18的输出。数据连接20连接至检测逻辑22的输出。检测逻辑22实现为数字电路，并且其包括逻辑门。检测逻辑22包括计数器。计数器可以包括一系列触发器。

另外，输入电路装置11包括连接至连接13的信号缓冲存储器23。信号缓冲存储器23包括缓冲器输出24。检测电路14包括操作模式输出25，其连接至信号缓冲存储器23的控制输入。操作模式输出25连接至检测逻辑22。信号缓冲存储器23实现为存储器。信号缓冲存储器23包括缓冲器36，该缓冲器36在输入侧上连接至连接13并且在输出侧上连接至缓冲器输出24。缓冲器36具有信号停止功能。缓冲器36的控制输入耦接至操作模式输出25。此外，信号缓冲存储器23包括具有连接至输出连接26的输入的附加缓冲器37。附加缓冲器36的控制输入连接至输出有源电路39。附加缓冲器37包括三态输出。在输出侧上，附加缓冲器37连接至连接13。从而，信号缓冲存储器23包括反并联连接的缓冲器36和附加缓冲器37。

此外，输入电路装置11包括在输出侧上连接至连接13的信号变换器27。信号变换器27将连接13耦接至参考电位连接28。信号变换器27包括布置在连接13和参考电位连接28之间的电流路径中的电阻元件29。电阻元件29实现为电阻器。此外，信号变换器27包括串联连接至电阻元件29的开关30。包括开关30和电阻元件29的串联电路将连接13连接至参考电位连接28。此处，电阻元件29连接至连接13，并且开关30连接至参考电位连接28。电阻元件29可以具有在1Ohm和10MOhm之间的范围内的电阻值。优选地，电阻元件29具有在100Ohm和1MOhm之间的范围内的电阻值。此外，优选地，电阻元件29具有在1kOhm和100kOhm之间的范围内的电阻值。例如，电阻元件29的电阻值为10kOhm。

另外，输入电路装置11包括连接至信号变换器27的控制连接的数据输出31。为此，数据输出31连接至开关30的控制连接。此外，输入电路装置11包括电路块32。电路块32连接至时钟输出19、数据连接20和数据输出31。电路块32可以是具有串行接口的数据电路。输入电路装置11包括连接至缓冲器输出24的附加电路块33。

输出电路装置12包括输出连接40。输出连接40耦接至连接13。输出连接40连接至输出电路装置12的附加连接表面41。附加连接表面41耦接至输入电路装置11的连接表面15。输出连接40直接且不变地连接至连接13。输出电路装置12包括用于产生中间电平的装置55。用于产生中间电平的装置55包括具有第一分压电阻器和第二分压电阻器43、46的分压器44。第一分压电阻器和第二分压电阻器43、46分别具有与电阻元件29的电阻值大致对应的电阻值。

另外，输出电路装置12包括时钟连接42和数据输入45，它们耦接至用于产生中间电平SZ的装置55。时钟连接42经由第一分压电阻器43连接至输出连接40。输出连接40经由第二分压电阻器46和输出开关47连接至参考电位连接28。输出开关47的控制连接耦接至数据输入45。

此处，第二分压电阻器46连接至输出连接41，并且输出开关47连接至参考电位连接28。

此外，输出电路装置12包括在第一输入处连接至输出连接40的比较器49。比较器49设置来用于数字读出。其参考电平经由参考电压分压器50来在VDD与VDD/2之间进行设置。比较器49的参考电平高于中间电平SZ。参考电压分压器50将时钟连接42连接至参考电位连接28。作为选择，参考电压分压器50将电源电压连接34连接至参考电位连接28。参考电压分压器50包括第一比较电阻器和第二比较电阻器51、52。第一比较电阻器和第二比较电阻器51、52之间的节点连接至比较器49的第二输入。第一比较电阻器51将比较器49的第二输入连接至时钟输入42。第二比较电阻器52将比较器49的第二输入连接至参考电位连接28。

第二比较电阻器52的电阻值大于第一比较电阻器51的电阻值。在一个实施方式中，第二比较电阻器52的电阻值是第一比较电阻器51的电阻值的两倍。在一个实施方式中，比较电阻器51的电阻值为10kOhm，并且第二比较电阻器52的电阻值是20kOhm。数据输出53连接至比较器40的输出。另外，输出电路装置12包括接口控制块54，其连接至时钟连接42、数据输入45和数据输出53。接口控制块54包括信号发生器。接口控制块54可以实现为微控制器。接口控制块54还可以实现为个人计算机，其经由数字接口耦接至输出电路装置12的附加部分。

连接信号SWI可搭接在连接13处。将连接信号SWI供应给第一比较系统和第二比较系统17、18。第一比较系统和第二比较系统17、18根据连接信号SWI、第一比较系统17的第一阈值SREF1和第二比较系统18的第二阈值SREF2来生成第一比较信号SK1和第二比较信号SK2。此处，第一阈值SREF1小于第二阈值SREF2。电源电压VDD可搭接在输入电路装置11的电源电压连接34处。参考电位VSS可搭接在参考电位连接28处。中间电平SZ将电源电压VDD和参考电位VSS之间的范围划分成两个范围，以满足以下表达式：

VSS<SREF1<SZ<SREF2<VDD

其中SZ是中间电平的值，SREF1是第一阈值的值，SREF2是第二阈值的值，VDD是电源电压的值并且VSS是参考电位的值。优选地，中间电平SZ具有电源电压VDD的一半的值，即SZ=VDD/2。第一比较系统和第二比较系统17、18可以实现为具有可调整的切换阈值的比较器和缓冲器。第一比较系统17的第一阈值SREF1优选地在参考电位VSS和VDD/2之间，并且第二比较系统18的第二阈值SREF2优选地在VDD/2和电源电压VDD之间。

时钟信号CLK可搭接在时钟输出19处。数据信号DIN可搭接在数据连接20处。时钟信号CLK可以与第一比较信号SK1相同。在一个实施方式中，数据信号DIN可以与第二比较信号SK2相同。检测逻辑22以下述方式来实现：将由数据信号DIN提供的数据传送至时钟信号CLK的下降沿。因此，在检测逻辑22中以下述方式形成数据信号DIN：数据信号DIN和时钟信号CLK的上升沿中的一个落在另一个的上面，并且数据信号DIN和时钟信号CLK的下降沿重叠。

时钟21输出脉冲信号ST。脉冲信号ST的频率可以高于时钟信号CLK的频率。时钟21在第一操作模式A下激活，并且在第二操作模式B下无效。此外，检测电路14以下述方式实现：根据第一比较信号和第二比较信号SK1、SK2的值来确定是否必须使输入电路装置11进入第一操作模式或第二操作模式A、B。为此，检测逻辑22以下述方式评估第一比较信号和第二比较信号SK1、SK2：在连接信号SWI的改变具有高陡度的情形下，设置第二操作模式B，并且在连接信号SWI具有低陡度的情形下，设置第一操作模式A。检测逻辑22设计成，根据连接信号SWI的下降沿来确定操作模式。为此，检测逻辑22在连接信号SWI的下降沿的情形下，调查第一比较信号SK1中的沿和第二比较信号中的沿之间的时间差是否小于预定值，从而必须设置为第二操作模式B，或者所述时间差是否大于预定值，从而必须设置为第一操作模式A。检测逻辑22通过对第二比较信号SK2的下降沿与第一比较信号SK1的下降沿之间的脉冲信号ST的脉冲计数，来确定时间差。

检测逻辑22在操作模式输出25处提供操作模式信号SB，其在第一操作模式A下具有第一值并且在第二操作模式B下具有第二值。如果检测到第一操作模式A，则检测电路14使第一比较信号SK1通过，并且其形成时钟信号CLK，并且检测电路14也使第二比较信号SK2通过，并且其形成数据信号DIN。如果已经检测到第二操作模式B，则生成时钟信号CLK，并且其对应于第一比较信号SK1。另一方面，在实施方式中，数据信号DIN具有恒定值。

将操作模式信号SB供应给信号缓冲存储器23。信号缓冲存储器23在缓冲器输出24处输出输入信号SE。信号缓冲存储器23对变换为另一个操作模式的情形下的输入信号SE的最末值进行存储。缓冲器36根据连接信号SWI和操作模式信号SB来生成输入信号SE。信号缓冲存储器23以下述方式实现：其在第二操作模式B下提供连接信号SWI，作为输入信号SE。在第二操作模式B中，输入信号SE跟随输出信号SWI。然而，如果检测电路14检测到第一操作模式A，则输入信号SE保留在检测到第一操作模式A之前的最末值。然而，在第一操作模式的持续时间内，输入信号SE为恒定，并且其具有例如逻辑值1，并且其没有跟随连接信号SWI。从而，输入信号SE可以实现为使能信号。输入信号是信号缓冲存储器23的输出信号。连接13和连接表面15的常规功能由信号缓冲存储器23来代表。一旦有效激活序列激活用于接口功能的连接13，输入信号SE就固定于规定电平，这意味着使输入电路装置11进入第一操作模式A。信号缓冲存储器23双向实现。接着，将施加于输出连接26的电路输出信号SO供应至附加缓冲器37的输入。在附加缓冲器37的控制输入处施加输出有源电路信号SOEN。附加缓冲器37根据电路输出信号SO和输出有源电路信号SOEN来在其输出处提供连接信号SWI。从而，信号缓冲存储器23可用于从附加电路块33至连接13的信号传输。

在数据输出31处，施加反相输出信号DOUTN。将反相输出信号DOUTN供应给信号变换器27。根据反相输出信号DOUTN，使开关30进入断开或闭合操作状态。结果，连接信号SWI受到影响，从而在连接13处输出信息。例如，如果反相输出信号DOUTN将开关30切换至断开操作状态，则连接信号SWI具有由输出电路装置12预定的电压值。另一方面，如果反相输出信号DOUTN将开关30切换至导通操作状态，则连接13经由电阻元件29连接至参考电位连接28，并且连接信号SWI减小至中间电平SZ的值或者其保持参考电位VSS的值。

将时钟连接信号CLKA施加至时钟连接42。此外，在数据输出53处，施加数据输出信号DOUTA。由此，将数据输入信号DINA供应至数据输入45。时钟连接信号CLKA经由第一分压电阻器43供应至输出连接40。输出开关47由数据输入信号DINA控制并且其将数字HIGH（高）或LOW（低）传输至输出连接41。通过数据输入信号DINA执行设置，以使输出连接40经由第二分压电阻器46以导电的方式连接至参考电位连接28，或者连接信号SWI不会因流经第二分压电阻器46的电流而减小。例如，如果数据输入信号DINA具有逻辑值1，则输出开关47处于断开操作状态，并且连接信号SWI主要由时钟连接信号CLKA确定。时钟连接信号CLKA可以具有在电源电压VDD与参考电位VSS之间的值。从而，在时钟连接信号CLK为逻辑值1的情形下，连接信号SWI具有电源电压VDD的值，并且在时钟连接信号CLKA为逻辑值0的情形下，其具有参考电位VSS。

如果数据输入信号DINA具有逻辑值0，则输出开关47切换为断开。从而，时钟连接信号CLK中的逻辑值0导致具有参考电位VSS的值的连接信号SWI。另一方面，在时钟连接信号CLKA为逻辑值1的情形下，连接信号SWI具有中间电平SZ作为电压值，其取决于第一分压电阻器43和第二分压电阻器46的电阻值。从而，中间电平SZ的值可以根据以下等式来计算：

$\mathrm{SZ}=\frac{R1B}{R1B+R1A}.\mathrm{VDD}$

其中，VDD是电源电压的值，R1A是第一分压电阻器43的电阻值，并且R1B是第二分压电阻器46和输出开关47的接通电阻器的电阻值之和。此处，0V被假定为参考电位VSS的值。

有利地，一旦时钟连接信号CLKA具有逻辑值0，连接信号SWI就具有参考电位VSS的值。在时钟连接信号CLKA为逻辑值0的情形下，连接信号SWI的值未受到数据输入信号DINA的值的影响。另一方面，如果时钟连接信号CLKA具有逻辑值1，则在数据输入信号DINA为逻辑值1的情形下连接信号SWI具有比数据输入信号DINA为逻辑值0的情形下的电压值更大的电压值。从而，根据数据输入信号DINA的值，连接信号SWI可以二者择一地具有电源电压VDD或中间电平SZ的值（即，例如电源电压VDD的一半的值）。此处，第一分压电阻器43的电阻值R1A近似等于由第二分压电阻器46和接通状态下的输出开关47所形成的电阻值R1B。

另外，可以根据连接信号SWI来获取数据输出信号DOUTA。为此，将连接信号SWI的值与参考电压分压器50所提供的参考值相比较。如果连接信号SWI具有大于参考电压分压器50的参考值的值，则数据输出信号DOUTA具有逻辑值1。另一方面，如果连接信号SWI具有小于参考值的值，则数据输出信号DOUTA具有逻辑值0。参考值在中间电平SZ与电源电压VDD之间。在从连接信号SWI读出数据时，输出开关47以下述方式设置：其不会影响输出连接40处的电压值。从而，通过输出电路装置12，可以借助于数据输入信号DINA将信息提供给输出连接40，并且时钟连接信号CLKA也可以被供应给输出连接40，并且具有数据输出信号DOUTA的形式的数据可以在输出连接40处被接收。

系统10实现用于在代表外部电路的接口控制块54与电路块32之间数据交换的接口。系统仿效I2C接口。作为选择，系统还可以仿效串行外围接口，缩写为SPI接口。此处，用于这样的接口的两根或三根线在连接13处被合并为一根线。用于该目的的系统10使用具有三个信号电平的连接信号SWI，并且它还通过连接信号SWI（更确切地说连接信号SWI的下降沿）的改变速度对操作模式进行编码。连接13以多功能的方式来使用。从而，系统10处理少量的连接和连接表面。

在替代实施方式中（未示出），输出连接40以可拆卸的方式连接至连接13。连接不是固定的。输出连接40可以经由插入式触点连接至连接13。

在替代实施方式中（未示出），输出电路装置12由信号发生器来代替，该信号发生器形成具有不同电平的连接信号SWI。信号发生器还可以被称为生产测试机。使用这种生产测试机，输入电路装置11可以有效地表征。

在替代实施方式中（未示出），电阻元件29包括二极管和/或晶体管，其作为电阻器进行连接。

在替代实施例中（未示出），开关30连接至连接13，并且电阻元件29连接至参考电位连接28。

在替代实施方式中（未示出），电阻元件29集成在开关30中。开关30以下述方式启动：使开关30进入断开操作状态或者操作状态，在所述操作状态下开关30的受控部分根据上述范围而具有预定电阻值。

在替代实施方式中（未示出），第二分压电阻器46连接至参考电位连接28，并且输出开关47连接至输出连接41。

在替代实施方式中，检测电路14包括关断开关35，其连接在第一比较系统17的输出和时钟输出19之间。检测逻辑22控制关断开关35。在第一操作模式A的情形下，关断开关35切换至允许通过。在第二操作模式B的情形下，关断开关35将时钟输出19连接至具有恒定电压的连接，例如参考电位连接28或电源电压连接34。从而，在第二操作模式B中，有利地，仅恒定的电压或参考电位VSS搭接在数据连接20以及时钟输出19处，并且在这个两个连接19，20处没有搭接时间相关信号。从而，在第二操作模式B下时钟和数据接口阻断。

在替代实施方式中（未示出），用于对连接信号SWI滤波的过滤器连接在连接13之后。

图1B示出了作为根据所提出的原理的系统的实例的额外实施方式，其是图1A所示的系统的变型。除了输出连接40以外，连接13还连接至模拟连接60。检测电路14具有附加数据连接63。附加数据连接63连接至电路块32。电路块32设计为存储器。

第一比较系统和第二比较系统17、18实现为第一反相器或第二反相器61、62。反相器的反相切换阈值取决于p沟道晶体管的阈值电压、n沟道晶体管的阈值电压、p沟道晶体管的宽长比以及n沟道晶体管的宽长比。第一反相器和第二反相器61、62以下述方式实现：第一反相器61的第一切换阈值SREF1小于第二反相器62的第二切换阈值SREF2。

信号变换器27包括第三反相器64，其在输出侧上连接至开关30的控制连接。开关30实现为场效应晶体管。优选地，将开关30实现为n沟道金属-氧化物-半导体场效应晶体管。数据输出31连接至第三反相器64的输入。

输入电路装置11包括测量对象65。从而，测量对象65耦接至连接13。测量对象65经由电阻元件29连接至连接13。此外，测量对象65经由激活开关66耦接至参考电位连接28。激活开关66实现为n沟道金属-氧化物-半导体场效应晶体管。电路块32包括测量对象65和激活开关66。输入电路装置11包括激活连接67，其连接至激活开关66的控制连接。激活开关66如开关30一样实现。激活开关66和开关30具有相同的接通电阻器。

输出开关47实现为场效应晶体管。优选地，输出开关47实现为n沟道金属-氧化物-半导体场效应晶体管。输出电路装置12包括输出反相器48，其将数据输出45耦接至输出开关47的控制输入。输出反相器48在替代实施方式中可以被省略，并且其可以由接口控制块54中的数据输入信号DINA的反相来替代。

第一反相器和第二反相器61、62形成第一比较信号和第二比较信号SK1、SK2。由于将两个比较系统17、18实现为反相器61、62，因此使实现比较系统17、18的费用很低。另外，第一反相器和第二反相器61、62提供第一比较信号和第二比较信号SK1、SK2，其与连接信号SWI相比仅具有很小的时间延迟。

信号缓冲存储器23包括缓冲器36，其将连接13耦接至缓冲器输出24。信号缓冲存储器23单向设计。附加电路块33包括输出有源电路39，其在控制输入处连接至缓冲器输出24。输出有源电路39将电源电压连接34耦接至切换电源连接38。输出有源电路39包括晶体管。晶体管利用输入信号SE来控制，并且其向输入电路装置11的电路部分（未示出）供应电源电压VDD。

在数据输出31处，施加输出信号DOUT。第三反相器64通过使输出信号DOUT反相来生成反相输出信号DOUTN。将反相输出信号DOUTN供应至开关30。

在模拟连接60处，施加模拟电压VAN。在激活连接67处，搭接激活信号SAN，其被供应至激活开关66。通过激活信号SAN和激活开关66，来实现将测量对象65连接在连接13与参考电位连接28之间的电流路径中。测量对象65可以是例如可以被一次编程的存储单元（英文为one-timeprogrammablecell（一次可编程单元）），缩写为OTP单元。测量对象65例如为熔丝（英文为fuse（熔丝）），其具有电阻值。通过激活开关66，可以使电流流经测量对象65，这导致连接信号SWI的压降。测量对象65具有电阻值RMES。测量对象65的电阻值RMES可以根据第一电阻元件29的电阻值、第一分压电阻器43的电阻值、模拟电压VAN的电压值和电源电压VDD的电压值来计算。电阻值RMES的模拟电阻测量允许测量对象65的质量保证。

从而，另外，可以经由连接13向输入电路装置11提供可用模拟信息。从而，在数字连接13或连接表面15处执行模拟测量。对于模拟测量不需要附加连接表面。从而，可以有效地启动在电路块32中的存储器。可以经由连接13来进行数据的读入、可编程单元的编程、数据的读出和单元的电阻值的测量。接口的标准化激活使开发存储器的可重用测试程序成为可能。

在替代实施方式中（未示出），第一比较系统17包括附加反相器，其设置在第一反相器61和检测电路14之间。因此，第二比较系统18包括附加反相器，其设置在第二反相器62和检测电路14之间。

在替代实施方式中（未示出），附加开关设置在测量对象65与连接13之间。此外，在测量对象65与参考电位连接28之间，设置有附加开关。替代地，测量对象65在没有电阻元件29的中间电路的情形下而连接至连接13。

在替代实施方式中（未示出），激活开关66将测量对象65连接至电源电压连接34。

图2A示出了根据所提出的原理的系统的信号曲线作为时间t的函数的实例的实施方式。在图2A中，示出了时钟连接信号CLKA、数据输入信号DINA、数据输出信号DOUTA、连接信号SWI、时钟信号CLK、数据信号DIN和反相输出信号DOUTN。在第一时间t1和第二时间t2的第一时间段中，时钟连接信号CLKA和数据输入信号DINA分别处于逻辑值1处，并且它们具有电源电压VDD的值。连接信号SWI具有时钟连接信号CLKA的电压值。在时间t1后的时间t1'处，数据输入信号DINA被设置为逻辑值0，从而其具有电压值0V。通过数据输入信号DINA，最终将输出开关47切换至导通，从而连接信号SWI具有中间电平SZ，其为电源电压与0V之间的值。如果第一分压电阻器43的电阻值与输出开关47和第二分压电阻器46的串联电路的电阻值相等，则在时间t1'处，连接信号SWI将下降到电源电压VDD的一半的值。

在时间t1'后的时间t1''处，时钟连接信号CLKA从逻辑值1变为逻辑值0，从而连接信号SWI降为参考值，即参考电位VSS的电压值，其为0V。从而，连接SWI从电源电压VDD的值跨一个台阶降为0V。从而，连接信号SWI的降低以较小的陡度来进行。从而，输入电路装置11检测第一操作模式A。连接信号SWI的改变的陡度可以限定为例如连接信号SWI的电压差ΔU与连接信号SWI改变了该电压差ΔU时所需的持续时间Δt之比。所述陡度例如可以在连接信号SWI从电源电压VDD变为参考电位VSS时间来确定，此处电压差ΔU可以是电源电压VDD的值减去参考电位VSS的值。替代地，陡度可以例如在90%（VDD-VSS）与10%（VDD-VSS）之间确定。

陡度通过第二阈值SREF2与第一阈值SREF1之间的电压差、由时钟21（其也可以成为时钟脉冲发生器）提供的脉冲信号ST的脉冲持续时间以及第一比较信号和第二比较信号SK1、SK2的沿之间的脉冲数量来确定。脉冲持续时间可以是例如10μs。如果由检测逻辑22计数的脉冲数量大于预定值，则检测到第一操作模式A。如果所计数的脉冲数量小于或等于预定值，则检测到第二操作模式B。

在第二时间t2与第三时间t3之间的第二时间段内，时钟连接信号CLKA具有脉冲。数据输入信号DINA具有逻辑值0。连接信号SWI在第二时间段内具有在VDD/2的电平处的脉冲，从而其导致在时钟信号CLK中的脉冲和在数据信号DIN中的逻辑值0，其也被称为L或Low（低）。

在第三时间t3与第四时间t4之间的第三时间段内，时钟连接信号CLKA具有脉冲，并且数据输入信号DINA具有逻辑值1，其也被称为H或High（高）。结果，连接信号SWI具有在电源电压VDD的电平处的脉冲。这导致在时钟信号CLK中的脉冲和数据信号DIN的逻辑值1。

在第四时间t4与第五时间t5之间的第四时间段内，示出了测量对象65的电阻值RMES的模拟测量。时钟连接信号CLKA具有脉冲。此外，将数据输入信号DINA设置为逻辑值1。通过示出在图1B中的激活信号SAN，将测量对象65连接在连接13与参考电位连接28之间，从而即使在数据输入信号DINA为逻辑值1的情形下，也不是在模拟连接60处达到的电源电压VDD的值，而是电源电压VDD的值与电源电压的一半之间的电压值。根据在模拟连接60处达到的模拟电压VAN（其对应于连接信号SWI的电压值）可以计算测量对象65的电阻值RMES。数据信号DIN中的脉冲被抑制。

数据输出信号DOUTA根据连接信号SWI的模拟电平超过还是未超过比较器49的参考电平而表现为逻辑值1或逻辑值0。

在第五时间t5与第六时间t6的第五时间段内，时钟信号CLKA具有脉冲，并且DINA具有逻辑值1。由于反相输出信号DOUTN生成正脉冲，在连接信号SWI处仅测量处于电源电压VDD的一半的电平处的脉冲，从而比较器49的输出产生逻辑值为0的数据输出信号DOUTA。

在第六时间t6与第七时间t7之间的第六时间段内，时钟连接信号CLKA示出为脉冲，此外，反相输出信号DOUTN具有逻辑值0，并且数据输入信号DINA具有逻辑值1。所提供的连接信号SWI示出在电源电压VDD的电平处的脉冲。这通过比较器49来变换为逻辑值为1的数据输出信号DOUTA。对于数字读取，第二分压电阻器46经由输出开关47来关断，并且电阻元件29同样根据输出信号DOUT经由开关30来连接或不连接，而时钟连接信号CLKA的电平达到VDD，其中，所述电阻元件29具有与第二分压电阻器46大约相同的电阻值。结果，在连接13处的电平被拉至VDD/2，或者其保持在VDD。比较器49将在连接13处的电平变换为数字HIGH或LOW，并且其生成数据输出信号DOUTA。

在第七时间t7与第八时间t8之间的第七时间段内，连接信号SWI出现缓慢上升。连接信号SWI的缓慢上升通过时钟连接信号CLKA在时间t7'处从逻辑值0变为逻辑值1以及随后数据输入信号DINA在时间t7''处从逻辑值0变为逻辑值1来实现。从而，输入电路装置11检测到停止条件，从而可以关断第一操作模式A。从而，输入电路装置11在检测到停止条件时从第一操作模式A变为第二操作模式B。图2A示出了I2C兼容的信号形状。

图2B示出了作为根据所提出的原理的系统10的实例的额外的信号形状。在图2B中，连接信号SWI、输入信号SE和附加数据信号SEN作为时间t的函数示出。在图2B中，示出了接口的传输序列。传输序列可以实现为激活序列。在第十时间t10与第十一时间t11之间的第十时间段内，连接信号SWI具有正脉冲，其导致输入信号SE的脉冲。由于在连接信号SWI的下降沿的情形下时间改变非常剧烈，因此输入电路装置11处于第二操作模式B中。在第十时间段内，出现连接信号SWI的附加上升沿。在第十一时间t11与第十二时间t12之间的第十一时间段内，出现连接信号SWI的具有一个台阶的下降沿。从而，连接信号SWI的下降沿具有较小的速度。

结果，检测电路14检测到第一操作模式A。检测电路14和信号缓冲存储器23以下述方式设计：即使在检测到第一操作模式A的情形下，输入信号SE继续具有逻辑值1。输入信号SE存储在信号缓冲存储器23中，并且其在第一操作模式A的持续时间内保持。

在图2B中，以图1B中所示的系统的信号曲线作为实例来示出。在第十二时间t12与第十三时间t13之间的第12时间段内，输入电路装置11处于第一操作模式A中。在执行第十二时间段内的启动条件之后，传输序列被初始化。在检测电路14中，时钟21被启动。检测逻辑22对脉冲信号ST的脉冲计数，从而在整个预定的最大持续时间TOUT的期间内，连接13的正常功能被关闭，并且输入电路装置处于第一操作模式A中。在该时间段内，写入传输序列。第二操作模式B被理解为正常功能。传输序列遵循I2C接口的传输序列的规范。传输序列用于传输至少一个字节。在图2B中，传输序列中的三个字节被传输。将传输序列划分为若干个单独的序列C。从而，传输序列在结构上实现：首先传输具有检测脉冲（英文为acknowledgepulse（应答脉冲））的8位从属地址，接着传输具有检测脉冲的8位寄存器地址，随后借助于输入电路装置11的连接信号SWI传输具有检测脉冲的8位数据。从而，第一单序列C用于传输元件地址，英文中称为deviceaddress（设备地址）或slaveaddress（从属地址）。在第二单序列C中，传输寄存器地址。在第三单序列C中，传输寄存器数据。寄存器数据可用于例如对一次可编程存储单元进行编程。

在该实例中，传输序列的编码因而包括27位。27位的编码必须在由时钟21预定的最大持续时间TOUT内写入。编码长度的规范和最大持续时间TOUT的规范首先提供适当的保护以防止输入电路装置11随意地转换至第一操作模式A。如果连接信号SWI包含错误编码，即与预定的编码值不同的编码，或者如果编码变得很慢，即，不能在预定的最大持续时间TOUT内写入，则传输序列中断，并且输入电路装置11从第一操作模式A变为第二操作模式B。

输入信号SE在第一操作模式A期间内恒定，并且其没有跟随连接信号SWI。第二操作模式B在激活期间内没有激活。在第二操作模式B中，输入信号SE或将跟随连接信号SWI，这在将输入信号SE设计为使能信号的情形下将导致输入电路装置11的持续导通和关断。最大持续时间TOUT以下述方式来指定：其值足够大以使具有传输序列的编码能够在该最大持续时间TOUT内被传送。此外，最大持续时间TOUT被选择为足够短，以便在错误地发送启动条件之后，以察觉不到的方式延迟第二操作模式B，该第二操作模式B表示输入电路装置11的正常功能。

在实施方式中，代替最大持续时间TOUT，可以定义其内必然出现脉冲的暂停时段（time-out）。在每一个脉冲之后，该暂停时段重启。从而，这对应于数据传输的最小频率，并且其还允许更长的脉冲序列。如果超过该暂停时段，则从第一操作模式A切换成第二操作模式B。

在实施方式中，可以利用锁定位来额外地提供激活，以便能够完全无效接口，从而使转换至第一操作模式A不再可能出现。

图3示出了根据所提出的原理的系统的实例的实施方式，其是图1A和1B所示的系统的变型。第一半导体主体80包括具有连接表面15（英文为pad（焊盘））和连接13的输入电路装置11。另外，第二半导体主体81包括具有输出连接40和附加连接表面41的输出电路装置12，英文为pad（焊盘）。连接线82将连接表面15与附加连接表面41相连。将第一半导体主体和第二半导体主体80、81施加到支撑件83。

在替代实施方式中（未示出），第一半导体主体和第二半导体主体80、81利用倒装芯片技术来施加到支撑件83。为此，支撑件83包括导电路径。将具有包括连接表面15的表面的第一半导体主体80施加到支撑件83。因此，第二半导体主体81设置有包含在支撑件83上的附加连接表面40的表面。连接表面15至附加连接表面40的连接作为连接表面15与支撑件83上的导电路径之间的焊接球或焊接凸点，和支撑件83上的导电路径与附加连接表面40之间的焊接球或焊接凸点来实现。

系统10实现了单线接口：附加电平（中间电平SZ）被限定为电源电压的一半VDD/2，除了用于逻辑值1或H的数字电平电源电压VDD和用于逻辑值0和L的参考电位VSS以外还可以使用电源电压的一半VDD/2。在内部，这些电平通过第一比较系统和第二比较系统17、18来确定，第一比较系统和第二比较系统17、18的切换阈值SREF1或SREF2分别位于VDD和VDD/2之间以及VDD/2和VSS之间。此外，系统10与I2C协议兼容：作为在连接13处的连接信号SWI的多电平信号的适当内部分离的结果，I2C信号SCL和SDA（以上被称为时钟信号CLK和数据信号DIN）被模拟，并且将接口接入至内部I2C总线。

系统10包括接口连接13的标准激活：I2C启动序列VDD-VDD/2-VSS能够启动传输序列，进而启动具有最大持续时间TOUT的内部暂停时段。在这段时间内，连接13的正常功能暂时关闭。如果超过最大持续时间TOUT，或者如果命令序列不正确，则正常功能，即第二操作模式B再次完全激活。然而，如果在具有最大持续时间TOUT的暂停时段内发送有效激活代码，则连接13在该时间内保持处于第一操作模式A，进而用作有效接口。在直接位于连接表面15上的模拟连接60处的直接测量可用于计算测量对象65的电阻RMES。

附图标记列表

10系统

11输入电路装置

12输出电路装置

13连接

14检测电路

15连接表面

16评估电路

17第一比较系统

18第二比较系统

19时钟输出

20数据连接

21时钟

22检测逻辑

23信号缓冲存储器

24缓冲器输出

25操作模式输出

26输出连接

27信号变换器

28参考电位连接

29电阻元件

30开关

31数据输出

32电路块

33附加电路块

34电源电压连接

35关断开关

36缓冲器

37附加缓冲器

38切换电源连接

39输出有源电路

40输出连接

41附加连接表面

42时钟连接

43第一分压电阻器

44分压器

45数据输入

46第二分压电阻器

47输出开关

48输出反相器

49比较器

50参考电压分压器

51第一比较电阻器

52第二比较电阻器

53数据输出

54接口电路块

55用于生成中间电平的装置

60模拟连接

61第一反相器

62第二反相器

63附加数据连接

64第三反相器

65测量对象

66激活开关

67激活连接

80第一半导体主体

81第二半导体主体

82连接线

83支撑件

A第一操作模式

B第二操作模式

C单序列

CLK时钟信号

CLKA时钟连接信号

DIN数据信号

DINA数据输入信号

DOUT输出信号

DOUTA数据输出信号

DOUTN反相输出信号

SAN激活信号

SB操作模式信号

SE输入信号

SEN附加数据信号

SK1第一比较信号

SK2第二比较信号

SO电路输出信号

SOEN输出有源电路信号

SREF1第一阈值

SREF2第二阈值

ST脉冲信号

SWI连接信号

SZ中间电平

TOUT最大持续时间

t1第一时间

t2第二时间

t3第三时间

t4第四时间

t5第五的时间

t6第六时间

t7第七时间

t8第八时间

t10第十时间

t11第十一时间

t12第十二时间

t13第十三时间

VAN模拟电压

VDD电源电压

VSS参考电位

Claims (12)

1.一种输入电路装置，所述输入电路装置设计成在第一操作模式(A)或第二操作模式(B)下操作并且包括：

-连接(13)，用于供应连接信号(SWI)，以及

-检测电路(14)，所述检测电路(14)在输入侧上耦接至所述连接(13)并且设计成根据所述连接信号(SWI)的改变的陡度来使所述输入电路装置(11)进入来自包含所述第一操作模式和所述第二操作模式(A,B)的组的操作模式；

其中，在所述第一操作模式(A)中经由所述连接(13)将数据信息还有时钟信息二者供应至所述输入电路装置(11)，并且在所述第二操作模式(B)中所述输入电路装置(11)被设计成提供对应于所述连接信号(SWI)的输入信号(SE)，

所述输入电路装置还包括信号变换器(27)，所述信号变换器(27)布置在所述连接(13)和电源电压连接或参考电位连接(28，34)之间，并且设计成根据输出信号(DOUT)的逻辑值调制所述连接信号(SWI)。

2.根据权利要求1所述的输入电路装置，

其中，所述检测电路(14)设计成：

-如果所述连接信号(SWI)的改变的陡度小于预定值，则使所述输入电路装置(11)进入所述第一操作模式(A)；以及

-如果所述连接信号(SWI)的改变的陡度大于所述预定值，则使所述输入电路装置(11)进入所述第二操作模式(B)。

3.根据权利要求1或2所述的输入电路装置，

其中，所述检测电路(14)设计成根据所述连接信号(SWI)的下降沿的陡度来使所述输入电路装置(11)进入来自包含所述第一操作模式和所述第二操作模式(A,B)的组的操作模式。

4.根据权利要求1或2所述的输入电路装置，

所述检测电路(14)包括：

-时钟(21)，用于传送脉冲信号(ST)；以及

-检测逻辑(22)，所述检测逻辑(22)耦接至所述连接(13)和所述时钟(21)，并且所述检测逻辑(22)设计成在检测到所述第一操作模式(A)的情形下对所述脉冲信号(ST)的第一脉冲计数，并且在预定最大持续时间(TOUT)内保持所述第一操作模式(A)。

5.根据权利要求4所述的输入电路装置，

其中，所述检测逻辑(22)设计成如果所述连接信号(SWI)包括偏离一些预定信号序列的信号序列，则在所述预定最大持续时间(TOUT)内从所述第一操作模式(A)切换至所述第二操作模式(B)。

6.根据权利要求1或2所述的输入电路装置，包括：

第一比较系统和第二比较系统(17,18)，所述第一比较系统和第二比较系统(17,18)均在输入侧上连接至所述连接(13)并且在输出侧上连接至所述检测电路(14)，并且设计成将所述连接信号(SWI)或源自所述连接信号(SWI)的信号与第一预定阈值或第二预定阈值(SREF1，SREF2)相比较，并根据比较结果来向所述检测电路(14)提供第一比较信号或第二比较信号(SK1，SK2)。

7.根据权利要求6所述的输入电路装置，

其中，所述检测电路(14)设计成在第一操作模式(A)中根据所述第一比较信号(SK1)来传送时钟信号(CLK)，并且根据所述第二比较信号(SK2)来传送数据信号(DIN)。

8.根据权利要求1或2所述的输入电路装置，

其中，所述检测电路(14)包括用于提供操作模式信号(SB)的操作模式输出(25)，所述操作模式信号(SB)包括按所述第一操作模式(A)的第一值和按所述第二操作模式(B)的第二值，并且所述输入电路装置(11)包括在第一输入处耦接至所述连接(13)并且在第二输入处耦接至所述操作模式输出(25)的信号缓冲存储器(23)，并且所述信号缓冲存储器(23)包括缓冲器输出(24)。

9.根据权利要求8所述的输入电路装置，

其中，所述信号缓冲存储器(23)设计成，在第二操作模式(B)中将所述连接信号(SWI)的值或源自该连接信号的信号的值存储在所述信号缓冲存储器(23)中，接着至少在所述第一操作模式(A)下在所述缓冲器输出(24)处提供所述值。

10.一种输入电路装置，包括：

-连接(13)，用于供应连接信号(SWI)；以及

-评估电路(16)，所述评估电路(16)在输入侧上连接至所述连接(13)并且包括第一比较系统和第二比较系统(17,18)，所述第一比较系统和所述第二比较系统(17,18)均在输入侧上连接至所述连接(13)并且设计成将所述连接信号(SWI)或源自所述连接信号(SWI)的信号与第一预定阈值(SREF1)或第二预定阈值(SREF1，SREF2)相比较，并根据比较结果来提供第一比较信号或第二比较信号(SK1，SK2)；

其中，所述评估电路(16)设计成，根据所述第一比较信号(SK1)传送时钟信号(CLK)，并且根据所述第二比较信号(SK2)传送数据信号(DIN)，并且所述连接信号(SWI)包括时钟脉冲，其源自参考值(VSS)并且在所述数据信号(DIN)为第一逻辑值的情形下具有第一电平(VDD)而在所述数据信号(DIN)为第二逻辑值的情形下具有位于所述第一电平(VDD)与所述参考值(VSS)之间的中间电平(SZ)，

其中，所述连接信号(SWI)、所述数据信号(DIN)和所述时钟信号(CLK)近似满足以下等式：

swi＝KA·clk·(1+KB·din)，

并且swi是所述连接信号(SWI)的电压值，din是所述数据信号(DIN)的逻辑值，clk是所述时钟信号(CLK)的逻辑值，KA和KB为常量。

11.一种输出电路装置(12)，包括：

-输出连接(40)，用于提供连接信号(SWI)，

-时钟连接(42)，用于供应时钟连接信号(CLKA)，

-数据输入(45)，用于供应数据输入信号(DINA)，以及

-用于生成中间电平的装置(55)，所述用于生成中间电平的装置(55)设计成将所述数据输入信号(DINA)和所述时钟连接信号(CLKA)以下述方式转换成所述连接信号(SWI)：所述连接信号(SWI)包括时钟脉冲，其源自参考值(VSS)并且在所述数据输入信号(DINA)为第一逻辑值的情形下具有第一电平(VDD)而在所述数据输入信号(DINA)为第二逻辑值的情形下具有位于所述第一电平(VDD)和参考值(VSS)之间的中间电平(SZ)，其中，所述用于生成中间电平的装置(55)包括具有连接至所述输出连接(40)的分压器抽头和连接至所述时钟连接(42)的第一连接的分压器(44)，并且包括第二连接，所述第二连接在所述数据输入信号(DINA)为第一逻辑值的情形下连接至参考电位连接(28)而在所述数据输入信号(DINA)为第二逻辑值的情形下被切换为断开或连接至电源电压连接。

12.一种系统(10)，包括根据权利要求1-10之一所述的输入电路装置(11)和根据权利要求11所述的输出电路装置(12)，其中，所述输出电路装置(12)的输出连接(40)耦接至所述输入电路装置(11)的连接(13)。