WO2023013118A1 - 情報処理装置、及び、情報処理方法 - Google Patents

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WO2023013118A1
WO2023013118A1 PCT/JP2022/008259 JP2022008259W WO2023013118A1 WO 2023013118 A1 WO2023013118 A1 WO 2023013118A1 JP 2022008259 W JP2022008259 W JP 2022008259W WO 2023013118 A1 WO2023013118 A1 WO 2023013118A1
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WO
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signal
circuit
reset
voltage
input
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PCT/JP2022/008259
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English (en)
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Inventor
靖史 杉森
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/24—Resetting means
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04R—LOUDSPEAKERS, MICROPHONES, GRAMOPHONE PICK-UPS OR LIKE ACOUSTIC ELECTROMECHANICAL TRANSDUCERS; DEAF-AID SETS; PUBLIC ADDRESS SYSTEMS
    • H04R1/00—Details of transducers, loudspeakers or microphones
    • H04R1/10—Earpieces; Attachments therefor ; Earphones; Monophonic headphones

Definitions

  • the present technology relates to an information processing device and an information processing method, and more particularly to an information processing device and an information processing method that enable resetting with excellent robustness without providing a dedicated reset terminal.
  • Patent Documents 1 and 2 disclose devices that monitor the power supply voltage and switch processes according to the power supply voltage.
  • TWS Truste Wireless Stereo
  • the terminal for inputting the reset signal is also used as a terminal for other signals, it is desirable to improve robustness.
  • This technology was created in view of this situation, and enables resetting with excellent robustness without providing a dedicated reset terminal.
  • an input signal input from a common input terminal to which a reset signal instructing resetting of a built-in circuit and a signal of a type different from the reset signal are input is the reset signal.
  • the information processing apparatus includes a reset processing unit that resets the circuit.
  • the reset processing unit of an information processing device having a reset processing unit receives a reset signal that instructs resetting of a built-in circuit and a signal of a different type from the reset signal. from a first time point when it is detected that the input signal input from the input terminal of the reset signal is a voltage equal to or higher than the first voltage for determining that the reset signal is a second voltage lower than the first voltage
  • the information processing method resets the circuit during a period up to a second point in time when it is detected that:
  • an input input from a common input terminal to which a reset signal instructing resetting of a built-in circuit and a signal of a different type from the reset signal are input A signal is detected to be at a voltage equal to or greater than a first voltage at which it is determined to be the reset signal, from a first time point at which the reset signal is detected to be equal to or less than a second voltage lower than the first voltage. In the period up to time 2, a reset of the circuit is performed.
  • FIG. 1 is a block diagram showing a configuration of a part of an information processing device equipped with a reset circuit to which the present technology is applied;
  • FIG. FIG. 4 is a diagram illustrating conditions for identifying a communication signal, a charging signal, and a high-voltage reset signal input/output to/from a VIN terminal;
  • FIG. 2 illustrates the voltage ranges of communication signals, charging signals, and high voltage reset signals;
  • 2 is a block diagram illustrating the configuration of the reset circuit of FIG. 1 according to the first embodiment;
  • FIG. 5 is a diagram showing transitions of output signals of respective parts of the reset circuit of FIG. 4;
  • FIG. 2 is a block diagram illustrating the configuration of a reset circuit of FIG. 1 according to a second embodiment;
  • FIG. 7 is a diagram showing transitions of output signals of respective parts of the reset circuit of FIG. 6;
  • FIG. 3 is a block diagram illustrating the configuration of a reset circuit of FIG. 1 according to a third embodiment;
  • FIG. 9 is a diagram showing transitions of output signals of respective parts of the reset circuit of FIG. 8.
  • FIG. 1 is a block diagram showing a configuration of a part of an information processing device equipped with a reset circuit to which the present technology is applied.
  • the information processing device 11 in FIG. 1 represents, for example, either one of TWS (True Wireless Stereo) earphones for the right ear or the left ear.
  • the information processing device 11 is not limited to TWS earphones, but the information processing device 11 will be described on the assumption that it is a TWS earphone.
  • the information processing device 11 has a GND terminal and a VIN terminal, which are two external terminals exposed on the housing. These GND terminal and VIN terminal are connected to connection terminals provided in the housing case when the information processing device 11 is housed in a predetermined housing case.
  • a GND terminal is a terminal set to a ground potential.
  • the VIN terminal is a terminal for inputting/outputting a signal, and is a terminal set to the voltage of the signal (referred to as terminal signal VIN).
  • the information processing device 11 internally has a reset circuit 21, a charging circuit 22, a communication circuit 23, and the like. These reset circuit 21, charging circuit 22, and communication circuit 23 are electrically connected in parallel between the GND terminal and the VIN terminal, respectively. Two or more of the reset circuit 21, the charging circuit 22, and the communication circuit 23 may be mounted in the information processing device 11 as components of a PMIC (Power Management IC).
  • PMIC Power Management IC
  • the reset circuit 21 is a component to which the present technology is applied.
  • the internal reset signal for resetting each circuit built in the information processing device 11, that is, the state of each circuit supply an internal reset signal or the like to each circuit to transition to the initial state. Reset of the circuit can restore the normal state when an unexpected situation occurs in the circuit state due to cosmic rays or the like.
  • the high voltage reset signal may be generated by a user's predetermined operation on the operation unit in the housing case, or may be sent to the housing case by communication conforming to a predetermined communication standard such as USB (Universal Serial Bus). It may be caused by an operation or the like on a terminal such as a connected PC (personal computer).
  • the charging circuit 22 When the charging circuit 22 detects that a charging signal is supplied from the housing case through the GND terminal and the VIN terminal, the charging circuit 22 charges the built-in battery built in the information processing device 11 .
  • the communication circuit 23 communicates with the communication circuit of the storage case by transmitting and receiving communication signals through the GND terminal and the VIN terminal.
  • a high-voltage reset signal detected by the reset circuit 21, a charging signal detected by the charging circuit 22, and a communication signal detected (transmitted/received) by the communication circuit 23 are input/output terminals to/from the VIN terminal with respect to the GND terminal. It is determined (identified) by the voltage level of signal VIN.
  • FIG. 2 is a diagram illustrating conditions for identifying communication signals, charging signals, and high-voltage reset signals that are input to and output from the VIN terminal.
  • the vertical axis represents the voltage of the terminal signal VIN input/output to/from the VIN terminal.
  • Voltage VIN_min, voltage Vuarth, voltage VCHG_UVL, voltage VCHG_OVL, and voltage VIN_max shown on the vertical axis represent the following voltage levels.
  • the voltage VIN_min represents the minimum voltage of the terminal signal VIN that can be input to and output from the VIN terminal.
  • Voltage VIN_min is, for example, -0.3V.
  • a voltage of 0 V means that the voltage level is the same as that of the GND terminal.
  • the voltage Vuarth represents the reference value of the voltage of the terminal signal VIN identified as the high level signal of the communication signal.
  • a reference value of the voltage Vuarth is, for example, 1.8V.
  • the voltage VCHG_UVL represents the lower limit (reference value that defines the lower limit) of the voltage of the terminal signal VIN identified as the charging signal Vcharge.
  • the reference value of the voltage VCHG_UVL is set to 3.5V as default, for example, but can be changed.
  • the voltage VCHG_OVL is the upper limit of the voltage of the terminal signal VIN identified as the charge signal Vcharge (the reference value that defines the upper limit) and the lower limit of the voltage of the terminal signal VIN identified as the high voltage reset signal Vreset. (reference value that defines the lower limit).
  • the reference value of the voltage VCHG_OVL is set to 5.85V as default, for example, but can be changed.
  • the voltage VIN_max represents the maximum value of the voltage of the terminal signal VIN that can be input/output to/from the VIN terminal. Voltage VIN_max is, for example, 6.0V.
  • voltage VIN_min, voltage Vuarth, voltage VCHG_UVL, voltage VCHG_OVL, and voltage VIN_max are not limited to specific values.
  • the pin signal VIN becomes the charging signal Vcharge is detected by the charging circuit 22 as .
  • the charging circuit 22 uses the power of the charging signal Vcharge to charge the built-in battery built in the information processing device 11 .
  • the terminal signal VIN is no longer detected as the charging signal Vcharge, and the charging circuit 22 starts charging the internal battery. to stop.
  • the time during which the charging signal Vcharge is continuously input is not particularly determined because it depends on the state of charge (remaining capacity) of the built-in battery.
  • the terminal signal VIN When the voltage of the terminal signal VIN input to the VIN terminal is 1.62V or more and 1.92V or less, the terminal signal VIN is detected by the communication circuit 23 as the high level signal Vuarth of the communication signal. . When the voltage of the terminal signal VIN input to the VIN terminal is (-0.1) V or more and (+0.1) V or less, the terminal signal VIN is communicated as a low level signal Vuartl of the communication signal. It is detected by circuit 23 .
  • the communication circuit 23 receives predetermined commands, data, and the like from the storage case by means of communication signals composed of a low level signal Vuartl and a high level signal Vuarth.
  • the communication circuit 23 outputs from the VIN terminal a communication signal having the same voltage level as the terminal signal VIN input to the VIN terminal, thereby transmitting predetermined commands and data to the housing case.
  • the communication circuit 23 can receive data for updating the operation program of the information processing device 11 from the housing case by means of communication signals transmitted and received between the communication circuit 23 and the housing case through the VIN terminal.
  • the communication circuit 23 can transmit data such as the remaining amount of the built-in battery to the storage case.
  • the pin signal VIN When the voltage of the pin signal VIN input to the VIN pin is (voltage VCHG_OVL+0.01) or more and (voltage VIN_max-0.01) V or less, the pin signal VIN is used as the high voltage reset signal Vreset. It is detected by the reset circuit 21 .
  • the high voltage reset signal Vreset is input from the storage case such that the peak voltage continues for, for example, one second or longer.
  • the reset circuit 21 includes circuits in a circuit area (first domain) excluding a part of the circuit area (second domain) in the reset circuit 21 and circuits other than the reset circuit 21 incorporated in the information processing device 11 . Reset the circuit (circuit module).
  • Circuits other than the reset circuit 21 may be regarded as circuits included in the first domain.
  • To reset a circuit means to change the circuit state to the initial state and to change the data held by each circuit to the initial value.
  • the voltage of the terminal signal IN becomes a predetermined comparison voltage that is smaller (lower) than (voltage VCHG_OVL+0.01)V.
  • Ref for example, 2.5 V
  • the reset circuit 21 cancels (stops) the reset of the circuits of the first domain of the reset circuit 21 and the circuits other than the reset circuit 21 of the information processing device 11, and resets the circuits.
  • the circuit of the second domain of circuit 21 is reset.
  • the second domain includes, for example, a circuit (holding circuit) that holds data indicating that the high-voltage reset signal Vreset has been detected, and whether or not the voltage of the terminal signal VIN input from the VIN terminal is equal to or lower than the comparison voltage Ref. It contains a circuit that detects whether Note that the voltage VCHG_OVL for determining the high voltage reset signal Vreset is not limited to being larger (higher) than the voltage range of the charging signal Vcharge, and may be smaller (lower). The voltage VCHG_OVL is not limited to being larger (higher) than the voltage range of the communication signal.
  • the comparison voltage Ref is assumed to be 2.5 V, for example, which is lower than the voltage range of the charging signal Vcharge. is not limited to
  • FIG. 3 is a diagram showing the respective voltage ranges of the communication signal (low level Vuartl and high level signal Vuarth), charge signal Vcharge, and high voltage reset signal Vreset.
  • the low level signal Vuartl of the communication signal is a signal in the voltage range of -0.1V or more and 0.1V or less with 0.0V as the reference value.
  • the high level signal Vuarth of the communication signal is a signal in the voltage range of 1.62V or more and 1.92V or less with 1.8V as the reference.
  • the charging signal Vcharge is a signal with a voltage range of (voltage VCHG_UVL+0.1)V or more and (voltage VCHG_OVL-0.05)V or less.
  • the voltage VCHG_UVL is configurable, eg 3.5V by default.
  • the high-voltage reset signal Vreset is a signal with a voltage range of (voltage VCHG_OVL+0.01)V or more and (6.0-0.01)V or less.
  • the voltage VCHG_OVL is configurable, eg, 5.85V by default.
  • circuits other than the reset circuit 21 mounted in the information processing device 11 are not limited to the charging circuit 22 and the communication circuit 23, and may be circuits that perform any processing. .
  • FIG. 4 is a block diagram illustrating the configuration of the reset circuit 21 according to the first embodiment.
  • FIG. 5 is a diagram showing the transition of the output signal of each part of the reset circuit 21 of FIG. In describing the reset circuit 21, FIG. 5 will be referred to as appropriate.
  • the high-voltage reset signal Vreset is a signal in a voltage range of (voltage VCHG_OVL) V or more and 6.0V or less.
  • the upper limit voltage of the high-voltage reset signal Vreset is 6.0V, which is the upper limit voltage within the range that the information processing device 11 can guarantee. do not have.
  • the upper limit voltage of the high voltage reset signal Vreset may be a voltage higher than 6.0V if the upper limit voltage within the range that the information processing device 11 can guarantee is higher than 6.0V.
  • the reset circuit 21 has a comparison circuit 41 , an AND circuit 42 , a counter circuit 43 , a comparison circuit 44 , an AND circuit 45 , a D flip-flop circuit 46 , a NAND circuit 47 and an AND circuit 48 .
  • the comparison circuit 41 has first to third input terminals.
  • a terminal signal VIN input from the VIN terminal is input to the first input terminal.
  • a signal of a constant voltage VCHG_OVL (referred to as a voltage signal VCHG_OVL) is input to the second input terminal.
  • the voltage signal VCHG_OVL (5.85V) is generated by a power supply circuit (not shown) using power from the internal battery of the information processing device 11 .
  • the power supply circuit has a register (storage unit) that stores the set value (voltage value) of the voltage signal VCHG_OVL. Changing the set value stored in the register changes the value of the voltage signal VCHG_OVL.
  • the setting value of the voltage signal VCHG_OVL in the register can be changed by communication with the housing case through the communication circuit 23 and by commands or data from the housing case.
  • the housing case is connected to a terminal such as a PC (personal computer) via communication conforming to a predetermined communication standard such as USB. or the set value of the voltage signal VCHG_OVL may be included in the update data of the information processing device 11 transmitted from the terminal to the housing case.
  • the comparison circuit 41 compares the voltages of the terminal signal VIN input to the first input terminal and the voltage signal VCHG_OVL input to the second input terminal, and according to the comparison result, outputs a low level voltage signal ( L signal) or high level voltage signal (H signal).
  • the L signal is, for example, 0.0V
  • the H signal is, for example, 5.0V.
  • (A) of FIG. 5 illustrates the transition of the terminal signal VIN
  • (B) of FIG. 5 illustrates the transition of the output signal comp_hv_rst of the comparison circuit 41 . In (A) of FIG. 5, during a period in which the voltage of the terminal signal VIN is lower than the voltage signal VCHG_OVL, in (B) of FIG.
  • the comparison circuit 41 outputs an L signal as the output signal comp_hv_rst.
  • the comparison circuit 41 outputs an H signal as the output signal comp_hv_rst in FIG. 5(B).
  • An output signal RST output from the AND circuit 48 is input to the third input terminal of the comparison circuit 41 .
  • the AND circuit 48 outputs an output signal RST that transitions in the same manner as the output signal HV_RST in (E) of FIG. 5, as will be described later. That is, when resetting the first domain, which is a circuit area other than the second domain D2 of the reset circuit 21, the AND circuit 48 outputs an L signal as the output signal RST and does not reset the first domain. In this case, an H signal is output as the output signal RST (described later).
  • reset is not performed during the period when the H signal is input as the output signal RST from the AND circuit 48 to the third input terminal, and reset is performed during the period when the L signal is input.
  • the comparison circuit 41 When reset, the comparison circuit 41 outputs an L signal as the output signal comp_hv_rst. As described above, in FIGS. 5A and 5B, immediately after the voltage of the terminal signal VIN becomes equal to or higher than the voltage signal VCHG_OVL, the H signal is output from the AND circuit 48 as the output signal RST. The circuit 41 outputs an H signal as the output signal comp_hv_rst. After a predetermined time has passed since the H signal was output as the output signal comp_hv_rst, the AND circuit 48 switches to the state in which the L signal is output as the output signal RST.
  • the AND circuit 42 has a first input terminal and a second input terminal. An output signal comp_hv_rst from the comparison circuit 41 is input to the first input terminal. An output signal RST from the AND circuit 48 is input to the second input terminal.
  • the AND circuit 42 is a logical product of the output signal comp_hv_rst input to the first input terminal and the output signal RST input to the second input terminal (positive logic product where the H voltage is 1 and the L voltage is 0). According to this, the output signal from the output terminal is switched to L signal or H signal. That is, the AND circuit 42 outputs the H signal as the output signal only when the H signal is input to both the first input terminal and the second input terminal, and otherwise outputs the L signal as the output signal. to output For example, in FIG.
  • the AND circuit 42 is applied to both the first input terminal and the second input terminal. Since the H signal is input, the H signal is output.
  • the counter circuit 43 has a first input terminal and a second input terminal. An output signal comp_hv_rst from the comparison circuit 41 is input to the first input terminal. An output signal from the AND circuit 42 is input to the second input terminal via the NOT gate.
  • the counter circuit 43 measures 50 ms (milliseconds) from that point. However, the time to be measured is not limited to 50ms.
  • the counter circuit 43 outputs an H signal (single pulse) as the output signal cnt_50ms when 50ms have elapsed since the start of measurement.
  • the counter circuit 43 outputs an L signal as the output signal cnt_50ms during the period in which measurement is not performed and in the period before 50ms has elapsed since the measurement was started.
  • (C) of FIG. 5 illustrates the transition of the output signal cnt_50ms.
  • the counter circuit 43 measures 50 ms from that point. do.
  • the counter circuit 43 outputs an H signal (single pulse) after measuring 50 ms after starting the measurement.
  • the output signal comp_hv_rst from the comparison circuit 41 switches from the H signal to the L signal before the counter circuit 43 measures 50 ms.
  • the AND circuit 42 since the L signal is input to the first input terminal of the AND circuit 42, the AND circuit 42 outputs the L signal as the output signal.
  • the L signal is output from the AND circuit 42, the H signal is input to the second input terminal of the counter circuit 43 through the NOT gate (the L signal is input to the NOT gate).
  • the counter circuit 43 is a circuit reset by negative logic that is reset when an L signal is input to the NOT gate of the second input terminal. It is assumed that the circuit is reset with positive logic by inputting a signal in which the H signal and the L signal are reversed through the circuit.
  • the H signal is similarly passed through the NOT gate.
  • a reset signal a signal that enables resetting
  • the H signal is similarly passed through the NOT gate.
  • the counter circuit 43 is reset and ends the measurement. Therefore, if an H signal is input to the second input terminal before 50 ms has elapsed since the start of measurement, the counter circuit 43 will continue to output an H signal (single pulse) even after 50 ms have elapsed since the start of measurement.
  • the reset circuit 21 does not output When the H signal (single pulse) is not output from the counter circuit 43, resetting by the reset circuit 21 is not performed as will be described later. Therefore, when a signal with a voltage higher than the unintended voltage signal VCHG_OVL such as noise or surge pulse is input as the terminal signal VIN, and the voltage of the signal does not continue for 50 ms or longer, the counter circuit 43 measures 50 ms. Previously, the output signal comp_hv_rst from the comparison circuit 41 switches from the H signal to the L signal. Therefore, resetting due to noise or the like is not performed, so the reset circuit 21 is excellent in robustness. It should be noted that 50 ms, which is the time measured by the counter circuit 43, is an example and may be a time other than 50 ms.
  • the comparison circuit 44 compares the voltage of the terminal signal VIN input to the first input terminal and the voltage of the comparison signal Ref input to the second input terminal, and outputs an L signal or Output H signal.
  • (D-2) of FIG. 5 illustrates the transition of the output signal comp_vi2v5.
  • the comparison circuit 44 outputs an H signal as the output signal comp_vi2v5.
  • the voltage of the comparison signal Ref (2.5V) is generated by a power supply circuit (not shown) and may be changeable like the voltage signal VCHG_OVL.
  • a power signal PWR_EN is input to the third input terminal of the comparison circuit 44 .
  • the power signal PWR_EN is generated by a power supply circuit (not shown) using power from an internal battery.
  • the power signal PWR_EN is an H signal when power is supplied from the power supply circuit to the reset circuit 21, and is an L signal when power is not supplied.
  • the AND circuit 45 has a first input terminal and a second input terminal.
  • a power signal PWR_EN is input to the first input terminal.
  • An output signal comp_vi2v5 from the comparison circuit 44 is input to the second input terminal.
  • the AND circuit 45 is a logical product of the power supply signal PWR_EN input to the first input terminal and the output signal comp_vi2v5 input to the second input terminal (positive logic product with the H voltage being 1 and the L voltage being 0). According to this, the output signal from the output terminal is switched to L signal or H signal. That is, the AND circuit 45 outputs an H signal as an output signal only when H signals are input to both the first input terminal and the second input terminal, and otherwise outputs an L signal as an output signal. to output For example, in (D-2) of FIG.
  • the AND circuit 45 receives the L signal at the second input terminal. Output L signal.
  • the AND circuit 45 outputs the H signal because the H signal is input to both the first input terminal and the second input terminal.
  • the D flip-flop circuit 46 is a D flip-flop with enable and has first to third input terminals.
  • An H signal is input to the first input terminal (D terminal) as the voltage signal 1'b1.
  • the voltage signal 1′b1 is generated by a power supply circuit (not shown) using power from an internal battery of the information processing device 11 .
  • the output signal cnt_50ms output from the counter circuit 43 is input to the second input terminal (EN terminal).
  • the output signal from the AND circuit 45 is input to the third input terminal through the NOT gate.
  • the D flip-flop circuit 46 continues to output the H signal as the output signal hv_rst_msk_x even after the L signal is input to the second input terminal as the output signal cnt_50ms.
  • the comparison circuit 44 switches the output signal comp_vi2v5 output from the output terminal from the H signal to the L signal.
  • the AND circuit 45 outputs the L signal as the output signal.
  • the H signal is input to the third input terminal of the D flip-flop circuit 46 via the NOT gate.
  • the D flip-flop circuit 46 is reset when the H signal is input to the third input terminal, and switches the output signal hv_rst_msk_x from the H signal to the L signal. That is, the D flip-flop circuit 46 outputs an H signal as the output signal hv_rst_msk_x after a predetermined time (50 ms) has passed since the voltage of the terminal signal VIN became equal to or higher than the voltage signal VCHG_OVL. After that, the D flip-flop circuit 46 holds the output of the H signal as the output signal hv_rst_msk_x until the voltage of the terminal signal VIN becomes lower than the comparison signal Ref.
  • the D flip-flop circuit 46 During the period when the D flip-flop circuit 46 outputs the H signal, the output signal RST output from the AND circuit 48 outputs the L signal as will be described later, and the first domain other than the second domain D2 in the reset circuit 21 Domain circuits and the like are reset. During that period, the D flip-flop circuit 46 included in the second domain is not reset because it holds the output of the H signal as a circuit holding data indicating that the high voltage reset signal Vreset has been detected. After the voltage of the terminal signal VIN becomes lower than the comparison signal Ref and the reset of the circuit of the first domain is released (stopped), the D flip-flop circuit 46 operates as the circuit of the circuit area of the second domain D2. reset.
  • the NAND circuit 47 has a first input terminal and a second input terminal. An output signal hv_rst_msk_x from the D flip-flop circuit 46 is input to the first input terminal. An output signal comp_vi2v5 from the comparison circuit 44 is input to the second input terminal. The NAND circuit 47 performs a negative logical product of the output signal hv_rst_msk_x input to the first input terminal and the output signal comp_vi2v5 input to the second input terminal. product), outputs an L signal or an H signal as the output signal HV_RST.
  • the NAND circuit 47 outputs an L signal as the output signal HV_RST only when both the output signal hv_rst_msk_x and the output signal comp_vi2v5 are H signals.
  • the NAND circuit 47 outputs an H signal as the output signal HV_RST when at least one of the output signal hv_rst_msk_x and the output signal comp_vi2v5 is an L signal.
  • (E) of FIG. 5 illustrates the transition of the output signal HV_RST. In (E) of FIG. 5 , the NAND circuit 47 operates during the period when the output signal hv_rst_msk_x is the L signal (see (D-1) in FIG.
  • the output signal comp_vi2v5 is the L signal (see (D-1) in FIG. 5).
  • -2) Output an L signal as the output signal HV_RST only during the period), and output an H signal during other periods. That is, the NAND circuit 47 outputs an L signal as the output signal HV_RST immediately after 50 ms have passed since the voltage of the terminal signal VIN became equal to or higher than the voltage signal VCHG_OVL, and an H signal (single pulse) is output as the output signal cnt_50 ms.
  • the NAND circuit 47 outputs the H signal as the output signal HV_RST. do. Note that instead of the NAND circuit 47, a NOT circuit may be used that switches the output signal hv_rst_msk_x between the L signal and the H signal and outputs it as the output signal HV_RST.
  • the AND circuit 48 has a first input terminal and a second input terminal. An H signal is input to the first input terminal as the power signal PWR_EN. An output signal HV_RST from the NAND circuit 47 is input to the second input terminal.
  • the AND circuit 48 is a logical product of the power supply signal PWR_EN input to the first input terminal and the output signal HV_RST input to the second input terminal (positive logical product with the H voltage being 1 and the L voltage being 0). Accordingly, an L signal or an H signal is output as the output signal RST. That is, the AND circuit 48 outputs an H signal as the output signal RST when the H signal is input to the second input terminal as the output signal HV_RST.
  • the AND circuit 48 outputs an L signal as the output signal RST when the L signal is input to the second input terminal as the output signal HV_RST. Therefore, while the H signal is being input to the first input terminal of the AND circuit 48 as the power signal PWR_EN, the AND circuit 48 outputs the output signal RST that transitions like the output signal HV_RST of the NAND circuit 47 . Although the transition of the output signal RST is omitted in FIG. 5, the transition of the output signal HV_RST in (D-2) of FIG. 5 represents the transition of the output signal RST.
  • the output signal RST output from the AND circuit 48 is provided as an internal reset signal to each circuit of the first domain in the reset circuit 21 and to circuits other than the reset circuit 21 in the information processing device 11 . That is, the output signal RST output from the AND circuit 48 is input to the third input terminal of the comparator circuit 41, and the comparator circuit 41 is reset when the output signal RST becomes an L signal.
  • the output signal RST output from the AND circuit 48 is input to the second input terminal of the counter circuit 43 via the AND circuit 42, and the comparison circuit 41 is reset when the output signal RST becomes an L signal.
  • the power signal PWR_EN may be, for example, a reset signal input from a reset terminal of an IC chip such as a PMIC on which the reset circuit 21 is mounted.
  • the reset terminal of the IC chip receives an L signal as a reset signal when resetting the circuit in the IC chip, and an H signal as a reset signal otherwise.
  • the reset circuit 21 of FIG. 4 is incorporated on the signal line through which the reset signal input from the reset terminal of the IC chip is transmitted, and the reset signal is the power signal PWR_EN. According to this, the reset circuit 21 of FIG. 4 can be added without substantially changing the circuit configuration related to resetting in the existing IC chip, and the reset circuit 21 can be easily mounted on the existing IC chip.
  • the AND circuit 48 is output not only when an L signal is input as the output signal HV_RST from the NAND circuit 47, but also when the reset signal input from the reset terminal of the IC chip as the power signal PWR_EN is an L signal.
  • An L signal is output as the signal RST. Therefore, in addition to resetting based on the high voltage reset signal Vreset input to the VIN terminal of the reset circuit 21 (IC chip), resetting is performed based on the reset signal (L signal) input from the reset terminal of the IC chip. can also be done. For example, when a predetermined switch of the information processing device 11 is long pressed, a reset signal (L signal) is input to the reset terminal of the IC chip to reset the IC chip. It can also be adopted as it is in an IC chip. However, the reset terminal of the IC chip may always receive an H signal generated by a power supply circuit, and the power signal PWR_EN may be a constant voltage (H signal).
  • FIG. 5 represents the clock signal (clock signal RCOSC) output from the RCOSC circuit (not shown in FIG. 4) and supplied to the counter circuit 43 and the D flip-flop circuit 46 .
  • the RCOSC circuit is the first domain circuit.
  • the RCOSC circuit stops outputting the clock signal RCOSC while the output signal HV_RST from the NAND circuit 47 (that is, the output signal RST from the AND circuit 48) is L signal.
  • the RCOSC circuit outputs the clock signal RCOSC while the output signal HV_RST from the NAND circuit 47 is an H signal.
  • the AND circuit 48 outputs an H signal (single pulse) as the output signal cnt_50ms after 50ms have passed since the voltage of the terminal signal VIN became equal to or higher than the voltage signal VCHG_OVL, and immediately after that, the output signal RST is set to L.
  • the RCOSC circuit is reset to stop outputting the clock signal RCOSC.
  • the reset of the RCOSC circuit is released and the output of the clock signal RCOSC from the RCOSC circuit resumes. be done.
  • the D flip-flop circuit 46 Since the D flip-flop circuit 46 outputs an H signal as the output signal hv_rst_msk_x even while the output of the clock signal RCOSC is stopped, the AND circuit 48 continues until the reset of the first domain is properly completed. Then, an L signal is output as the output signal RST.
  • the voltage of the terminal signal VIN becomes equal to or lower than the comparison signal Ref, which is lower than the voltage signal VCHG_OVL, from the time when it is detected that the voltage of the terminal signal VIN is equal to or higher than the voltage signal VCHG_OVL.
  • Reset is performed in the period until the point in time. Therefore, even if the voltage of the high-voltage reset signal Vreset is unstable, the reset is difficult to be released, and robustness is excellent. Unnecessary voltage detection operations after reset release are also suppressed.
  • a reset is executed after a certain period of time has passed since it was detected that the voltage of the pin signal VIN is equal to or higher than the voltage signal VCHG_OVL. planned.
  • All the circuits can be reset by dividing the domain to be reset into two and changing the timing of resetting the circuits of each domain.
  • the comparison circuit 44 is not reset by the output signal RST (high voltage reset signal Vreset), but can be reset by switching the power signal PWR_EN from the H signal to the L signal.
  • the power signal PWR_EN may be switched to the L signal at a predetermined timing such as when the power of the information processing device 11 is turned off.
  • the comparison circuit 44 can eliminate the need for resetting by using a circuit that does not have a function of holding (storing) a logical value.
  • the comparison circuit 44 is an analog circuit that does not have the function of holding a logical value, the power supply signal PWR_EN input to the third input terminal as shown in FIG. function), and the L signal may be a disable signal for stopping the function of the comparison circuit 44.
  • FIG. 6 is a block diagram illustrating the configuration of the reset circuit 21 of FIG. 1 according to the second embodiment.
  • FIG. 7 is a diagram showing the transition of the output signal of each part of the reset circuit 21 of FIG. FIG. 7 will be referred to when explaining the reset circuit 21 of FIG. It is assumed that the high-voltage reset signal Vreset is a signal in a voltage range of (voltage signal VCHG_OVL) V or more and 6.0V or less.
  • the reset circuit 21 has a comparison circuit 61, an AND circuit 62, a counter circuit 63, a comparison circuit 64, a voltage generation circuit 65, an FSM circuit 66, and an AND circuit 67.
  • the voltage generation circuit 65 of FIG. 6 includes a register that stores the set value of the voltage signal VCHG_OVL, and generates the voltage signal VCHG_OVL to be input to the second input terminal of the comparison circuit 61.
  • the voltage generation circuit 65 has a first input terminal.
  • a power signal PWR_EN similar to that of the first embodiment shown in FIG. 4 is input to the first input terminal via a NOT gate.
  • the FSM circuit 66 is a circuit of the second domain D2 that acts as a circuit that holds data indicating that the high voltage reset signal Vreset has been detected, and has first to fourth input terminals.
  • the output signal comp_hv_rst (see (B) of FIG. 7) of the comparison circuit 61 is input to the first input terminal.
  • the output signal cnt_50ms of the counter circuit 63 (see (C) in FIG. 7) is input to the second input terminal.
  • An output signal comp_vi2v5 (not shown in FIG. 7, see (D-2) in FIG. 5) of the comparison circuit 64 is input to the third input terminal.
  • a power signal PWR_EN is input to the fourth input terminal.
  • the FSM circuit 66 changes the state based on the output signal comp_hv_rst, the output signal cnt_50ms, and the output signal comp_vi2v5 respectively input to the first to third input terminals, and outputs the output signal HV_RST according to the state. do.
  • (D-1) of FIG. 7 illustrates the state transition of the FSM circuit 66 .
  • the FSM circuit 66 receives the H signal (single pulse) as the output signal cnt_50ms from the second input terminal, and then the H signal is input to the third input terminal as the output signal comp_vi2v5. It transitions to the reset state in the period set.
  • the FSM circuit 66 is in a non-reset state (Other state) except in the reset state.
  • the reset state of the FSM circuit 66 corresponds to the state in which the D flip-flop circuit 46 in FIG. 4 outputs an H signal as the output signal hv_rst_msk_x (see (D-1) in FIG. 5).
  • the FSM circuit 66 outputs an L signal as the output signal HV_RST while the H signal is being input as the output signal comp_vi2v5 (see (E) in FIG. 7).
  • the AND circuit 67 outputs an H signal as the output signal RST when the H signal is input to the second input terminal as the output signal HV_RST.
  • the AND circuit 67 outputs an L signal as the output signal RST when the L signal is input to the second input terminal as the output signal HV_RST (see (E) in FIG. 7). That is, the AND circuit 67 outputs an L signal as the output signal RST immediately after 50 ms have passed since the voltage of the terminal signal VIN became equal to or higher than the voltage signal VCHG_OVL, and immediately after an H signal (single pulse) is output as the output signal cnt_50 ms. to output After that, when the terminal signal VIN becomes equal to or lower than the voltage signal VCHG_OVL and the output signal HV_RST switches from the L signal to the H signal, the AND circuit 67 outputs the H signal as the output signal RST.
  • the output signal RST output from the AND circuit 67 is used as an internal reset signal for each circuit of the first domain in the reset circuit 21 (circuits other than the second domain D2) and circuits other than the reset circuit 21 in the information processing device 11. Given. That is, the output signal RST output from the AND circuit 67 is input to the third input terminal of the comparison circuit 61, and the comparison circuit 61 is reset when the output signal RST becomes an L signal. The output signal RST output from the AND circuit 67 is input to the second input terminal of the counter circuit 63 via the AND circuit 62, and the counter circuit 63 is reset when the output signal RST becomes an L signal.
  • the reset is executed after a certain period of time has passed since it was detected that the voltage of the terminal signal VIN is equal to or higher than the voltage signal VCHG_OVL.
  • Unintended resetting due to a surge pulse or the like is prevented, and robustness is improved.
  • Since the voltage value of the voltage signal VCHG_OVL and the voltage value of the comparison signal Ref can be changed, it is possible to cope with the difference in charging voltage depending on the battery type.
  • the domain to be reset is divided into two, a circuit that holds the data indicating that the high voltage reset signal Vreset has been detected (a circuit that holds the output of the H signal) and the voltage of the pin signal VIN input from the VIN pin.
  • the circuit of the second domain D2 including the circuit for detecting whether or not it is equal to or lower than the comparison voltage Ref is not reset at the same time as the circuit of the first domain, the circuit of the first domain is properly reset. .
  • the circuit of the second domain D2 can be reset at a timing different from that of the circuit of the first domain by, for example, setting the power signal PWR_EN to an L signal instead of resetting it with the high voltage reset signal Vreset.
  • the reset circuit 21 of FIG. 6, which is the second embodiment can be configured as a digital circuit that handles voltage signals as digital values.
  • the comparison circuit 64 may be an analog circuit that does not require a reset and can operate as long as a power source can be secured.
  • FIG. 8 is a block diagram illustrating the configuration of the reset circuit 21 of FIG. 1 according to the third embodiment.
  • FIG. 9 is a diagram showing the transition of the output signal of each part of the reset circuit 21 of FIG. FIG. 9 will be referred to when explaining the reset circuit 21 of FIG. It is assumed that the high-voltage reset signal Vreset is a signal in a voltage range of (voltage signal VCHG_OVL) V or more and 6.0V or less.
  • the reset circuit 21 has a comparison circuit 81, a comparison circuit 82, a NAND circuit 83, an RS flip-flop circuit 84, a NOT circuit 85, and an AND circuit 86.
  • the comparison circuit 81, the comparison circuit 82, and the AND circuit 86 in the reset circuit 21 of FIG. 8 correspond to the comparison circuit 41, the comparison circuit 44, and the AND circuit 48 of FIG. 4, respectively, so detailed description thereof will be omitted.
  • the voltage of the voltage signal VCHG_OVL input to the second input terminal of the comparison circuit 81 is described as Fixed value as a fixed voltage.
  • the NAND circuit 83 has a first input terminal and a second input terminal.
  • a power signal PWR_EN similar to that of the first embodiment shown in FIG. 4 is input to the first input terminal.
  • the output signal comp_vi2v5 output from the comparison circuit 82 is input to the second input terminal.
  • the NAND circuit 83 performs a negative logical product of the power supply signal PWR_EN input to the first input terminal and the output signal comp_vi2v5 input to the second input terminal. product), outputs an L signal or an H signal. That is, the NAND circuit 83 outputs the L signal from the output terminal when the H signal is input to the second input terminal as the output signal comp_vi2v5.
  • the NAND circuit 83 outputs an H signal when an L signal is input to the second input terminal as the output signal comp_vi2v5.
  • the RS flip-flop circuit 84 has an S terminal and an R terminal. An output signal of the comparison circuit 81 is input to the S terminal. An output signal of the NAND circuit 83 is input to the R terminal. The RS flip-flop circuit 84 outputs an L signal as an output signal comp_hv_rst when an H signal is input to the S terminal and an H signal is input to the R terminal. The RS flip-flop circuit 84 outputs an H signal as an output signal comp_hv_rst when an H signal is input to the S terminal and an L signal is input to the R terminal.
  • the RS flip-flop circuit 84 When the L signal is input to the S terminal and the L signal is input to the R terminal, the RS flip-flop circuit 84 outputs the voltage that has been output so far as the output signal comp_hv_rst.
  • the RS flip-flop circuit 84 outputs an L signal as an output signal comp_hv_rst when an L signal is input to the S terminal and an H signal is input to the R terminal.
  • (B) of FIG. 9 represents the transition of the output signal comp_hv_rst of the RS flip-flop circuit 84 .
  • the RS flip-flop circuit 84 receives an L signal at the S terminal and an H signal at the R terminal.
  • a signal is input, so an L signal is output as the output signal comp_hv_rst.
  • the RS flip-flop circuit 84 receives an L signal at the S terminal, and Since the L signal is input to the R terminal, the L signal, which is the voltage up to that point, is output as the output signal comp_hv_rst.
  • the RS flip-flop circuit 84 receives an H signal at the S terminal and an L signal at the R terminal.
  • the RS flip-flop circuit 84 receives the L signal at the S terminal and Since the L signal is input to the terminal, the H signal, which is the voltage up to that point, is output as the output signal comp_hv_rst.
  • the RS flip-flop circuit 84 receives an L signal at the S terminal and an H signal at the R terminal. , outputs an L signal as the output signal comp_hv_rst.
  • the NOT circuit 85 replaces the L signal and the H signal with respect to the output signal from the RS flip-flop circuit 84 input from the input terminal and outputs it as an output signal HV_RST.
  • (E) of FIG. 9 illustrates the transition of the output signal HV_RST.
  • the NOT circuit 85 outputs an L signal as the output signal HV_RST when the output signal comp_hv_rst is an H signal.
  • the NOT circuit 85 outputs an H signal as the output signal HV_RST when the output signal comp_hv_rst is an L signal.
  • the AND circuit 86 directly outputs the power signal PWR_EN as the output signal RST when the H signal is input to the second input terminal as the output signal HV_RST.
  • the AND circuit 86 outputs an L signal as the output signal RST when the L signal is input to the second input terminal as the output signal HV_RST. That is, the AND circuit 86 outputs an L signal as the output signal RST from when the voltage of the terminal signal VIN becomes equal to or higher than the voltage signal VCHG_OVL.
  • the AND circuit 86 outputs the H signal as the output signal RST.
  • the output signal RST output from the AND circuit 86 is used as an internal reset signal for each circuit of the first domain in the reset circuit 21 (other than the RS flip-flop circuit 84 and the NOT circuit 85 which are circuits of the second domain) and information processing. It is applied to circuits other than the reset circuit 21 in the device 11 . That is, the output signal RST output from the AND circuit 86 is input to the third input terminal of the comparison circuit 81, and the comparison circuit 81 is reset when the output signal RST becomes an L signal.
  • the voltage of the terminal signal VIN becomes equal to or lower than the comparison signal Ref, which is lower than the voltage signal VCHG_OVL, from the time when it is detected that the voltage of the terminal signal VIN is equal to or higher than the voltage signal VCHG_OVL.
  • Reset is performed in the period until the point in time. Therefore, even if the voltage of the high-voltage reset signal Vreset is unstable, the reset is difficult to be released, and robustness is excellent. Unnecessary voltage detection operations after reset release are also suppressed.
  • the reset circuit 21 in FIG. 8 uses only an analog circuit that does not require a reset and can operate as long as a power source can be secured.
  • a circuit can be configured to detect whether the voltage of the terminal signal VIN applied is equal to or lower than the comparison voltage Ref. Therefore, it is not necessary to separate the circuit area of the reset circuit 21 into the first domain and the second domain.
  • the reset circuit 21 of FIG. 8 may be composed of a digital circuit, and the reset in that case can be performed by setting the power supply signal PWR_EN to an L signal.
  • the present technology can also take the following configurations.
  • a first voltage or higher for determining that an input signal input from a common input terminal to which a reset signal instructing resetting of a built-in circuit and a signal different from the reset signal is input is the reset signal reset for resetting the circuit during a period from a first point in time when the reset signal is detected to be the voltage of An information processing device having a processing unit.
  • the reset processing unit The information processing apparatus according to (1), wherein the circuit is reset at a third time when a predetermined time has elapsed after the first time.
  • the reset processing unit The circuit is divided into a circuit in a first area and a circuit in a second area, the circuit in the first area is reset during the period from the first point in time to the second point in time, and the circuit in the second area is reset.
  • the information processing apparatus according to (1) or (2), wherein the circuit in the second area is reset from the point in time.
  • the reset processing unit The circuit is divided into a circuit in a first area and a circuit in a second area, the circuit in the first area is reset during the period from the first time point to the second time point, and the reset signal is generated.
  • the information processing device according to any one of (1) to (2) above, wherein the circuit in the second region is reset according to another reset signal.
  • the circuit in the second region includes a holding circuit holding data indicating that the input signal is the reset signal;
  • the reset processing unit The information processing apparatus according to any one of (3) to (6), wherein resetting of the circuit in the first region is stopped at the second time point.
  • the reset processing unit The information processing device according to any one of (1) to (7), wherein the first voltage is changed.
  • the reset processing unit The information processing device according to any one of (1) to (8), wherein the second voltage is changed.
  • the information processing apparatus according to any one of (1) to (9), wherein the signal of a type different from the reset signal includes a charging signal for charging an internal battery.
  • the information processing apparatus according to any one of (1) to (12), wherein the signal of a type different from the reset signal includes a communication signal for communication.
  • the reset processing unit of an information processing device having a reset processing unit A first voltage or higher for determining that an input signal input from a common input terminal to which a reset signal instructing resetting of a built-in circuit and a signal different from the reset signal is input is the reset signal from a first point in time when it is detected that the voltage of the reset signal is equal to or lower than the first voltage and a second point in time when it is detected that the reset signal is equal to or lower than a second voltage that is lower than the first voltage, the resetting of the circuit is performed. Processing method.
  • 11 information processing device 21 reset circuit, 22 charging circuit, 23 communication circuit, 41, 44 comparison circuit, 42, 45, 48 AND circuit, 43 counter circuit, 46 D flip-flop circuit

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Abstract

本技術は、リセット専用の端子を設けることなく、ロバスト性に優れたリセットを行えるようにすることができるようにする情報処理装置、及び、情報処理方法に関する。 内蔵された回路のリセットを指示するリセット信号と、前記リセット信号と異なる種類の信号とが入力される共通の入力端子から入力された入力信号が、前記リセット信号であると判定する第１電圧以上の電圧であることを検出した第１時点から、前記リセット信号が前記第１電圧よりも小さい第２電圧以下であることを検出した第２時点までの期間において、前記回路のリセットが実行される。本技術はTWSイヤフォン等に適用され得る。

Description

情報処理装置、及び、情報処理方法
　本技術は、情報処理装置、及び、情報処理方法に関し、特に、リセット専用の端子を設けることなく、ロバスト性に優れたリセットを行えるようにした情報処理装置、及び、情報処理方法に関する。
　特許文献１、２には、電源電圧を監視し、電源電圧に応じて処理を切り替える装置が開示されている。
特開２００７－０３４５０８号公報 特開２０１６－２０６９０６号公報
　TWS（True Wireless Stereo）イヤフォン等の装置において、筐体小型化のために外部からのリセット信号を入力する専用の端子を設けることが難しい場合がある。リセット信号を入力する端子を他の信号の端子と兼用する場合には、ロバスト性の向上を図ることが望まれる。
　本技術はこのような状況に鑑みてなされたものであり、リセット専用の端子を設けることなく、ロバスト性に優れたリセットを行えるようにする。
　本技術の情報処理装置は、内蔵された回路のリセットを指示するリセット信号と、前記リセット信号と異なる種類の信号とが入力される共通の入力端子から入力された入力信号が、前記リセット信号であると判定する第１電圧以上の電圧であることを検出した第１時点から、前記リセット信号が前記第１電圧よりも小さい第２電圧以下であることを検出した第２時点までの期間において、前記回路のリセットを実行するリセット処理部を有する情報処理装置である。
　本技術の情報処理方法は、リセット処理部を有する情報処理装置の前記リセット処理部は、内蔵された回路のリセットを指示するリセット信号と、前記リセット信号と異なる種類の信号とが入力される共通の入力端子から入力された入力信号が、前記リセット信号であると判定する第１電圧以上の電圧であることを検出した第１時点から、前記リセット信号が前記第１電圧よりも小さい第２電圧以下であることを検出した第２時点までの期間において、前記回路のリセットを実行する情報処理方法である。
　本技術の情報処理装置、及び、情報処理方法においては、内蔵された回路のリセットを指示するリセット信号と、前記リセット信号と異なる種類の信号とが入力される共通の入力端子から入力された入力信号が、前記リセット信号であると判定する第１電圧以上の電圧であることを検出した第１時点から、前記リセット信号が前記第１電圧よりも小さい第２電圧以下であることを検出した第２時点までの期間において、前記回路のリセットが実行される。
本技術が適用されたリセット回路を搭載した情報処理装置の一部の構成を示したブロック図である。 VIN端子に入出力される通信信号、充電信号、及び、高電圧リセット信号を識別するための条件を例示した図である。 通信信号、充電信号、及び、高電圧リセット信号のそれぞれの電圧範囲を例示した図である。 図１のリセット回路の第１の実施の形態の構成を例示したブロック図である。 図４のリセット回路の各部の出力信号の遷移を表した図である。 図１のリセット回路の第２の実施の形態の構成を例示したブロック図である。 図６のリセット回路の各部の出力信号の遷移を表した図である。 図１のリセット回路の第３の実施の形態の構成を例示したブロック図である。 図８のリセット回路の各部の出力信号の遷移を表した図である。
　以下、図面を参照しながら本技術の実施の形態について説明する。
＜電子制御装置の実施の形態＞
　図１は、本技術が適用されたリセット回路を搭載した情報処理装置の一部の構成を示したブロック図である。
　図１の情報処理装置１１は、例えば、TWS（True Wireless Stereo）イヤフォンの右耳用又は左耳用のいずれか一方を表す。情報処理装置１１は、TWSイヤフォンに限らないが、TWSイヤフォンである場合を想定して情報処理装置１１について説明する。情報処理装置１１は、筐体に露出した２つの外部端子であるGND端子及びVIN端子を有する。これらのGND端子及びVIN端子は、情報処理装置１１が所定の収納ケースに収容された場合に、それぞれ収納ケースに設けられた接続端子に接続される。GND端子は、グランド電位に設定される端子である。VIN端子は、信号が入出力される端子であり、その信号（端子信号VINという）の電圧に設定される端子である。
　情報処理装置１１は、内部に、リセット回路２１、充電回路２２、及び、通信回路２３等を有する。これらのリセット回路２１、充電回路２２、及び、通信回路２３は、それぞれGND端子とVIN端子との間に電気的に並列に接続される。なお、リセット回路２１、充電回路２２、及び、通信回路２３のうちの２以上は、PMIC（Power Management IC）の構成要素として情報処理装置１１に搭載される場合であってもよい。
　リセット回路２１は、本技術が適用される構成部である。リセット回路２１は、収容ケースからGND端子及びVIN端子を通じて高電圧リセット信号が与えられたことを検出すると、情報処理装置１１に内蔵された各回路をリセットさせる内部リセット信号、即ち、各回路の状態を初期状態に遷移させる内部リセット信号等を各回路に供給する。回路のリセットは、宇宙線等により回路状態に不測の事態が発生した場合に、正常状態に復帰させることができる。なお、高電圧リセット信号は、収容ケースにおける操作部に対するユーザの所定の操作により発生する場合であってもよいし、USB（Universal Serial Bus）等の所定の通信規格に準拠した通信により収容ケースに接続されたPC（パーソナルコンピュータ）等の端末での操作等に起因して発生する場合であってもよい。
　充電回路２２は、収容ケースからGND端子及びVIN端子を通じて充電信号が与えられたことを検出すると、情報処理装置１１に内蔵された内蔵バッテリの充電を行う。
　通信回路２３は、収容ケースの通信回路との間でGND端子及びVIN端子を通じて通信信号を送受信して通信を行う。
　リセット回路２１が検出する高電圧リセット信号、充電回路２２が検出する充電信号、及び、通信回路２３が検出（送受信）する通信信号は、それぞれ、GND端子に対してVIN端子に入出力される端子信号VINの電圧レベルによって判定（識別）される。
　図２は、VIN端子に入出力される通信信号、充電信号、及び、高電圧リセット信号を識別するための条件を例示した図である。図２において、縦軸は、VIN端子に入出力される端子信号VINの電圧を表す。縦軸に示された電圧VIN_min、電圧Vuarth、電圧VCHG_UVL、電圧VCHG_OVL、及び、電圧VIN_maxは、次の電圧レベルを表す。
　電圧VIN_minは、VIN端子に入出力可能な端子信号VINの電圧の最小値を表す。電圧VIN_minは、例えば-0.3Vである。なお、電圧0Vは、GND端子と同電位の電圧レベルであることを表す。電圧Vuarthは、通信信号のhighレベル信号として識別される端子信号VINの電圧の基準値を表す。電圧Vuarthの基準値は、例えば、1.8Vである。
　電圧VCHG_UVLは、充電信号Vchargeとして識別される端子信号VINの電圧の下限値（下限値を規定する基準値）を表す。電圧VCHG_UVLの基準値は、例えば、デフォルトとして3.5Vに設定されるが、変更可能である。電圧VCHG_OVLは、充電信号Vchargeとして識別される端子信号VINの電圧の上限値（上限値を規定する基準値）であり、かつ、高電圧リセット信号Vresetとして識別される端子信号VINの電圧の下限値（下限値を規定する基準値）である。電圧VCHG_OVLの基準値は、例えば、デフォルトとして5.85Vに設定されるが、変更可能である。電圧VIN_maxは、VIN端子に対して入出力可能な端子信号VINの電圧の最大値を表す。電圧VIN_maxは、例えば、6.0Vである。
　なお、電圧VIN_min、電圧Vuarth、電圧VCHG_UVL、電圧VCHG_OVL、及び、電圧VIN_maxは、特定の値に限定されない。
　VIN端子に入力される端子信号VINの電圧が、（電圧VCHG_UVL+0.1）V以上で、かつ、（電圧VCHG_OVL-0．05）V以下である場合には、その端子信号VINは、充電信号Vchargeとして充電回路２２により検出される。この場合、充電回路２２は、充電信号Vchargeの電力を使用して情報処理装置１１に内蔵された内蔵バッテリを充電する。VIN端子に入力される端子信号VINの電圧が、（電圧VCHG_UVL+0．1）V未満に低下すると、その端子信号VINは、充電信号Vchargeとして検出されなくなり、充電回路２２は、内蔵バッテリの充電を停止する。なお、充電信号Vchargeが継続して入力される時間は、内蔵バッテリの充電状態（残容量）等に依存するので特に決まっていない。
　VIN端子に入力される端子信号VINの電圧が、1.62V以上で、かつ、1.92V以下である場合には、その端子信号VINは、通信信号のhighレベル信号Vuarthとして通信回路２３により検出される。VIN端子に入力される端子信号VINの電圧が、（-0.1）V以上で、かつ、（+0.1）V以下である場合には、その端子信号VINは、通信信号のlowレベル信号Vuartlとして通信回路２３により検出される。通信回路２３は、lowレベル信号Vuartlとhighレベル信号Vuarthとからなる通信信号により、収容ケースからの所定のコマンドやデータ等を受信する。通信回路２３は、VIN端子に入力される端子信号VINと同様の電圧レベルの通信信号をVIN端子から出力することにより、収容ケースに対して所定のコマンドやデータを送信する。通信回路２３と収容ケースとの間でVIN端子を通じて送受信される通信信号により、通信回路２３は、情報処理装置１１の動作プログラムをアップデートするためのデータ等を収容ケースから受信することができる。通信回路２３は、内蔵バッテリの残量等のデータを収容ケースに送信することができる。
　VIN端子に入力される端子信号VINの電圧が、（電圧VCHG_OVL+0.01）以上で、かつ、（電圧VIN_max-0.01）V以下である場合には、その端子信号VINは、高電圧リセット信号Vresetとしてリセット回路２１により検出される。なお、高電圧リセット信号Vresetは、ピーク電圧が例えば１秒以上継続するように収容ケースから入力される。この場合、リセット回路２１は、リセット回路２１内の一部の回路領域（第２ドメイン）を除く、回路領域（第１ドメイン）の回路と、情報処理装置１１に内蔵されたリセット回路２１以外の回路（回路モジュール）をリセットする。リセット回路２１以外の回路（リセットされる回路）は第１ドメインに含まれる回路とみなしてよい。回路をリセットするとは、回路状態を初期状態に遷移させ、各回路が保持しているデータを初期値に遷移させることをいう。VIN端子に入力される端子信号VINが、高電圧リセット信号Vresetとしてリセット回路２１により検出された後、端子信号INの電圧が、（電圧VCHG_OVL+0.01）Vよりも小さい（低い）所定の比較電圧Ref（例えば、2.5V）以下に低下すると、リセット回路２１は、リセット回路２１の第１ドメインの回路、及び、情報処理装置１１のリセット回路２１以外の回路のリセットを解除（停止）し、リセット回路２１の第２ドメインの回路のリセットを行う。第２ドメインは、例えば、高電圧リセット信号Vresetが検出されたことを示すデータを保持する回路（保持回路）と、VIN端子から入力される端子信号VINの電圧が比較電圧Ref以下であるか否かを検出する回路を含む。なお、高電圧リセット信号Vresetであることを判定する電圧VCHG_OVLは、充電信号Vchargeの電圧範囲よりも大きい場合（高い場合）に限らず、小さい場合（低い場合）であってもよい。電圧VCHG_OVLは、通信信号の電圧範囲よりも大きい場合（高い場合）にも限らない。比較電圧Refは、本実施の形態では例えば2.5Vとして充電信号Vchargeの電圧範囲よりも小さい場合（低い場合）を想定するが、変更可能であってよく、充電信号Vchargeの電圧範囲よりも小さい場合に限らない。
　図３は、通信信号（lowレベルVuartlとhighレベル信号Vuarth）、充電信号Vcharge、及び、高電圧リセット信号Vresetのそれぞれの電圧範囲を表した図である。
　通信信号のlowレベル信号Vuartlは、0.0Vを基準値として-0.1V以上で、かつ、0.1V以下の電圧範囲の信号とする。通信信号のhighレベル信号Vuarthは、1.8Vを基準として1.62V以上で、かつ、1.92V以下の電圧範囲の信号とする。
　充電信号Vchargeは、（電圧VCHG_UVL+0.1）V以上で、かつ、（電圧VCHG_OVL-0．05）V以下の電圧範囲の信号とする。電圧VCHG_UVLは、変更可能であり、例えば、デフォルトでは3.5Vである。
　高電圧リセット信号Vresetは、（電圧VCHG_OVL+0.01）V以上で、かつ、（6.0-0.01）V以下の電圧範囲の信号とする。電圧VCHG_OVLは、変更可能であり、例えば、デフォルトでは、5.85Vである。
　なお、本技術は、リセット回路２１に関しており、情報処理装置１１が搭載するリセット回路２１以外の回路は、充電回路２２や通信回路２３に限らず、どのような処理を行う回路であってもよい。
＜リセット回路２１の第１の実施の形態＞
　図４は、リセット回路２１の第１の実施の形態の構成を例示したブロック図である。図５は、図４のリセット回路２１の各部の出力信号の遷移を表した図である。リセット回路２１の説明において図５を適宜参照する。なお、高電圧リセット信号Vresetは、（電圧VCHG_OVL）V以上で、かつ、6.0V以下の電圧範囲の信号であるとする。本実施の形態では、高電圧リセット信号Vresetの上限電圧は、情報処理装置１１が保証できる範囲の上限電圧である6.0Vとするが、6.0V未満の電圧であってもよく、6.0Vに限らない。高電圧リセット信号Vresetの上限電圧は、情報処理装置１１が保証できる範囲の上限電圧が6.0Vよりも高ければ6.0Vより高い電圧であってもよい。下記で説明するリセット回路２１の第２及び第３の実施の形態においても同様である。
　リセット回路２１は、比較回路４１、AND回路４２、カウンタ回路４３、比較回路４４、AND回路４５、Dフリップフロップ回路４６、NAND回路４７、及び、AND回路４８を有する。
　比較回路４１は、第１入力端子乃至第３入力端子を有する。第１入力端子には、VIN端子から入力された端子信号VINが入力される。第２入力端子には、一定の電圧VCHG_OVLの信号（電圧信号VCHG_OVLという）が入力される。電圧信号VCHG_OVL（5.85V）は、情報処理装置１１の内蔵バッテリからの電力を用いて不図示の電源回路により生成される。電源回路は、電圧信号VCHG_OVLの設定値（電圧値）を記憶するレジスタ（記憶部）を有している。そのレジスタが記憶する設定値を変更することで電圧信号VCHG_OVLの値が変更される。レジスタにおける電圧信号VCHG_OVLの設定値の変更は、通信回路２３による収容ケースとの通信により、収容ケースからのコマンド又はデータにより行うことができる。収容ケースは、例えばPC（パーソナルコンピュータ）等の端末とUSB等の所定の通信規格に準拠した通信により接続されるので、端末から収容ケースにユーザ等が望む電圧信号VCHG_OVLの設定値を指定する場合であってもよいし、端末から収容ケースに送信する情報処理装置１１のアップデートのデータに電圧信号VCHG_OVLの設定値が含まれる場合であってもよい。
　比較回路４１は、第１入力端子に入力された端子信号VINと第２入力端子に入力された電圧信号VCHG_OVLとの電圧を比較し、その比較結果に応じて出力端子からlowレベルの電圧信号（L信号という）又はhighレベルの電圧信号（H信号という）を出力する。L信号は、例えば0.0Vであり、H信号は、例えば５.0Vである。図５の（Ａ）は、端子信号VINの遷移を例示しており、図５の（Ｂ）は、比較回路４１の出力信号comp_hv_rstの遷移を例示している。図５の（Ａ）において、端子信号VINの電圧が電圧信号VCHG_OVLよりも小さい期間では、図５の（Ｂ）において、比較回路４１は、出力信号comp_hv_rstとしてL信号を出力する。図５（Ａ）において、端子信号VINの電圧が電圧信号VCHG_OVL以上である期間では、図５の（Ｂ）において、比較回路４１は、出力信号comp_hv_rstとしてH信号を出力する。
　比較回路４１の第３入力端子には、AND回路４８が出力する出力信号RSTが入力される。AND回路４８は、後述のように、図５の（Ｅ）の出力信号HV_RSTと同じように遷移する出力信号RSTを出力する。即ち、AND回路４８は、リセット回路２１の第２ドメインＤ２以外の回路領域である第１ドメインのリセットを行う場合には、出力信号RSTとしてL信号を出力し、第１ドメインのリセットを行わない場合には、出力信号RSTとしてH信号を出力する（後述）。比較回路４１において、第３入力端子にAND回路４８からの出力信号RSTとして、H信号が入力されている期間では、リセットが行われず、L信号が入力されている期間では、リセットが行われる。比較回路４１は、リセットが行われると、出力信号comp_hv_rstとしてL信号を出力する。上述のように図５の（Ａ）、（Ｂ）において、端子信号VINの電圧が電圧信号VCHG_OVL以上となった直後では、出力信号RSTとしてH信号がAND回路４８から出力されているので、比較回路４１は、出力信号comp_hv_rstとしてH信号を出力する。出力信号comp_hv_rstとしてH信号を出力してから所定時間が経過すると、出力信号RSTとしてL信号がAND回路４８から出力される状態に切り替わるので、比較回路４１は、出力信号comp_hv_rstをH信号からL信号に切り替える。具体的には、比較回路４１の第３入力端子に入力されるAND回路４８からの出力信号RSTがH信号からL信号に切り替わると（図５の（Ｅ）参照）、比較回路４１では、リセットの処理が開始され、所定時間経過後にリセットの処理が完了すると、比較回路４１からの出力信号comp_hv_rstがH信号からL信号に切り替えられる。
　AND回路４２は、第１入力端子及び第２入力端子を有する。第１入力端子には、比較回路４１からの出力信号comp_hv_rstが入力される。第２入力端子には、AND回路４８からの出力信号RSTが入力される。AND回路４２は、第１入力端子に入力された出力信号comp_hv_rstと第２入力端子に入力された出力信号RSTとの論理積（H電圧を1、L電圧を0とする正論理の論理積）に従って、出力端子からの出力信号をL信号又はH信号に切り替える。即ち、AND回路４２は、第１入力端子と第２入力端子との両方にH信号が入力されている場合にのみ出力信号としてH信号を出力し、それ以外の場合には出力信号としてL信号を出力する。例えば、図５の（Ｂ）において、比較回路４１が出力する出力信号comp_hv_rstがL信号からH信号に切り替えられた直後では、AND回路４２は、第１入力端子と第２入力端子との両方にH信号が入力されるので、H信号を出力する。
　カウンタ回路４３は、第１入力端子及び第２入力端子を有する。第１入力端子には、比較回路４１からの出力信号comp_hv_rstが入力される。第２入力端子には、AND回路４２からの出力信号がNOTゲートを介して入力される。カウンタ回路４３は、第１入力端子に出力信号comp_hv_rstとしてH信号が入力されると、その時点から50ms（ミリ秒）を計測する。ただし、計測する時間は50msに限らない。カウンタ回路４３は、計測を開始してから50msが経過すると、出力信号cnt_50msとしてH信号（単パルス）を出力する。カウンタ回路４３は、計測を行っていない期間、及び、計測を開始してから50msが経過する以前の期間では、出力信号cnt_50msとしてL信号を出力する。図５の（Ｃ）は、出力信号cnt_50msの遷移を例示している。図５の（Ｃ）において、カウンタ回路４３は、第１入力端子に比較回路４１からの出力信号comp_hv_rstとしてH信号が入力されると（図５の（Ｂ）参照）、その時点から50msを計測する。カウンタ回路４３は、計測を開始してから50msを計測すると、H信号（単パルス）を出力する。
　ここで、カウンタ回路４３が50msを計測する前に、比較回路４１からの出力信号comp_hv_rstがH信号からL信号に切り替わった場合を想定する。この場合には、AND回路４２の第１入力端子には、L信号が入力されるので、AND回路４２は、出力信号としてL信号を出力する。AND回路４２からL信号が出力されると、カウンタ回路４３の第２入力端子にはNOTゲートを介してH信号が入力される（NOTゲートにL信号が入力される）。なお、カウンタ回路４３は、第２入力端子のNOTゲートにL信号が入力されることでリセットされる負論理でリセットされる回路であることを示すが、第２入力端子には、NOTゲートを通過してH信号とL信号とが逆転した信号が入力されることとし、正論理でリセットされる回路であるとする。後述のDフリップフロップ回路４６及びその他の回路についてもリセット信号（リセットを有効にする信号）を入力する入力端子にNOTゲートが示されている場合には、同様にNOTゲートを介した後のH信号により正論理でリセットされる回路であるとして説明する。カウンタ回路４３は、L信号が入力されたNOTゲートを介して第２入力端子にH信号が入力されると、リセットされ、計測を終了する。そのため、カウンタ回路４３は、計測を開始してから50msが経過する前に第２入力端子にH信号が入力されると、計測を開始してから50msが経過してもH信号（単パルス）を出力しない。カウンタ回路４３からH信号（単パルス）が出力されない場合には後述のようにリセット回路２１によるリセットは実施されない。したがって、端子信号VINとして、ノイズやサージパルスのような意図しない電圧信号VCHG_OVL以上の電圧の信号が入力された場合に、その信号の電圧が50ms以上継続しないときには、カウンタ回路４３が50msを計測する前に、比較回路４１からの出力信号comp_hv_rstがH信号からL信号に切り替わる。そのため、ノイズ等によるリセットが実施されないので、リセット回路２１はロバスト性に優れる。なお、カウンタ回路４３が計測する時間である50msは、一例であって50ms以外の時間であってもよい。
　比較回路４４は、第１入力端子に入力された端子信号VINの電圧と第２入力端子に入力された比較信号Refの電圧とを比較し、その比較結果に応じて出力信号comp_vi2v5としてL信号又はH信号を出力する。図５の（Ｄ-２）は、出力信号comp_vi2v5の遷移を例示している。端子信号VINの電圧が比較信号Ref（2.5V）よりも小さい期間では（図５の（Ａ）参照）、図５の（Ｄ-２）において、比較回路４４は、出力信号comp_vi2v5としてL信号を出力する。端子信号VINの電圧が比較信号Ref（2.5V）以上である期間では、比較回路４４は、出力信号comp_vi2v5としてH信号を出力する。尚、比較信号Ref（2.5V）の電圧は、不図示の電源回路により生成され、電圧信号VCHG_OVLと同様に変更可能であってよい。
　比較回路４４の第３入力端子には、電源信号PWR_ENが入力される。電源信号PWR_ENは、内蔵バッテリからの電力を用いて不図示の電源回路により生成される。電源信号PWR_ENは、電源回路からリセット回路２１に電源が供給されている場合に、H信号であり、電源が供給されていない場合に、L信号である。
　AND回路４５は、第１入力端子及び第２入力端子を有する。第１入力端子には、電源信号PWR_ENが入力される。第２入力端子には、比較回路４４からの出力信号comp_vi2v5が入力される。AND回路４５は、第１入力端子に入力された電源信号PWR_ENと第２入力端子に入力された出力信号comp_vi2v5との論理積（H電圧を1、L電圧を0とする正論理の論理積）に従って、出力端子からの出力信号をL信号又はH信号に切り替える。即ち、AND回路４５は、第１入力端子と第２入力端子との両方にH信号が入力されている場合にのみ出力信号としてH信号を出力し、それ以外の場合には出力信号としてL信号を出力する。例えば、図５の（Ｄ－２）において、比較回路４４が出力する出力信号comp_vi2v5がL信号である期間では、AND回路４５は、第２入力端子にL信号が入力されるので、出力信号としてL信号を出力する。出力信号comp_vi2v5がL信号からH信号に切り替えられた場合には、AND回路４５は、第１入力端子と第２入力端子との両方にH信号が入力されるので、H信号を出力する。
　Dフリップフロップ回路４６は、イネーブル付きDフリップフロップであり、第１入力端子乃至第３入力端子を有する。第１入力端子（D端子）には、電圧信号1'b1としてH信号が入力される。電圧信号1'b1は、情報処理装置１１の内蔵バッテリからの電力を用いて不図示の電源回路により生成される。第２入力端子（EN端子）には、カウンタ回路４３から出力された出力信号cnt_50msが入力される。第３入力端子には、AND回路４５からの出力信号がNOTゲートを介して入力される。
　Dフリップフロップ回路４６は、第２入力端子に出力信号cnt_50msとしてH信号が入力されると、そのときに第１入力端子に電圧信号1'b1として入力されているH信号をラッチして出力信号hv_rst_msk_xとしてH信号を出力する。図５の（Ｄ-１）は、出力信号hv_rst_msk_xの遷移を例示している。図５の（Ｄ-１）において、Dフリップフロップ回路４６は、第２入力端子に出力信号cnt_50msとしてH信号（単パルス）が入力されると（図５の（Ｃ）参照）、出力信号hv_rst_msk_xとしてH信号を出力する。Dフリップフロップ回路４６は、その後、第２入力端子に出力信号cnt_50msとしてL信号が入力された後においても出力信号hv_rst_msk_xとしてH信号を継続して出力する。
　ここで、端子信号VINの電圧が比較信号Ref以上の電圧から比較信号Refよりも小さい電圧に変化した場合を想定する。この場合に、比較回路４４は、出力端子から出力する出力信号comp_vi2v5をH信号からL信号に切り替える。比較回路４４の出力端子からの出力信号comp_vi2v5としてL信号が出力されると、AND回路４５は、出力信号としてL信号を出力する。AND回路４５からL信号が出力されると、Dフリップフロップ回路４６の第３入力端子にはNOTゲートを介してH信号が入力される。Dフリップフロップ回路４６は、第３入力端子にH信号が入力されると、リセットされ、出力信号hv_rst_msk_xをH信号からL信号に切り替える。即ち、Dフリップフロップ回路４６は、端子信号VINの電圧が電圧信号VCHG_OVL以上となって所定時間（50ms）が経過した後に、出力信号hv_rst_msk_xとしてH信号を出力する。その後、端子信号VINの電圧が比較信号Refよりも小さい電圧となるまで、Dフリップフロップ回路４６は、出力信号hv_rst_msk_xとしてH信号の出力を保持する。Dフリップフロップ回路４６がH信号を出力している期間で、後述のようにAND回路４８から出力される出力信号RSTがL信号を出力し、リセット回路２１内の第２ドメインＤ２以外の第１ドメインの回路等のリセットが行われる。その期間では第２ドメインに含まれるDフリップフロップ回路４６は、高電圧リセット信号Vresetが検出されたことを示すデータを保持する回路としてH信号の出力を保持するためにリセットされない。Dフリップフロップ回路４６は、端子信号VINの電圧が比較信号Refよりも小さい電圧となって第１ドメインの回路等のリセットが解除（停止）された後に、第２ドメインＤ２の回路領域の回路としてリセットされる。
　NAND回路４７は、第１入力端子及び第２入力端子を有する。第１入力端子には、Dフリップフロップ回路４６からの出力信号hv_rst_msk_xが入力される。第２入力端子には、比較回路４４からの出力信号comp_vi2v5が入力される。NAND回路４７は、第１入力端子に入力された出力信号hv_rst_msk_xと第２入力端子に入力された出力信号comp_vi2v5との否定論理積（H電圧を1、L電圧を0とする正論理の否定論理積）に従って、出力信号HV_RSTとしてL信号又はH信号を出力する。NAND回路４７は、出力信号hv_rst_msk_xと出力信号comp_vi2v5の両方がH信号の場合にのみ出力信号HV_RSTとしてL信号を出力する。NAND回路４７は、出力信号hv_rst_msk_xと出力信号comp_vi2v5のうちの少なくとも一方がL信号の場合には出力信号HV_RSTとしてH信号を出力する。図５の（Ｅ）は、出力信号HV_RSTの遷移を例示している。図５の（Ｅ）において、NAND回路４７は、出力信号hv_rst_msk_xがL信号の期間（図５の（Ｄ-１）参照）で、かつ、出力信号comp_vi2v5がL信号の期間（図５の（Ｄ-２）参照）でのみ出力信号HV_RSTとしてL信号を出力し、それ以外の期間ではH信号を出力する。即ち、NAND回路４７は、端子信号VINの電圧が、電圧信号VCHG_OVL以上となった時から50msが経過し、出力信号cnt_50msとしてH信号（単パルス）が出力された直後から出力信号HV_RSTとしてL信号を出力する。その後、端子信号VINの電圧が、比較信号Ref（2.5V）以下となり、出力信号hv_rst_msk_xと出力信号comp_vi2v5とがL信号からH信号に切り替わると、NAND回路４７は、出力信号HV_RSTとしてH信号を出力する。なお、NAND回路４７の代わりに、出力信号hv_rst_msk_xをL信号とH信号とで入れ替えて出力信号HV_RSTとして出力するNOT回路を用いてもよい。
　AND回路４８は、第１入力端子及び第２入力端子を有する。第１入力端子には、電源信号PWR_ENとしてH信号が入力される。第２入力端子には、NAND回路４７からの出力信号HV_RSTが入力される。AND回路４８は、第１入力端子に入力された電源信号PWR_ENと第２入力端子に入力された出力信号HV_RSTとの論理積（H電圧を1、L電圧を0とする正論理の論理積）に従って、出力信号RSTとしてL信号又はH信号を出力する。即ち、AND回路４８は、第２入力端子に出力信号HV_RSTとしてH信号が入力されている場合には出力信号RSTとしてH信号を出力する。AND回路４８は、第２入力端子に出力信号HV_RSTとしてL信号が入力されている場合には出力信号RSTとしてL信号を出力する。従って、AND回路４８の第１入力端子に電源信号PWR_ENとしてH信号が入力されている間は、AND回路４８は、NAND回路４７の出力信号HV_RSTと同様に遷移する出力信号RSTを出力する。図５では、出力信号RSTの遷移を省略しているが、図５の（Ｄ-２）の出力信号HV_RSTの遷移は、出力信号RSTの遷移を表す。
　AND回路４８から出力された出力信号RSTは内部リセット信号として、リセット回路２１における第１ドメインの各回路、及び、情報処理装置１１におけるリセット回路２１以外の回路に与えられる。即ち、AND回路４８から出力された出力信号RSTは、比較回路４１の第３入力端子に入力され、出力信号RSTがL信号となることで比較回路４１がリセットされる。AND回路４８から出力された出力信号RSTは、AND回路４２を介してカウンタ回路４３の第２入力端子に入力され、出力信号RSTがL信号となることで比較回路４１がリセットされる。
　端子信号VINが、比較信号Ref（2.5V）以下となり、比較回路４４からの出力信号comp_vi2v5がH信号からL信号に切り替わると、リセット回路２１の第２ドメインＤ２のDフリップフロップ回路４６の第３入力端子にH信号が入力され、Dフリップフロップ回路４６がリセットされる。
　ここで、電源信号PWR_ENは、例えば、リセット回路２１を搭載したPMIC等のICチップのリセット端子から入力されるリセット信号であってよい。ICチップのリセット端子には、ICチップ内の回路をリセットする際にはリセット信号としてL信号が入力され、それ以外ではリセット信号としてH信号が入力されるものとする。この場合に、ICチップのリセット端子から入力されるリセット信号が伝送される信号線路上に、図４のリセット回路２１を組み込み、リセット信号を電源信号PWR_ENとする。これによれば、既存のICチップにおけるリセットに関する回路構成をほぼ変更せずに図４のリセット回路２１を追加することができ、既存のICチップにリセット回路２１を容易に搭載することができる。AND回路４８は、NAND回路４７からの出力信号HV_RSTとしてL信号が入力された場合の他に、電源信号PWR_ENとしてICチップのリセット端子から入力されたリセット信号がL信号となった場合にも出力信号RSTとしてL信号を出力する。そのため、リセット回路２１（ICチップ）のVIN端子に入力される高電圧リセット信号Vresetに基づいてリセットを行う場合以外に、ICチップのリセット端子から入力されたリセット信号（L信号）に基づいてリセットを行うこともできる。例えば、情報処理装置１１の所定のスイッチを長押しするとICチップのリセット端子にリセット信号（L信号）が入力されてICチップのリセットが行われるというようなリセットの方法がリセット回路２１を組み込んだICチップにおいてもそのまま採用することができる。ただし、ICチップのリセット端子には電源回路で生成されたH信号が常時入力され、電源信号PWR_ENは一定電圧（H信号）である場合であってもよい。
　尚、図５の（Ｆ）は、図４では不図示のRCOSC回路から出力されてカウンタ回路４３及びＤフリップフロップ回路４６に供給されるクロック信号（クロック信号RCOSC）を表す。RCOSC回路は、第１ドメインの回路である。図５の（Ｆ）において、RCOSC回路は、NAND回路４７からの出力信号HV_RST（即ち、AND回路４８からの出力信号RST）がL信号の期間において、クロック信号RCOSCの出力を停止する。RCOSC回路は、NAND回路４７からの出力信号HV_RSTがH信号の期間において、クロック信号RCOSCを出力する。即ち、AND回路４８は、端子信号VINの電圧が、電圧信号VCHG_OVL以上となった時から50msが経過して出力信号cnt_50msとしてH信号（単パルス）が出力された直後から、出力信号RSTとしてL信号が出力されると、RCOSC回路がリセットされてクロック信号RCOSCの出力が停止される。その後、端子信号VINが、比較信号Ref（2.5V）以下となり、出力信号HV_RSTがL信号からH信号に切り替わると、RCOSC回路のリセットが解除されて、RCOSC回路からのクロック信号RCOSCの出力が再開される。クロック信号RCOSCの出力が停止している間も、Dフリップフロップ回路４６からは、出力信号hv_rst_msk_xとしてH信号が出力されるので、AND回路４８からは第１ドメインのリセットが適切に完了するまで継続して出力信号RSTとしてL信号が出力される。
　以上のリセット回路２１の第１の実施の形態によれば、端子信号VINの電圧が、電圧信号VCHG_OVL以上であることが検出された時点から、電圧信号VCHG_OVLよりも低い電圧の比較信号Ref以下となる時点までの期間でリセットが行われる。したがって、高電圧リセット信号Vresetの電圧が不安定な場合であってもリセットが解除され難く、ロバスト性に優れる。リセット解除後の不要な電圧検知動作なども抑止される。端子信号VINの電圧が、電圧信号VCHG_OVL以上であることが検出された時点から一定時間経過した後にリセットが実行されるので、ノイズやサージパルス等による意図しないリセットが防止され、ロバスト性の向上が図られる。電圧信号VCHG_OVLの電圧値や、比較信号Refの電圧値を変更することができるので、電池タイプによる充電電圧の違いにも対応できる。リセットするドメインが２つに分割され、各々のドメインの回路をリセットするタイミングを変えることで、全ての回路のリセットが可能となる。なお、比較回路４４は、出力信号RST（高電圧リセット信号Vreset）ではリセットされないが、電源信号PWR_ENをH信号からL信号に切り替えることで、リセットすることができる。電源信号PWR_ENは例えば情報処理装置１１の電源がオフされたときなど所定のタイミングでL信号に切り替わるようにしてよい。比較回路４４は、論理的な値を保持する（記憶する）機能を有さない回路とすることでリセットを不要とすることができる。比較回路４４が、論理的な値を保持する機能を有さないアナログ回路の場合に、図４のように第３入力端子に入力される電源信号PWR_ENは、H信号で比較回路４４を動作（機能）させるイネーブル信号であり、L信号で比較回路４４の機能を停止させるディセーブル信号であるとする場合であってよい。
＜リセット回路２１の第２の実施の形態＞
　図６は、図１のリセット回路２１の第２の実施の形態の構成を例示したブロック図である。図７は、図６のリセット回路２１の各部の出力信号の遷移を表した図である。図６のリセット回路２１の説明において図７を適宜参照する。なお、高電圧リセット信号Vresetは、（電圧信号VCHG_OVL）V以上で、かつ、6.0V以下の電圧範囲の信号であるとする。
　図６において、リセット回路２１は、比較回路６１、AND回路６２、カウンタ回路６３、比較回路６４、電圧生成回路６５、FSM回路６６、及び、AND回路６７を有する。図６のリセット回路２１における比較回路６１、AND回路６２、カウンタ回路６３、比較回路６４、及び、AND回路６７は、それぞれ図４の比較回路４１、AND回路４２、カウンタ回路４３、比較回路４４、及び、AND回路４８に対応するので、詳細な説明を省略する。
　図６の電圧生成回路６５は、電圧信号VCHG_OVLの設定値を記憶したレジスタを含み、比較回路６１の第２入力端子に入力される電圧信号VCHG_OVLを生成する。電圧生成回路６５は、第１入力端子を有する。第１入力端子には、図４の第１の実施の形態と同様の電源信号PWR_ENがNOTゲートを介して入力される。
　FSM回路６６は、高電圧リセット信号Vresetが検出されたことを示すデータを保持する回路として作用する第２ドメインＤ２の回路であり、第１入力端子乃至第４入力端子を有する。第１入力端子には、比較回路６１の出力信号comp_hv_rst（図７の（Ｂ）参照）が入力される。第２入力端子には、カウンタ回路６３の出力信号cnt_50ms（図７の（Ｃ）参照）が入力される。第３入力端子には、比較回路６４の出力信号comp_vi2v5（図７では不図示、図５の（Ｄ-２）参照）が入力される。第４入力端子には、電源信号PWR_ENが入力される。FSM回路６６は、第１入力端子乃至第３入力端子にそれぞれ入力された出力信号comp_hv_rst、出力信号cnt_50ms、及び、出力信号comp_vi2v5に基づいて、状態を遷移させ、状態に応じた出力信号HV_RSTを出力する。図７の（Ｄ-１）は、FSM回路６６の状態遷移を例示している。図７の（Ｄ-１）において、FSM回路６６は、第２入力端子に出力信号cnt_50msとしてH信号（単パルス）が入力された直後から、第３入力端子に出力信号comp_vi2v5としてH信号が入力されている期間でリセット状態に遷移する。なお、FSM回路６６は、リセット状態以外では、非リセット状態（Other state）である。FSM回路６６のリセット状態は、図４のDフリップフロップ回路４６が出力信号hv_rst_msk_xとしてH信号を出力している状態（図５の（Ｄ-１）参照）に相当する。FSM回路６６は、リセット状態の場合に、出力信号comp_vi2v5としてH信号が入力されている期間で、出力信号HV_RSTとしてL信号を出力する（図７の（Ｅ）参照）。
　これにより、AND回路６７は、第２入力端子に出力信号HV_RSTとしてH信号が入力されている場合には出力信号RSTとしてH信号を出力する。AND回路６７は、第２入力端子に出力信号HV_RSTとしてL信号が入力されている場合には出力信号RSTとしてL信号を出力する（図７の（Ｅ）参照）。即ち、AND回路６７は、端子信号VINの電圧が、電圧信号VCHG_OVL以上となった時から50msが経過し、出力信号cnt_50msとしてH信号（単パルス）が出力された直後から出力信号RSTとしてL信号を出力する。その後、端子信号VINが、電圧信号VCHG_OVL以下となり、出力信号HV_RSTがL信号からH信号に切り替わると、AND回路６７は、出力信号RSTとしてH信号を出力する。
　AND回路６７から出力された出力信号RSTは内部リセット信号として、リセット回路２１における第１ドメインの各回路（第２ドメインＤ２以外の回路）、及び、情報処理装置１１におけるリセット回路２１以外の回路に与えられる。即ち、AND回路６７から出力された出力信号RSTは、比較回路６１の第３入力端子に入力され、出力信号RSTがL信号となることで比較回路６１がリセットされる。AND回路６７から出力された出力信号RSTは、AND回路６２を介してカウンタ回路６３の第２入力端子に入力され、出力信号RSTがL信号となることでカウンタ回路６３がリセットされる。
　以上のリセット回路２１の第２の実施の形態によれば、端子信号VINの電圧が、電圧信号VCHG_OVL以上であることが検出された時点から一定時間経過した後にリセットが実行されるので、ノイズやサージパルス等による意図しないリセットが防止され、ロバスト性の向上が図られる。電圧信号VCHG_OVLの電圧値や、比較信号Refの電圧値を変更することができるので、電池タイプによる充電電圧の違いにも対応できる。リセットするドメインが２つに分割され、高電圧リセット信号Vresetが検出されたことを示すデータを保持する回路（H信号の出力を保持する回路）及びVIN端子から入力される端子信号VINの電圧が比較電圧Ref以下であるか否かを検出する回路を含む第２ドメインＤ２の回路は、第１ドメインの回路と同時にはリセットされないので、第１ドメインの回路のリセットが適切に行われるようになる。第２ドメインＤ２の回路は、高電圧リセット信号Vresetによりリセットするのではなく、例えば、電源信号PWR_ENをL信号にすることで、第１ドメインの回路とは別のタイミングでリセットすることがきる。第２の実施の形態である図６のリセット回路２１は、電圧信号をデジタル値として扱うデジタル回路として構成することができる。ただし、比較回路６４については、リセットが不要で電源が確保できれば動作可能なアナログ回路とする場合であってもよい。
＜リセット回路２１の第３の実施の形態＞
　図８は、図１のリセット回路２１の第３の実施の形態の構成を例示したブロック図である。図９は、図８のリセット回路２１の各部の出力信号の遷移を表した図である。図８のリセット回路２１の説明において図９を適宜参照する。なお、高電圧リセット信号Vresetは、（電圧信号VCHG_OVL）V以上で、かつ、6.0V以下の電圧範囲の信号であるとする。
　図８において、リセット回路２１は、比較回路８１、比較回路８２、NAND回路８３、RSフリップフロップ回路８４、NOT回路８５、及び、AND回路８６を有する。図８のリセット回路２１における比較回路８１、比較回路８２、及び、AND回路８６は、それぞれ図４の比較回路４１、比較回路４４、及び、AND回路４８に対応するので、詳細な説明を省略する。なお、図８中、比較回路８１の第２入力端子に入力される電圧信号VCHG_OVLの電圧は固定の電圧としてFixed valueと記載されている。
　図８において、NAND回路８３は、第１入力端子及び第２入力端子を有する。第１入力端子には、図４の第１の実施の形態と同様の電源信号PWR_ENが入力される。第２入力端子には、比較回路８２から出力された出力信号comp_vi2v5が入力される。NAND回路８３は、第１入力端子に入力された電源信号PWR_ENと第２入力端子に入力された出力信号comp_vi2v5との否定論理積（H電圧を1、L電圧を0とする正論理の否定論理積）に従って、L信号又はH信号を出力する。即ち、NAND回路８３は、第２入力端子に出力信号comp_vi2v5としてH信号が入力されている場合には出力端子からL信号を出力する。NAND回路８３は、第２入力端子に出力信号comp_vi2v5としてL信号が入力されている場合にはH信号を出力する。
　RSフリップフロップ回路８４は、S端子とR端子とを有する。S端子には、比較回路８１の出力信号が入力される。R端子には、NAND回路８３の出力信号が入力される。RSフリップフロップ回路８４は、S端子にH信号が入力され、かつ、R端子にH信号が入力された場合には、出力信号comp_hv_rstとしてL信号を出力する。RSフリップフロップ回路８４は、S端子にH信号が入力され、かつ、R端子にL信号が入力された場合には、出力信号comp_hv_rstとしてH信号を出力する。RSフリップフロップ回路８４は、S端子にL信号が入力され、かつ、R端子にL信号が入力された場合には、それまでの出力していた電圧を出力信号comp_hv_rstとして出力する。RSフリップフロップ回路８４は、S端子にL信号が入力され、かつ、R端子にH信号が入力せれた場合には、出力信号comp_hv_rstとしてL信号を出力する。図９の（Ｂ）は、RSフリップフロップ回路８４の出力信号comp_hv_rstの遷移を表す。図９の（Ｂ）において、RSフリップフロップ回路８４は、端子信号VINの電圧が、比較信号Ref（2.5V）未満の場合には、S端子にL信号が入力され、かつ、R端子にH信号が入力されるので、出力信号comp_hv_rstとしてL信号を出力する。その後、RSフリップフロップ回路８４は、端子信号VINの電圧が、比較信号Ref（2.5V）以上で、かつ、電圧信号VCHG_OVL未満となった場合には、S端子にL信号が入力され、かつ、R端子にL信号が入力されるので、出力信号comp_hv_rstとしてそれまでの電圧であるL信号を出力する。RSフリップフロップ回路８４は、端子信号VINの電圧が、電圧信号VCHG_OVL以上となった場合には、S端子にH信号が入力され、かつ、R端子にL信号が入力されるので、出力信号comp_hv_rstとしてH信号を出力する。その後、RSフリップフロップ回路８４は、端子信号VINの電圧が、電圧信号VCHG_OVL未満となった場合でも、比較信号Ref（2.5V）以上の間は、S端子にL信号が入力され、かつ、R端子にL信号が入力されるので、出力信号comp_hv_rstとしてそれまでの電圧であるH信号を出力する。RSフリップフロップ回路８４は、端子信号VINの電圧が、比較信号Ref（2.5V）未満となった場合には、S端子にL信号が入力され、かつ、R端子にH信号が入力されるので、出力信号comp_hv_rstとしてL信号を出力する。
　NOT回路８５は、入力端子から入力されたRSフリップフロップ回路８４からの出力信号に対してL信号とH信号とを入れ替えて出力信号HV_RSTとして出力する。図９の（Ｅ）は、出力信号HV_RSTの遷移を例示している。図９の（Ｅ）において、NOT回路８５は、出力信号comp_hv_rstがH信号のときに出力信号HV_RSTとしてL信号を出力する。NOT回路８５は、出力信号comp_hv_rstがL信号のときに出力信号HV_RSTとしてH信号を出力する。
　これにより、AND回路８６は、第２入力端子に出力信号HV_RSTとしてH信号が入力されている場合には出力信号RSTとして電源信号PWR_ENをそのまま出力する。AND回路８６は、第２入力端子に出力信号HV_RSTとしてL信号が入力されている場合には出力信号RSTとしてL信号を出力する。即ち、AND回路８６は、端子信号VINの電圧が、電圧信号VCHG_OVL以上となった時から出力信号RSTとしてL信号を出力する。その後、端子信号VINが、比較信号Refより小さくなり出力信号HV_RSTがL信号からH信号に切り替わると、AND回路８６は、出力信号RSTとしてH信号を出力する。
　AND回路８６から出力された出力信号RSTは内部リセット信号として、リセット回路２１における第１ドメインの各回路（第２ドメインの回路であるRSフリップフロップ回路８４及びNOT回路８５以外）、及び、情報処理装置１１におけるリセット回路２１以外の回路に与えられる。即ち、AND回路８６から出力された出力信号RSTは、比較回路８１の第３入力端子に入力され、出力信号RSTがL信号となることで比較回路８１がリセットされる。
　以上のリセット回路２１の第３の実施の形態によれば、端子信号VINの電圧が、電圧信号VCHG_OVL以上であることが検出された時点から、電圧信号VCHG_OVLよりも低い電圧の比較信号Ref以下となる時点までの期間でリセットが行われる。したがって、高電圧リセット信号Vresetの電圧が不安定な場合であってもリセットが解除され難く、ロバスト性に優れる。リセット解除後の不要な電圧検知動作なども抑止される。なお、図８のリセット回路２１では、リセットが不要で電源が確保できれば動作可能なアナログ回路のみを用いて、高電圧リセット信号Vresetが検出されたことを示すデータを保持する回路及びVIN端子から入力される端子信号VINの電圧が比較電圧Ref以下であるか否かを検出する回路を構成できるようにした形態である。したがって、リセット回路２１の回路領域として第１ドメインと第２ドメインとに分離する必要はない。ただし、図８のリセット回路２１はデジタル回路で構成してもよく、その場合のリセットは、電源信号PWR_ENをL信号とすることで行うことができる。
本技術は以下のような構成も取ることができる。
（１）
　内蔵された回路のリセットを指示するリセット信号と、前記リセット信号と異なる種類の信号とが入力される共通の入力端子から入力された入力信号が、前記リセット信号であると判定する第１電圧以上の電圧であることを検出した第１時点から、前記リセット信号が前記第１電圧よりも小さい第２電圧以下であることを検出した第２時点までの期間において、前記回路のリセットを実行するリセット処理部
　を有する情報処理装置。
（２）
　前記リセット処理部は、
　前記第１時点の後、所定時間が経過した第３時点から前記回路のリセットを実行する
　前記（１）に記載の情報処理装置。
（３）
　前記リセット処理部は、
　前記回路を、第１領域の回路と、第２領域の回路とに分割し、前記第１時点から前記第２時点までの期間で、前記第１領域の回路のリセットを実行し、前記第２時点から前記第２領域の回路のリセットを実行する
　前記（１）又は（２）に記載の情報処理装置。
（４）
　前記リセット処理部は、
　前記回路を、第１領域の回路と、第２領域の回路とに分割し、前記第１時点から前記第２時点までの期間で、前記第１領域の回路のリセットを実行し、前記リセット信号とは別の他のリセット信号に従って前記第２領域の回路のリセットを実行する
　前記（１）乃至（２）に記載の情報処理装置。
（５）
　前記第２領域の回路は、前記入力信号が前記リセット信号であると検出したことを示すデータを保持する保持回路を含み、
　前記リセット処理部は、前記保持回路が前記データを保持している場合に前記第１領域の回路のリセットを実行する
　前記（３）又は（４）に記載の情報処理装置。
（６）
　前記リセット処理部は、第１領域の回路に対して前記リセットを実行させる内部リセット信号を与える
　前記（３）乃至（５）のいずれかに記載の情報処理装置。
（７）
　前記リセット処理部は、
　前記第２時点において前記第１領域の回路のリセットを停止する
　前記（３）乃至（６）のいずれかに記載の情報処理装置。
（８）
　前記リセット処理部は、
　前記第１電圧を変更する
　前記（１）乃至（７）のいずれかに記載の情報処理装置。
（９）
　前記リセット処理部は、
　前記第２電圧を変更する
　前記（１）乃至（８）のいずれかに記載の情報処理装置。
（１０）
　前記リセット信号と異なる種類の信号は、内蔵バッテリを充電するための充電信号を含む
　前記（１）乃至（９）のいずれかに記載の情報処理装置。
（１１）
　前記第１電圧は、前記充電信号の電圧範囲よりも大きい
　前記（１０）に記載の情報処理装置。
（１２）
　前記第２電圧は、前記充電信号の電圧範囲よりも小さい
　前記（１０）又は（１１）に記載の情報処理装置。
（１３）
　前記リセット信号と異なる種類の信号は、通信を行うための通信信号を含む
　前記（１）乃至（１２）のいずれかに記載の情報処理装置。
（１４）
　前記第１電圧は、前記通信信号の電圧範囲よりも大きい
　前記（１３）に記載の情報処理装置。
（１５）
　リセット処理部
　を有する情報処理装置の
　前記リセット処理部は、
　内蔵された回路のリセットを指示するリセット信号と、前記リセット信号と異なる種類の信号とが入力される共通の入力端子から入力された入力信号が、前記リセット信号であると判定する第１電圧以上の電圧であることを検出した第１時点から、前記リセット信号が前記第１電圧よりも小さい第２電圧以下であることを検出した第２時点までの期間において、前記回路のリセットを実行する
　情報処理方法。
　１１　情報処理装置，　２１　リセット回路，　２２　充電回路，　２３　通信回路，　４１，４４　比較回路，　４２，４５，４８　AND回路，　４３　カウンタ回路，　４６　Dフリップフロップ回路

Claims (15)

  1. 　内蔵された回路のリセットを指示するリセット信号と、前記リセット信号と異なる種類の信号とが入力される共通の入力端子から入力された入力信号が、前記リセット信号であると判定する第１電圧以上の電圧であることを検出した第１時点から、前記リセット信号が前記第１電圧よりも小さい第２電圧以下であることを検出した第２時点までの期間において、前記回路のリセットを実行するリセット処理部
    　を有する情報処理装置。
  2. 　前記リセット処理部は、
    　前記第１時点の後、所定時間が経過した第３時点から前記回路のリセットを実行する
    　請求項１に記載の情報処理装置。
  3. 　前記リセット処理部は、
    　前記回路を、第１領域の回路と、第２領域の回路とに分割し、前記第１時点から前記第２時点までの期間で、前記第１領域の回路のリセットを実行し、前記第２時点から前記第２領域の回路のリセットを実行する
    　請求項１に記載の情報処理装置。
  4. 　前記リセット処理部は、
    　前記回路を、第１領域の回路と、第２領域の回路とに分割し、前記第１時点から前記第２時点までの期間で、前記第１領域の回路のリセットを実行し、前記リセット信号とは別の他のリセット信号に従って前記第２領域の回路のリセットを実行する
    　請求項１に記載の情報処理装置。
  5. 　前記第２領域の回路は、前記入力信号が前記リセット信号であると検出したことを示すデータを保持する保持回路を含み、
    　前記リセット処理部は、前記保持回路が前記データを保持している場合に前記第１領域の回路のリセットを実行する
    　請求項３に記載の情報処理装置。
  6. 　前記リセット処理部は、第１領域の回路に対して前記リセットを実行させる内部リセット信号を与える
    　請求項３に記載の情報処理装置。
  7. 　前記リセット処理部は、
    　前記第２時点において前記第１領域の回路のリセットを停止する
    　請求項３に記載の情報処理装置。
  8. 　前記リセット処理部は、
    　前記第１電圧を変更する
    　請求項１に記載の情報処理装置。
  9. 　前記リセット処理部は、
    　前記第２電圧を変更する
    　請求項１に記載の情報処理装置。
  10. 　前記リセット信号と異なる種類の信号は、内蔵バッテリを充電するための充電信号を含む
    　請求項１に記載の情報処理装置。
  11. 　前記第１電圧は、前記充電信号の電圧範囲よりも大きい
    　請求項１０に記載の情報処理装置。
  12. 　前記第２電圧は、前記充電信号の電圧範囲よりも小さい
    　請求項１０に記載の情報処理装置。
  13. 　前記リセット信号と異なる種類の信号は、通信を行うための通信信号を含む
    　請求項１に記載の情報処理装置。
  14. 　前記第１電圧は、前記通信信号の電圧範囲よりも大きい
    　請求項１３に記載の情報処理装置。
  15. 　リセット処理部
    　を有する情報処理装置の
    　前記リセット処理部は、
    　内蔵された回路のリセットを指示するリセット信号と、前記リセット信号と異なる種類の信号とが入力される共通の入力端子から入力された入力信号が、前記リセット信号であると判定する第１電圧以上の電圧であることを検出した第１時点から、前記リセット信号が前記第１電圧よりも小さい第２電圧以下であることを検出した第２時点までの期間において、前記回路のリセットを実行する
    　情報処理方法。
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