KR20070095221A - 화상표시장치 - Google Patents

화상표시장치 Download PDF

Info

Publication number
KR20070095221A
KR20070095221A KR1020070026551A KR20070026551A KR20070095221A KR 20070095221 A KR20070095221 A KR 20070095221A KR 1020070026551 A KR1020070026551 A KR 1020070026551A KR 20070026551 A KR20070026551 A KR 20070026551A KR 20070095221 A KR20070095221 A KR 20070095221A
Authority
KR
South Korea
Prior art keywords
circuit
signal
latch
source line
shift register
Prior art date
Application number
KR1020070026551A
Other languages
English (en)
Other versions
KR100862602B1 (ko
Inventor
이사오 노지리
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR20070095221A publication Critical patent/KR20070095221A/ko
Application granted granted Critical
Publication of KR100862602B1 publication Critical patent/KR100862602B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/027—Details of drivers for data electrodes, the drivers handling digital grey scale data, e.g. use of D/A converters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0297—Special arrangements with multiplexing or demultiplexing of display data in the drivers for data electrodes, in a pre-processing circuitry delivering display data to said drivers or in the matrix panel, e.g. multiplexing plural data signals to one D/A converter or demultiplexing the D/A converter output to multiple columns
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)

Abstract

본 발명은, 복수의 소스선을 여러번에 나누어서 구동할 경우에, 소비 전력이 낮고, 또한 안정되게 스타트 신호 및 제2래치 신호를 생성하는 회로를 구비하는 화상표시장치를 제공하는 것을 목적으로 한다. 본 발명은, 액정표시부(1)와, 게이트선 구동회로(2)와, 소스선 구동회로(3)와, 타이밍 콘트롤러(4)를 구비하는 화상표시장치이다. 그리고, 소스선 구동회로(3)는, 수평 시프트 레지스터(31)와, 제1래치 회로(33)와, 제2래치 회로(34)와, D/A변환 회로(35)와, 복수의 상기 소스선을 여러번에 나누어서 구동할 수 있는 디멀티플렉서(37)를 구비하고 있다. 그리고, 타이밍 콘트롤러(4)는, 펄스 생성회로(421)와, 신호전송회로(422)와, 제2래치 신호를 생성하는 동시에, 시프트후의 스타트 신호를 신호전송회로(422)로 되돌리는 시프트 펄스 생성회로(423)를 구비하고 있다.
소스선, 게이트선 구동회로, D/A변환 회로, 디멀티플렉서

Description

화상표시장치{IMAGE DISPLAY DEVICE}
도 1은 본 발명의 실시예 1에 따른 화상표시장치의 블럭도이다.
도 2는 본 발명의 실시예 1에 따른 액정표시부의 회로도이다.
도 3은 본 발명의 실시예 1에 따른 소스선 구동회로의 회로도이다.
도 4는 본 발명의 실시예 1에 따른 수평 시프트 레지스터의 회로도이다.
도 5는 본 발명의 실시예 1에 따른 디멀티플렉서의 회로도이다.
도 6은 본 발명의 실시예 1에 따른 타이밍 콘트롤러의 블럭도이다.
도 7은 본 발명의 실시예 1에 따른 STX·제2래치 신호 생성회로의 블럭도이다.
도 8은 본 발명의 실시예 1에 따른 STX·제2래치 신호 생성회로의 회로도이다.
도 9는 본 발명의 실시예 1에 따른 화상표시장치의 타이밍 차트이다.
도 10은 본 발명의 실시예 2에 따른 화상표시장치의 블럭도이다.
도 11은 본 발명의 실시예 2에 따른 타이밍 콘트롤러의 블럭도이다.
도 12는 본 발명의 실시예 2에 따른 수평 시프트 레지스터의 회로도이다.
도 13은 본 발명에 따른 지연형 플립플롭의 회로도이다.
도 14는 본 발명에 따른 지연형 래치 회로의 회로도이다.
[도면의 주요부분에 대한 부호의 설명]
1 : 액정표시부 2 : 게이트선 구동회로
3 : 소스선 구동회로 4 : 타이밍 콘트롤러
11 : TFT 12 : 액정 셀
13 : 축적 용량 21 : 수직 시프트 레지스터
22 : 게이트선 구동 버퍼 31, 38 : 수평 시프트 레지스터
32 : 디지털 데이터버스 라인 33 : 제1래치 회로
34 : 제2래치 회로 35 : D/A변환 회로
36 : 아날로그 앰프 37 : 디멀티플렉서
41 : CLKX 생성회로 42 : STX·제2래치 신호 생성회로
43 : DAC제어신호 생성회로 44 : 앰프 제어신호 생성회로
45 : 디멀티플렉서 제어신호 생성회로 46 : CLKY생성회로
47 : STY 생성회로 48 : STX_0신호 생성회로
311, 382, 383, 423a : 지연형 래치 회로
381 : 신호전송 회로부
381a, b, 422a, b : 트랜스미션 게이트 381C : 인버터
384 : NAND회로 421 : 펄스 생성회로
421a, b : 지연형 플립플롭 421c : 2입력 NOR회로
422 : 신호전송회로 423 : 시프트 펄스 생성회로.
본 발명은, 화상표시장치에 따른 발명이며, 특히, 디멀티플렉스 방식의 화상표시장치에 관한 것이다.
액정표시장치 등에는, 화소가 매트릭스 모양으로 배치되어, 이들의 화소를 각각 구동하는 구성을 가지는 액티브 매트릭스형이 있다. 이 액티브 매트릭스형의 액정표시장치에는, 각 화소를 행단위로 선택하는 게이트선 구동회로와, 이 게이트선 구동회로에 의해 선택된 행의 각 화소에 계조 데이터를 기록하는 소스선 구동회로가 설치된다. 그리고, 최근의 액정표시장치에서는, 이들 게이트선 구동회로 및 소스선 구동회로를, 화소가 형성되어 있는 유리 기판 위에 일체로 형성하는 경향이 있다.
액티브 매트릭스형의 액정표시장치의 구동에는, 게이트선 구동회로나 소스선 구동회로 외에, 이들 구동회로의 타이밍을 제어하는 각종 타이밍 신호를 생성하는 타이밍 콘트롤러 등도 필요하게 된다. 종래, 타이밍 콘트롤러 등의 회로는, 게이트선 구동회로나 소스선 구동회로와 달리, 화소가 형성되어 있는 유리 기판과는 별도의 단결정 실리콘 IC나 디스크리트 부품에 의해 프린트 기판 위에 형성되어 있었다.
그러나, 액티브 매트릭스형의 액정표시장치에 있어서, 타이밍 콘트롤러 등을 단결정 실리콘 IC나 디스크리트 부품에 의해 프린트 기판 위에 형성했을 경우, 세트를 구성하는 부품수가 증가하는 동시에, 각각의 부품을 별도의 프로세스로 작성해야 하므로, 세트의 소형화, 저원가화 하는 데 있어 방해가 된다는 문제가 있었다.
이러한 과제에 대하여, 특허문헌 1에서는, 게이트선 구동회로, 소스선 구동회로 및 타이밍 콘트롤러를 화소가 형성되어 있는 유리 기판 위에 동일 프로세스로 작성하는 구성이 개시되어 있다.
또한 소스선 구동회로를 화소가 형성되어 있는 유리 기판 위에 형성할 경우, 소스선 구동회로를 구성하는 제1래치 회로, 제2래치 회로, D/A변환 회로 및 앰프가 차지하는 면적이 매우 커지므로, 표시장치의 소형화가 곤란했다. 이러한 과제에 대하여, 특허문헌 2에서는, 복수의 소스선을 여러번에 나누어 구동하는 것으로, 제1래치 회로, 제2래치 회로 및 D/A변환 회로의 수를 삭감하고, 소스선 구동회로의 구성을 간략화하고 있다.
[특허문헌 1] 일본국 공개특허공보 특개2002-175026호
[특허문헌 2] 일본국 공개특허공보 특개2001-337657호
그러나, 특허문헌 2에 개시된 복수의 소스선을 여러번에 나누어 구동하는 방법에서는, 소스선 구동회로를 구성하는 수평 시프트 레지스터에 스타트 신호를 1수평 라인 기간 내에 여러번 입력할 필요가 있었다. 또한 제2래치 회로에 입력하는 제2래치 신호도 1수평 라인 기간 내에 여러번 입력할 필요가 있었다.
그 때문에 타이밍 콘트롤러에는, 복수의 플립플롭을 직렬로 접속하여 구성되는 시프트 레지스터가 이용된다. 초단의 플립플롭에는, 수평동기신호로부터 생성된 스타트 신호가 입력되고, 클록 신호에 동기해서 시프트 레지스터가 시프트 동작을 행하는 것으로, 필요한 타이밍의 스타트 신호나 제2래치 신호를 추출하는 것이 가능하게 된다.
이러한 복수의 플립플롭을 단순히 직렬접속하여 구성한 타이밍 콘트롤러로 스타트 신호나 제2래치 신호를 생성했을 경우, 이 타이밍 콘트롤러에서 소비되는 전력은 상당히 높아진다. 또한, 생성하는 신호의 수만큼 시프트 레지스터가 필요하게 되고, 또한 박막트랜지스터는 단결정 실리콘에 비해 프로세스 룰이 덜 세분화되어, 타이밍 콘트롤러의 배치 면적이 매우 커진다.
그래서, 본 발명은, 복수의 소스선을 여러번에 나누어서 구동할 경우에, 소비 전력이 낮고, 또한 안정되게 스타트 신호 및 제2래치 신호를 생성하는 회로를 구비하는 화상표시장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 해결 수단은, 복수의 소스선 및 복수의 게이트 선이 나란히 설치되어, 상기 소스선과 상기 게이트선이 교차하는 근방의 각각 화소 트랜지스터가 형성된 표시부와, 상기 게이트 선을 구동하는 게이트선 구동회로와, 상기 소스선을 구동하는 소스선 구동회로와, 상기 게이트선 구동회로 및 상기 소스선 구동회 로의 타이밍을 제어하는 타이밍 콘트롤러를 구비하는 화상표시장치로서, 상기 소스선 구동회로는, 계조 데이터를 래치하는 제1래치 신호를 생성하는 수평 시프트 레지스터와, 상기 수평 시프트 레지스터의 상기 제1래치 신호에 근거하여, 상기 계조 데이터를 래치하는 복수의 제1래치 회로와, 상기 제1래치 회로의 각각 대응하여 설치되고, 상기 제1래치 회로로 래치된 제1래치 데이터를 동 타이밍으로 래치하는 복수의 제2래치 회로와, 상기 제2래치 회로로 래치된 제2래치 데이터를 아날로그 계조전압으로 변환하는 복수의 D/A변환 회로와, 복수의 상기 소스선을 여러번에 나누어서 구동할 수 있도록, 상기 D/A변환 회로로부터 상기 소스선으로의 상기 아날로그 계조전압의 공급을 전환하는 디멀티플렉서를 구비하고, 상기 타이밍 콘트롤러는, 수평동기신호로부터 상기 수평 시프트 레지스터의 스타트 신호를 생성하는 펄스 생성회로와, 상기 수평동기신호에 의거하여 상기 스타트 신호의 전송을 제어하는 신호전송회로와, 상기 스타트 신호를 소정의 기간 시프트시켜 상기 제2래치 회로를 제어하는 제2래치 신호를 생성하는 동시에, 시프트후의 상기 스타트 신호를 상기 신호전송회로로 되돌리는 시프트 펄스 생성회로를 구비한다.
(실시예 1)
도 1에, 본 실시예에 따른 화상표시장치의 블럭도를 나타낸다. 도 1에 나타내는 화상표시장치는, 박막트랜지스터 액정표시장치(이하, 간단히 액정표시장치라고도 한다)이다. 이 액정표시장치는, 행렬 모양으로 화소(서브 화소)가 배치된(도시 생략)액정표시부(1)와, 각 서브 화소를 구동하기 위한 게이트선 구동회로(2), 소스선 구동회로(3) 및 타이밍 콘트롤러(4)를 구비하고 있다. 또한, 배경기술에서도 설명한 바와 같이, 본 발명에서는, 게이트선 구동회로(2), 소스선 구동회로(3) 및 타이밍 콘트롤러(4)가 액정표시부(1)와 동일기판 위에 형성되고, 또한 각각을 구성하는 능동소자가 박막트랜지스터로 형성되어 있다.
또한, 액정표시부(1)의 회로도를 도 2에 나타낸다. 도 2에 나타내는 액정표시부(1)의 각 서브 화소는, TFT(박막트랜지스터)(11)와, 이 TFT(11)의 드레인 전극(화소전극)에 접속된 액정 셀(12)과, 액정 셀(12)에 병렬접속된 축적 용량(13)을 구비하고 있다. 그리고, 각 서브 화소에 설치한 TFT(11)의 게이트 전극은, 게이트 선 GL(GL(m-1), GL(m), GL(m+1)‥·)(m은 임의의 수이다)에 접속된다. 또한 각 서브 화소에 설치한 TFT(11)의 소스 전극은, 소스선 SL(SL(n-1), SL(n), SL(n+1)‥·) (n은 임의의 수이다)에 접속된다. 또한 액정 셀(12)의 대향전극 및 축적 용량(13)의 다른 쪽의 전극에는, 공통 전위 Vcom이 주어지고 있다.
또한, 도 2에 나타낸 각 서브 화소는, 도시하지 않은 칼라필터의 RGB스트라이프와 대응하고 있다. RGB의 각각 대응한 3개의 서브 화소가 1화소분의 색표시를 행하고 있다. 그 때문에, 본 실시예에 따른 액정표시부(1)가 240×320화소의 표시 해상도를 가질 경우, 각 화소는 각각 RGB의 3개의 서브 화소로 구성되어 있으므로, 각 화소의 각각에는 3개의 소스선이 설치되어 있다. 따라서, 본 실시예에 따른 액정표시부(1)의 소스선의 총수는 240×3=720개가 된다.
다음에 도 1에 나타내는 게이트선 구동회로(2)는, 게이트선 주사 신호를 시프트시키는 수직 시프트 레지스터(21)와, 게이트선 구동 버퍼(22)를 구비하고 있 다. 각각의 게이트선 구동 버퍼(22)는, 접속된 각각의 게이트 선 GL에 대하여 게이트선 주사 신호를 출력한다. 수직 시프트 레지스터(21)에는, 타이밍 콘트롤러(4)로부터 게이트 클록 신호 CLKY 및 스타트 신호 STY등의 제어신호가 공급된다.
또한 도 1에 나타내는 소스선 구동회로(3)는, 수평 시프트 레지스터(31)와, 디지털 데이터 버스 라인(32)과, 제1래치 회로(33)와, 제2래치 회로(34)와, D/A변환 회로(DAC)(35)와, 아날로그 앰프(Amp.)(36)와, 디멀티플렉서(Demux)(37)를 구비한다. 그리고, 수평 시프트 레지스터(31)에는, 타이밍 콘트롤러(4)로부터 소스 클록 신호 CLKX와 스타트 신호 STX(이하 STX신호라고 한다)가 공급되고, 제1래치 회로(33)에는, 디지털 데이터 버스 라인(32)으로부터, 디지털 계조 데이터(DO∼D17)가 화상표시장치 외부로부터 공급된다.
다음에 소스선 구동회로(3)의 구성을 나타내는 블럭도를 도 3에 나타낸다. 도 3에 나타내는 소스선 구동회로(3)는, 수평 시프트 레지스터(31), 디지털 데이터 버스 라인(32), 제1래치 회로(33), 제22래치 회로(34), D/A변환 회로(35), 아날로그 앰프(36) 및 디멀티플렉서(37)로 구성되어 있다. 도 3에서는, 18비트의 디지털 계조 데이터(DATA:DO∼D17)가 디지털 데이터 버스 라인(32)을 통해 제1래치 회로(33)에 입력되는 예를 도시하고 있다. 그러나, 본 발명은, 18비트의 디지털 계조 데이터에 한정되지 않으며, 디지털 계조 데이터의 비트수에는 특별히 제한은 없다. 또한 제2래치 회로(34)에는 제2래치 신호가, D/A변환 회로(35)에는 DAC제어신호가, 아날로그 앰프(36)에는 앰프 제어신호가, 디멀티플렉서(37)에는 디멀티플렉서 제어신호 SW1∼SW6이 각각 공급된다.
수평 시프트 레지스터(31)는, 타이밍 콘트롤러(4)로부터 소스 클록 신호 CLKX 및 ST 2X신호가 공급되어, 제1래치 신호(LAT1, LAT2, ‥·,LAT40)를 생성하고, 제1래치 회로(33)에 출력한다. 본 실시예에서는, 소스선의 총수는 720개이고, 18비트 단위의 디지털 계조 데이터이므로, 720/18=40개의 제1래치 신호가 생성되게 된다.
도 4에, 수평 시프트 레지스터 회로(31)의 회로도를 나타낸다. 도 4에 나타내는 수평 시프트 레지스터(31)는, 복수의 지연형 래치 회로(D-latch)(311)가 직렬로 접속되어, 개개의 지연형 래치 회로(311)에 소스 클록 신호 CLKX와 그 반전 신호가 입력되고 있다. 그리고, 1단째의 지연형 래치 회로(311)에 STX신호가 입력되고, 1단째의 지연형 래치 회로(311)의 출력 신호가 2단째의 지연형 래치 회로(311)에 입력되어 있다. 또한, 도 4에 나타내는 수평 시프트 레지스터(31)는, 인접하는 지연형 래치 회로(311)의 출력이 NAND회로(312)에서 연산되어, NAND회로(312)의 출력 반전 신호가 제1래치 신호(LAT1, LAT2 ,·‥, LAT40)로서 출력되고 있다.
제1래치 회로(33)는, 수평 시프트 레지스터(31)로부터의 제1래치 신호에 근거하여 디지털 계조 데이터(DATA)를 래치한다. 제1래치 회로(33)에서 1서브 라인 분(1스캔 분)의 디지털 계조 데이터(DATA)의 래치가 종료할 때까지의 시간을 1서브 라인 기간이라고 한다.
제2래치 회로(34)는, 각 제1래치 회로(33)가 모두 1서브 라인 분의 래치를 행한 시점에서, 제1래치 회로(33)의 모든 출력을 동시에 래치한다. 제2래치 회로(34)에서의 래치 동작이 종료한 후, 각 제1래치 회로(33)는 다음의 서브 라인의 래치 동작을 순차적으로 시작한다. 제1래치 회로(33)가 래치 동작을 행하고 있는 동안에, 제2래치 회로(34)에서 래치된 디지털 계조 데이터(DATA)는, D/A변환 회로(35)에서 아날로그 계조전압으로 변환된다.
이 아날로그 계조전압은, 아날로그 앰프(36)를 거쳐, 디멀티플렉서(37)에 공급된다. 디멀티플렉서(37)에서는, D/A변환 회로(35)에 대하여 여러개의 아날로그 스위치 ASW를 가진다. 또한, 디멀티플렉서(37)의 회로도를 도 5에 나타낸다. 도 3에 나타내는 예에서는, 1개의 D/A변환 회로(35)에 대하여, 6개의 아날로그 스위치 ASW1∼ASW6이 설치된다. 이들 아날로그 스위치는 각각 별도의 소스선 SL에 접속되어 있다.
각 아날로그 스위치 ASW1∼ASW6은, 디멀티플렉서 제어신호 SW1∼SW6에 의거하여, 어느 하나의 아날로그 스위치만이 ON이 된다. 예를 들면 아날로그 스위치 ASW1이 ON하면, D/A변환 회로(35)로부터의 아날로그 계조전압이 아날로그 스위치ASW1에 접속된 소스선 SL에 공급된다. 전술한 동작을 6회 반복함으로써, 액정표시부(1)에 1수평 라인 분의 화상 데이터를 기록할 수 있다. 도 5에 나타내는 디멀티플렉서(37)에서는, 디멀티플렉서 제어신호 SW1∼SW6 및 그 반전 신호에 의해 개폐하는 아날로그 스위치 ASW1∼ASW6이 설치된다.
다음에 타이밍 콘트롤러(4)는, 외부에서 입력되는 마스터 클록 신호 MCLK, 수평동기신호 HSYNC 및 수직동기신호 VSYNC로부터, 게이트선 구동회로(2)의 제어신호(STY, CLKY), 소스선 구동회로(3)의 제어신호를 생성한다. 또한, 소스선 구동회로(3)의 제어신호에는, 수평 시프트 레지스터(31)의 제어신호(STX, CLKX), 제2래치 신호, DAC제어신호, 앰프 제어신호, 디멀티플렉서 제어신호 SW1∼ SW6이 포함되어 있다.
도 6에, 타이밍 콘트롤러(4)의 블럭도를 나타낸다. 도 6에 나타내는 타이밍 콘트롤러(4)는, CLKX생성회로(41), STX·제2래치 신호 생성회로(42), DAC제어신호 생성회로(43), 앰프 제어신호 생성회로(44), 디멀티플렉서 제어신호 생성회로(45), CLKY생성회로(46) 및 STY생성회로(47)에 의해 구성되어 있다. 또한, 통상, 외부에서 입력되는 마스터 클록 신호 MCLK, 수평동기신호 HSYNC 및 수직동기신호 VSYNC는, 저전압진폭이다. 그 때문에 이 신호는, 타이밍 콘트롤러(4)에 입력되기 전에, 전압변환 회로(레벨 시프터)에 의해 고전압 레벨로 변환된다. 단, 본 실시예에서는, 전압변환 회로의 설명을 생략하고 있다.
CLKX생성회로(41)는, 수평 시프트 레지스터(31)에 공급하는 소스 클록 신호 CLKX(이하, CLKX신호라고도 한다)를 생성하는 회로이다. 또한 DAC제어신호 생성회로(43)는, 도 3에 나타나 있는 바와 같이, D/A변환 회로(35)에 공급하는 DAC제어신호를 생성하는 회로이다. 또한 앰프 제어신호 생성회로(44)는, 도 3에 나타나 있는 바와 같이 아날로그 앰프(36)에 공급하는 앰프 제어신호를 생성하는 회로이다. 또한 디멀티플렉서 제어신호 생성회로(45)는 도 3에 나타나 있는 바와 같이 디멀티플렉서(37)에 공급하는 디멀티플렉서 제어신호 SW1∼SW6을 생성하는 회로이다. 또한 CLKY생성회로(46)는, 수직 시프트 레지스터(21)에 공급하는 게이트 클록 신호 CLKY를 생성하는 회로이다. 또한 STY생성회로(47)는, 수직 시프트 레지스터(21)에 공급하는 스타트 신호 STY를 생성하는 회로이다.
도 7에, STX·제2래치신호 발생회로(42)의 블럭도를 나타낸다. 도 7에 나타내는 STX·제2래치신호 발생회로(42)는, 펄스 생성회로(421), 신호전송회로(422) 및 시프트 펄스 생성회로(423)로 구성된다. 펄스 생성회로(421)는, 수평동기신호HSYNC의 하강신호 또는 상승신호를 받아, 소정의 시간경과 후에, 소정 폭의 스타트 신호 STX_0을 생성하는 회로이다.
또한 신호전송회로(422)는, 펄스 생성회로(421)에서 생성된 스타트 신호 STX_O 또는 후술하는 시프트 펄스 생성회로(423)에서 복귀되는 시프트후의 스타트 신호 중 어느 한쪽을 전송하도록 하여, 수평 시프트 레지스터(31)에 출력하는 STX신호로 하고 있다. 이 신호전송회로(422)는, 논리합 회로(OR회로)라도 상관없지만 후술하는 스위치 기능을 가지는 신호전환 회로 쪽이 바람직하다.
시프트 펄스 생성회로(423)는, 스타트 신호인 STX신호와, 소정수의 클록 신호를 입력하는 것으로, 제2래치 신호 및 신호전송회로(422)로 되돌리는 펄스 신호를 생성한다.
도 8에, STX·제2래치 신호 생성회로(42)의 상세한 회로도를 나타낸다. 도 9에, 본 실시예에 따른 화상표시장치의 타이밍 차트를 나타낸다. 또한, 도 9에서는, 1수평 라인 기간을 1주기로 하는 타이밍을, 타이밍 1∼타이밍 264로 나타내고 있다. 또한, 도 9에서는, 1서브 라인을 1주기로 하는 타이밍을, 서브 타이밍 1∼서브 타이밍 44로 나타내고 있다.
도 9를 참조하여, 본 실시예에 따른 화상표시장치, 특히 STX·제2래치 신호 생성회로(42)의 동작에 관하여 설명한다. 우선, 도 9에 나타내는 타이밍 1에서는, 수평동기신호 HSYNC가 "H"에서 "L"로 전환된다. 이 신호는, 도 8의 펄스 생성회로(421)에 나타내는 2개의 지연형 플립플롭(D-FF)(421a)에 의해 소정시간 지연된다. 지연형 플립플롭에 의해 소정시간 지연된 신호는, 2입력 NOR회로(421c)의 한쪽에 입력된다. 한편, 2입력 NOR회로(421c)의 다른 쪽에는, 지연형 플립플롭(421a)에 의해 소정시간 지연된 신호를 다시 2개의 지연형 플립플롭(D-FF)(421b)으로 소정시간 지연하고, 인버터로 반전한 신호가 입력된다.
도 8에 나타내는 펄스 생성회로(421)의 4개의 지연형 플립플롭(421a, b)은, 각각 마스터 클록 신호 MCLK와 그 반전 신호가 입력되어 있다. 2입력 NOR회로(421c)는, 도 9에 나타나 있는 바와 같이, 2개의 지연형 플립플롭(D-FF)(421a)으로 지연시킨 펄스폭(마스터 클록 신호 MCLK의 2주기분)을 가지는 펄스 신호 STX_O을, 타이밍 3, 4의 기간에 출력한다.
스타트 신호 STX_0(이하, STX_0신호라고도 한다)은, 신호전송회로(422)에 입력된다. 본 실시예에 따른 신호전송회로(422)에서는, 트랜스미션 게이트(422a) 및 트랜스미션 게이트(422b)를 구비하고 있고, 수평동기신호 HSYNC와 그 반전 신호로 구성되는 제어신호/STX_SW 및 제어신호 STX_SW에 의해, 트랜스미션 게이트(422a) 및 트랜스미션 게이트(422b)의 동작이 제어되고 있다.
구체적으로는, 타이밍 1∼4(서브 타이밍 1∼4)의 기간에서는, 제어신호 STX_ SW가 "H"가 되고, 제어신호/STX_SW가 "L"이 된다. 그 때문에 신호전송회로(422)의 트랜스미션 게이트(422a)는 ON이 되고, 펄스 생성회로(421)가 출력한 STX_0신호가 STX신호로서 전송된다.
이 STX신호는, 버퍼 회로(도시 생략)를 거쳐 타이밍 콘트롤러(4)의 출력으로서, 수평 시프트 레지스터(31)에 보내진다. 또한 이 STX신호는, 시프트 펄스 생성회로(423)의 지연형 래치 회로(D-latch)(423a)에 입력된다. 지연형 래치 회로(D-latch)(423a)의 각각에 입력되는 CLKX신호의 "H", "L"의 전환 타이밍에 맞추어, 입력된 STX신호는, 펄스 신호(SR1∼SR44)가 차례차례로, 후단의 지연형 래치 회로(423a)로 시프트해 간다.
그리고, 타이밍44, 45(서브 타이밍44, 1)의 기간에 있어서, 펄스 신호 SR42는 "H"가 되고, 이 신호가 버퍼 회로(도시 생략)를 거쳐, 제2래치 신호로서 타이밍 콘트롤러(4)로부터 출력된다. 또한, 타이밍46, 47(서브 타이밍2, 3)의 기간에 있어서, 펄스 신호 SR44는 "H"가 되고, 이 신호가 버퍼 회로(도시 생략)를 거쳐 SR_END신호로서, 신호전송회로(422)로 되돌리는 스타트 신호가 된다.
타이밍46, 47(서브 타이밍2, 3)의 기간은, 제어신호 STX_SW가 "L"이고, 제어신호/STX_SW가 "H"이기 때문에, 트랜스미션 게이트(422b)가 ON이 되고, SR_END신호가 STX신호로서 전송되게 된다.
이후, 타이밍88, 89, 타이밍132, 133, 타이밍176, 177, 타이밍220, 221, 타이밍264, 1(서브 타이밍44, 1)의 기간에 대해서는, 펄스 신호 SR42가 "H"가 되고, 제2래치 신호가 출력된다. 마찬가지로, 타이밍90, 91, 타이밍134, 135, 타이밍178, 179, 타이밍222, 223, 타이밍2, 3(서브 타이밍2, 3)의 기간에 대해서는, SR44가 "H"가 되고, SR_END신호가 출력된다. 이 중, 타이밍90, 91, 타이밍134, 135, 타이밍178, 179, 타이밍222, 223에 대해서는, 제어신호 STX_SW가 "L"이고, 제어신호 /STX_SW가 "H"가 되므로, 트랜스미션 게이트(422b)가 ON이 되고, SR_END신호가 STX신호로서 전송된다.
한편, 타이밍2, 3에서는, 제어신호 STX_SW가 "H"이고, 제어신호/STX_SW가 " L"이 되므로, 트랜스미션 게이트(422b)가 OFF가 되고, SR_END신호는 전송되지 않는다.
이 타이밍2, 3의 기간은, 펄스 생성회로(421)로부터 STX_0신호가 생성되고, 트랜스미션 게이트(422a)가 ON이 되므로, STX_0신호가 STX신호로서 전송된다. 본 실시예에 따른 STX·제2래치 신호 생성회로(42)의 동작은, 상기에서 설명한 동작을 반복해서 행해진다.
또한 도 9에 나타내는 제1래치 신호(LAT1, LAT2, …, LAT40)는, 도 4에 나타내는 수평 시프트 레지스터(31)의 회로에, STX신호 및 CLKX신호를 입력함으로써 생성되는 신호이다.
다음에 신호전송회로(422)에 논리합 회로(OR회로)를 사용하는 것이 아니고, 스위치 기능을 가지는 신호전환 회로(트랜스미션 게이트 422a, b)를 사용하는 이점에 관하여 설명한다. 예를 들면 화상표시장치에 공급되는 전압에 일순의 변동 등이 생겼을 경우, 시프트 펄스 생성회로(423)가 오동작하여, 펄스 신호(SR1∼SR44)의 펄스폭이 커지거나, 항상 "H"상태가 될 가능성이 있다. 만약에 신호전송회로(422)에 논리합 회로(0R회로)를 사용했을 경우, 이상한 펄스 신호(SR1∼SR44)가 신호전송회로(422)와 시프트 펄스 생성회로(423) 사이를 계속해서 루프하게 되어 비정상적인 표시가 된다.
이 비정상적인 상태를 원래로 되돌리기 위해서는, 일단, 전원을 셧다운시키는 방법 또는 시프트 펄스 생성회로(423)를 리셋트하는 방법이 있다. 단, 시프트 펄스 생성회로(423)를 리셋트할 경우에는, 리셋트 기능을 가지고 있을 필요가 있으며(본 실시예에서는 리셋트 기능을 가지고 있지 않은 경우를 도시하고 있다), 시프트 펄스 생성회로(423)에 리셋트 신호를 넣음으로써 표시장치를 재기동시킬 필요가 있다.
그러나, 신호전송회로(422)로서 신호전환 회로(트랜스미션 게이트 422a, b)를 사용했을 경우에는, 수평동기신호 HSYNC가 입력되었을 때, 신호전송회로(422)와 시프트 펄스 생성회로(423) 사이를 루프 하는 신호는 컷오프되어, 펄스 생성회로(421)로부터 새로운 STX신호가 공급되므로, 이상이 발생한 경우에도 1수평 라인 기간내에 들어간다. 따라서, 본 실시예에 따른 STX·제2래치 신호 생성회로(42)는, 시프트 펄스 생성회로(423)의 오동작에 의한 표시 이상을 회피할 수 있는 효과가 있다.
(실시예 2)
실시예 1에서 설명한 도 4에 나타내는 수평 시프트 레지스터(31)와 도 8에 나타내는 시프트 펄스 생성회로(423)는, 복수의 지연형 래치 회로(D-latch)(311, 423a)가 직렬접속되는 회로 구성을 가지고 있는 점에서 공통되고 있다. 따라서, 도 8에 나타내는 시프트 펄스 생성회로(423)의 기능을, 도 4에 나타내는 수평 시프트 레지스터(31)의 회로에 공용시키는 것을 생각할 수 있다. 그래서, 본 실시예에서는, 타이밍 콘트롤러의 시프트 펄스 생성회로를 생략하고, 이 기능을 수평 시프트 레지스터의 회로에 공용시키는 화상표시장치에 대해서, 이하에 설명한다.
우선, 도 1O에, 본 실시예에 따른 화상표시장치인 액정표시장치의 블럭도를 나타낸다. 도 10에 나타내는 액정표시장치는, 행렬 모양으로 화소(서브 화소)가 배치된(도시 생략) 액정표시부(1)와, 각 서브 화소를 구동하기 위한 게이트선 구동회로(2), 소스선 구동회로(3) 및 타이밍 콘트롤러(4)를 구비하고 있다. 액정표시부(1)에 대해서는, 실시예 1과 같은 구성이며, 도 2에 나타나 있는 바와 같은 각 서브 화소에 TFT(박막트랜지스터)(11)와, 이 TFT(11)의 드레인 전극(화소전극)에 접속된 액정 셀(12)과, 액정 셀(12)에 병렬접속된 축적 용량(13)을 구비하고 있다.
다음에 게이트선 구동회로(2)도 실시예 1과 같은 구성이며, 도 10에 나타나 있는 바와 같이 게이트선 주사 신호를 시프트시키는 수직 시프트 레지스터(21)와, 게이트선 구동 버퍼(22)를 구비하고 있다. 또한 소스선 구동회로(3)도 실시예 1과 마찬가지로 구성되어 있으며, 도 10에 나타나 있는 바와 같이 수평 시프트 레지스터(38)와, 디지털 데이터 버스 라인(32)과, 제1래치 회로(33)와, 제2래치 회로(34)와, D/A변환 회로(DAC)(35)와, 아날로그 앰프(Amp.)(36)와, 디멀티플렉서(Demux)(37)를 구비한다.
그러나, 도 10에 나타내는 수평 시프트 레지스터(38)는, 도 1에 나타내는 수평 시프트 레지스터(31)와 달리, 타이밍 콘트롤러(4)로부터 STX_0신호 및 제어신호/STX_SW가 공급되고 있다. 또한 도 10에 나타내는 수평 시프트 레지스터(38)는, 제2래치 신호를 생성하고, 제2래치 회로(34)에 공급하고 있다. 즉, 실시예 1에서 타이밍 콘트롤러(4)안의 STX·제2래치 신호 생성회로가 행해온 기능을, 본 실시예에 서는 수평 시프트 레지스터(38)가 행하고 있다.
한편, 본 실시예의 타이밍 콘트롤러(4)는, 도 11에 나타내는 구성이다. 구체적으로, 도 11에 나타내는 타이밍 콘트롤러(4)의 구성은, STX·제2래치 신호 생성회로(42)가 STX_0신호 생성회로(48)로 치환한 점 외에, 도 6에 나타내는 타이밍 콘트롤러(4)의 구성과 같다. 또한, STX_0신호 생성회로(48)이외의 회로에 대해서는, 본 실시예 1과 같기 때문에 자세한 설명을 생략한다.
STX_0신호 생성회로(48)의 구성은, 도 7 및 도 8에 나타내는 STX·제2래치 신호 생성회로(42)구성에서 신호전송회로(422) 및 시프트 펄스 생성회로(423)를 빼고, 펄스 생성회로(421)로만 한 것이다. 그 때문에 STX_0신호 생성회로(48)는, 마스터 클록 신호 MCLK와 수평동기신호 HSYNC에 의거하여 STX_0신호를 생성하고, 이 STX_0신호를 수평 시프트 레지스터(38)에 출력한다.
다음에 본 실시예에 따른 수평 시프트 레지스터(38)의 회로도를 도 12에 나타낸다. 도 12에 나타내는 수평 시프트 레지스터(38)는, 도 4에 나타내는 수평 시프트 레지스터(31)에 비하여, 신호전송 회로부(381)와 복수의 지연형 래치 회로(382)가 추가되고 있다. 이 신호전송 회로부(381)는, 도 8에 나타내는 신호전송회로(422)와 같은 구성이며, 트랜스미션 게이트(381a, 381b)를 구비하고 있다. 그리고, 신호전송 회로부(381)는, 제어신호/STX_SW 및 제어신호 STX_SW에 의해, 트랜스미션 게이트(381a) 및 트랜스미션 게이트(381b)의 동작을 제어하고 있다. 또한, 제어신호/STX_SW 및 제어신호 STX_SW는, 실시예 1의 경우와 같이 수평동기신호HSYNC와 그 반전 신호이다.
본 실시예에 따른 수평 시프트 레지스터(38)의 동작은, 우선 타이밍 콘트롤러(4)로부터 공급된 STX_0신호가 신호전송 회로부(381)에 입력된다. 또한, 타이밍 콘트롤러(4)로부터 공급된 제어신호/STX_SW는, 인버터(381c)에 입력되어, 그 반전 신호인 제어신호 STX_SW가 생성된다. 이 제어신호/STX_SW 및 제어신호 STX_SW는, 트랜스미션 게이트(381a) 및 트랜스미션 게이트(381b)에 입력된다.
실시예 1에서 설명한 도 9의 타이밍 차트를, 본 실시예에 따른 수평 시프트 레지스터(38)에 사용하여 설명하면, 타이밍 1∼4(서브 타이밍1∼4)의 기간에서는, 제어신호 STX_SW가 "H"가 되고, 제어신호/STX_SW가 "L"이 된다. 그 때문에 신호전송 회로부(381)의 트랜스미션 게이트(381a)는 ON이 되고, 타이밍 콘트롤러(4)로부터 공급된 STX_0신호가 STX신호로서 전송된다.
이 STX신호는, 직렬접속된 지연형 래치 회로(D-latch)(383)에 입력된다. 지연형 래치 회로(D-latch)(383)의 각각에 입력되는 CLKX신호의 "H", "L"의 전환 타이밍에 맞추어, 입력된 STX신호는, 펄스 신호(SR1∼SR40)로서 차례차례로, 후단의 지연형 래치 회로(383)로 시프트해 간다. 그리고, 인접하는 지연형 래치 회로(383)의 각각으로부터 출력된 펄스 신호(SR1∼SR40)가, 2입력의 NANI)회로(384)에 입력된다. 구체적으로는, 펄스 신호 SR1과 펄스 신호 SR2가 NAND회로(384)에 입력되고, 그 출력 신호의 반전 신호가 제1래치 신호 LAT1이 된다. 펄스 신호 SR2와 펄스 신호 SR3가 NAND회로(384)에 입력되고, 그 출력 신호의 반전 신호가 제1래치 신호LAT2가 된다. 동일한 처리를 반복함으로써, 마찬가지로, 제1래치 신호(LAT3∼LAT40)가 생성된다.
또한, 수평 시프트 레지스터(38)는, 4개의 지연형 래치 회로(382)를 추가하고 있기 때문에, 타이밍44, 45(서브 타이밍44, 1)의 기간에 있어서, 펄스 신호 SR42는 "H"가 되고, 이 신호가 버퍼 회로(도시 생략)를 거쳐, 제2래치 신호로서 출력된다. 또한, 타이밍46, 47(서브 타이밍2, 3)의 기간에 있어서, 펄스 신호 SR44는 "H"가 되고, 이 신호가 버퍼 회로(도시 생략)를 거쳐 SR_END신호로서, 신호전송 회로부(381)로 되돌리는 스타트 신호가 된다.
타이밍46, 47(서브 타이밍2, 3)의 기간은, 제어신호 STX_SW가 "L"이고, 제어신호/STX_SW가 "H"이기 때문에, 트랜스미션 게이트(381b)가 ON이 되고, SR_END신호가 STX신호로서 전송된다. 이후, 같은 동작이 반복된다.
이와 같이, 본 실시예에서는, 신호전송회로로 되돌리는 스타트 신호 및 제2래치 신호를 생성하는 시프트 펄스 생성회로의 기능을 수평 시프트 레지스터(38)의 회로에 공용시킴으로써, 타이밍 콘트롤러(4)의 배치 면적을 삭감할 수 있고, 또한 소비 전력의 저감을 도모할 수 있다. 특히, 본 실시예에서는, 수평 시프트 레지스터(38)를 구성하는 복수의 지연형 래치 회로(382, 383)가, 스타트 신호 STX, 제1래치 신호 및 제2래치 신호의 생성에 공용되는 예를 도시했다.
또한, 실시예 1 및 2에서 사용한 지연형 플립플롭(D-FF)(421a, b)은, 복수의 클록 인버터(clocked inverter)로 구성된 지연형 플립플롭이며, 회로예를 도 13에 나타낸다. 또한 실시예 1 및 2에서 사용한 지연형 래치 회로(D-latch)(311, 382, 383, 423a)는, 복수의 클록 인버터로 구성된 지연형 래치 회로이며, 회로 예를 도 14에 나타낸다. 단, 본 발명에 사용하는 지연형 플립플롭 및 지연형 래치 회로는, 클록 인버터에 한정되지 않고, 다른 구성의 것이어도 상관없다.
또한 실시예 1 및 2에서는, 화상표시장치의 예로서 액정표시장치의 경우에 관하여 설명했다. 그러나, 본 발명은 이에 한정되지 않고 복수의 소스선 및 복수의 게이트 선이 나란히 설치되어, 소스선과 게이트 선이 교차하는 근방의 각각에 화소 트랜지스터가 형성된 표시부를 가지는 화상표시장치이면 된다. 예를 들면 액티브 매트릭스형의 유기 EL등이 본 발명의 화상표시장치에 적용된다.
본 발명에 기재된 화상표시장치는, 타이밍 콘트롤러가, 수평동기신호로부터 상기 수평 시프트 레지스터의 스타트 신호를 생성하는 펄스 생성회로와, 상기 수평동기신호에 의거하여 상기 스타트 신호의 전송을 제어하는 신호전송회로와, 상기 스타트 신호를 소정의 기간 시프트시켜 상기 제2래치 회로를 제어하는 제2래치 신호를 생성하는 동시에, 시프트후의 상기 스타트신호를 상기 신호전송회로로 되돌리는 시프트 펄스 생성회로를 구비하므로, 복수의 소스선을 여러번에 나누어서 구동할 경우에, 소비 전력이 낮고, 또한 안정되게 스타트 신호 및 제2래치 신호를 생성할 수 있는 효과가 있다.

Claims (8)

  1. 복수의 소스선 및 복수의 게이트 선이 나란히 설치되어, 상기 소스선과 상기 게이트 선과의 교점 근방에, 각각 화소 트랜지스터가 형성된 표시부와,
    상기 게이트 선을 구동하는 게이트선 구동회로와,
    상기 소스선을 구동하는 소스선 구동회로와,
    상기 게이트선 구동회로 및 상기 소스선 구동회로의 타이밍을 제어하는 타이밍 콘트롤러를 구비하는 화상표시장치이며,
    상기 소스선 구동회로는,
    계조 데이터를 래치하는 제1래치 신호를 생성하는 수평 시프트 레지스터와,
    상기 수평 시프트 레지스터의 상기 제1래치 신호에 근거하여, 상기 계조 데이터를 래치하는 복수의 제1래치 회로와,
    상기 제1래치 회로의 각각에 대응하여 설치되고, 상기 제1래치 회로에서 래치된 제1래치 데이터를 동 타이밍으로 래치하는 복수의 제2래치 회로와,
    상기 제2래치 회로에서 래치된 제2래치 데이터를 아날로그 계조전압으로 변환하는 복수의 D/A변환 회로와,
    복수의 상기 소스선을 여러번에 나누어 구동할 수 있도록, 상기 D/A변환 회로로부터 상기 소스선으로의 상기 아날로그 계조전압의 공급을 전환하는 디멀티플렉서를 구비하고,
    상기 타이밍 콘트롤러는,
    수평동기신호로부터 상기 수평 시프트 레지스터의 스타트 신호를 생성하는 펄스생성 회로와,
    상기 수평동기신호에 의거하여 상기 스타트 신호의 전송을 제어하는 신호전송회로와,
    상기 스타트 신호를 소정 기간 시프트시켜 상기 제2래치 회로를 제어하는 제2래치 신호를 생성하는 동시에, 시프트후의 상기 스타트 신호를 상기 신호전송회로로 되돌리는 시프트 펄스 생성회로를 구비하는 것을 특징으로 하는 화상표시장치.
  2. 복수의 소스선 및 복수의 게이트 선이 나란히 설치되어, 상기 소스선과 상기 게이트 선과의 교점근방에, 각각 화소 트랜지스터가 형성된 표시부와,
    상기 게이트 선을 구동하는 게이트선 구동회로와,
    상기 소스선을 구동하는 소스선 구동회로와,
    상기 게이트선 구동회로 및 상기 소스선 구동회로의 타이밍을 제어하는 타이밍 콘트롤러를 구비하는 화상표시장치이며,
    상기 소스선 구동회로는,
    계조 데이터를 래치 하는 제1래치 신호를 생성하는 수평 시프트 레지스터와,
    상기 수평 시프트 레지스터의 상기 제1래치 신호에 근거하여, 상기 계조 데이터를 래치하는 복수의 제1래치 회로와,
    상기 제1래치 회로의 각각 대응하여 설치되고, 상기 제1래치 회로에서 래치 된 제1래치 데이터를 동 타이밍으로 래치하는 복수의 제2래치 회로와,
    상기 제2래치 회로에서 래치된 제2래치 데이터를 아날로그 계조전압으로 변환하는 복수의 D/A변환 회로와,
    복수의 상기 소스선을 여러번에 나누어서 구동할 수 있도록, 상기 D/A변환 회로로부터 상기 소스선으로의 상기 아날로그 계조전압의 공급을 전환하는 디멀티플렉서를 구비하고,
    상기 타이밍 콘트롤러는,
    수평동기신호로부터 상기 수평 시프트 레지스터의 스타트 신호를 생성하는 펄스생성 회로를 구비하고,
    상기 수평 시프트 레지스터는,
    상기 수평동기신호에 의거하여 상기 스타트 신호의 전송을 제어하는 신호전송회로와,
    상기 스타트 신호를 소정 기간 시프트시키는 것으로, 상기 계조 데이터를 래치하는 상기 제1래치 신호 및 상기 제2래치 회로를 제어하는 제2래치 신호를 생성하는 동시에, 시프트후의 상기 스타트 신호를 상기 신호전송회로로 되돌리는 회로부를 구비하는 것을 특징으로 하는 화상표시장치.
  3. 제 1항 또는 제 2항에 있어서,
    상기 신호전송회로가, 상기 수평동기신호에 의거하여 개폐가 제어되는 스위 치 기능을 가지는 신호전환 회로인 것을 특징으로 하는 화상표시장치.
  4. 제 3항에 있어서,
    상기 신호전환 회로는, 복수의 트랜스미션 게이트로 구성되는 것을 특징으로 하는 화상표시장치.
  5. 제 1항에 있어서,
    상기 시프트 펄스 생성회로는, 복수의 지연형 래치 회로로 구성되는 것을 특징으로 하는 화상표시장치.
  6. 제 2항에 있어서,
    상기 수평 시프트 레지스터의 상기 회로부는, 상기 제1래치 신호 및 상기 제2래치 신호의 생성에 공용되는 복수의 지연형 래치 회로를 구비하는 것을 특징으로 하는 화상표시장치.
  7. 제 1항에 있어서,
    상기 게이트선 구동회로, 상기 소스선 구동회로 및 상기 타이밍 콘트롤러로 구성하는 능동소자가 박막트랜지스터인 것을 특징으로 하는 화상표시장치.
  8. 제 2항에 있어서,
    상기 게이트선 구동회로, 상기 소스선 구동회로 및 상기 타이밍 콘트롤러를 구성하는 능동소자가 박막트랜지스터인 것을 특징으로 하는 화상표시장치.
KR1020070026551A 2006-03-20 2007-03-19 화상표시장치 KR100862602B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006076010A JP4943033B2 (ja) 2006-03-20 2006-03-20 画像表示装置
JPJP-P-2006-00076010 2006-03-20

Publications (2)

Publication Number Publication Date
KR20070095221A true KR20070095221A (ko) 2007-09-28
KR100862602B1 KR100862602B1 (ko) 2008-10-09

Family

ID=38517253

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070026551A KR100862602B1 (ko) 2006-03-20 2007-03-19 화상표시장치

Country Status (5)

Country Link
US (1) US20070216631A1 (ko)
JP (1) JP4943033B2 (ko)
KR (1) KR100862602B1 (ko)
CN (1) CN101042845A (ko)
TW (1) TW200737098A (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007183373A (ja) * 2006-01-05 2007-07-19 Nec Electronics Corp 表示制御装置
JP5244402B2 (ja) * 2008-01-11 2013-07-24 株式会社ジャパンディスプレイセントラル 液晶表示装置
JP5202084B2 (ja) * 2008-04-22 2013-06-05 三菱電機株式会社 タイミングコントローラ、画像信号線駆動回路および画像表示装置
JP5375007B2 (ja) * 2008-09-30 2013-12-25 セイコーエプソン株式会社 マトリクス装置の駆動回路、マトリクス装置、画像表示装置、電気泳動表示装置、及び電子機器
CN102254531B (zh) * 2011-07-03 2012-12-12 苏州达方电子有限公司 液晶显示器驱动电路
US9269321B2 (en) 2013-02-20 2016-02-23 Apple Inc. Display panel source line driving circuitry
CN103383841B (zh) * 2013-07-02 2015-09-09 旭曜科技股份有限公司 减少闩锁组件数量的源级驱动装置
KR101562899B1 (ko) * 2014-05-07 2015-10-23 주식회사 동부하이텍 데이터 드라이버 및 이를 포함하는 디스플레이 장치
JP6828247B2 (ja) * 2016-02-19 2021-02-10 セイコーエプソン株式会社 表示装置及び電子機器
CN107180619B (zh) * 2017-07-26 2021-01-26 京东方科技集团股份有限公司 锁存器及其驱动方法、源极驱动电路及显示装置
CN111192546B (zh) * 2018-11-15 2023-08-15 群创光电股份有限公司 显示面板及电子装置
CN112908233B (zh) * 2019-11-19 2024-02-06 京东方科技集团股份有限公司 地址锁存器、显示装置及地址锁存方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0348889A (ja) * 1989-07-17 1991-03-01 Fuji Electric Co Ltd 表示パネル装置用走査回路
US7301520B2 (en) * 2000-02-22 2007-11-27 Semiconductor Energy Laboratory Co., Ltd. Image display device and driver circuit therefor
JP2002013993A (ja) * 2000-04-25 2002-01-18 Sony Corp アクティブマトリクス回路及びその駆動方法と面圧力分布検出装置
JP2001337657A (ja) 2000-05-29 2001-12-07 Toshiba Corp 液晶表示装置
JP4106865B2 (ja) * 2000-12-07 2008-06-25 ソニー株式会社 アクティブマトリクス型表示装置および携帯端末
JP4016201B2 (ja) * 2003-04-08 2007-12-05 ソニー株式会社 表示装置

Also Published As

Publication number Publication date
KR100862602B1 (ko) 2008-10-09
JP2007249106A (ja) 2007-09-27
TW200737098A (en) 2007-10-01
US20070216631A1 (en) 2007-09-20
CN101042845A (zh) 2007-09-26
JP4943033B2 (ja) 2012-05-30

Similar Documents

Publication Publication Date Title
KR100862602B1 (ko) 화상표시장치
KR101236484B1 (ko) 표시장치 및 휴대단말
EP3229226A1 (en) Shift register unit, driving method therefor, gate drive circuit, and display device
US7505022B2 (en) Shift register and display device
US20100265234A1 (en) Driver and display apparatus using the same
WO2013084813A1 (ja) 表示装置および電子機器
JP2021529410A (ja) シフトレジスターおよび駆動方法、ゲート駆動回路および表示装置
JP2005234057A (ja) 画像表示装置
US7650373B2 (en) Source driver with multi-channel shift register
CN107644627B (zh) 显示控制设备和显示面板模块
US10522086B2 (en) AMOLED scan driving circuit and method, liquid crystal display panel and device
US6266041B1 (en) Active matrix drive circuit
WO2019107197A1 (ja) 液晶表示装置及びその駆動方法
JP7529819B2 (ja) ゲートドライバ、データドライバ、およびこれを用いた表示装置
KR101075546B1 (ko) 디스플레이 디바이스의 구동 회로
JP4175058B2 (ja) 表示駆動回路及び表示装置
JP3637898B2 (ja) 表示駆動回路及びこれを備えた表示パネル
US20070159439A1 (en) Liquid crystal display
US8330745B2 (en) Pulse output circuit, and display device, drive circuit, display device, and pulse output method using same circuit
US20100001985A1 (en) Dot-matrix display charging control method and system
KR20060065275A (ko) 액정표시장치의 소스 구동회로 및 소스구동 방법
JP2004127509A (ja) シフトレジスタ回路および画像表示装置
JP2007208401A (ja) 遅延型フリップフロップ回路、およびこれを用いた画像表示装置
JP4947167B2 (ja) 表示装置および携帯端末
JP4444325B2 (ja) 画像表示装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120924

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20130924

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20141001

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150917

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160921

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20170920

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee