KR20070094406A - 스택 패키지 - Google Patents

스택 패키지 Download PDF

Info

Publication number
KR20070094406A
KR20070094406A KR1020060025048A KR20060025048A KR20070094406A KR 20070094406 A KR20070094406 A KR 20070094406A KR 1020060025048 A KR1020060025048 A KR 1020060025048A KR 20060025048 A KR20060025048 A KR 20060025048A KR 20070094406 A KR20070094406 A KR 20070094406A
Authority
KR
South Korea
Prior art keywords
chip
bump
stack package
lead
package
Prior art date
Application number
KR1020060025048A
Other languages
English (en)
Inventor
윤종필
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060025048A priority Critical patent/KR20070094406A/ko
Publication of KR20070094406A publication Critical patent/KR20070094406A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/1303—Apparatus specially adapted to the manufacture of LCDs
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B65—CONVEYING; PACKING; STORING; HANDLING THIN OR FILAMENTARY MATERIAL
    • B65G—TRANSPORT OR STORAGE DEVICES, e.g. CONVEYORS FOR LOADING OR TIPPING, SHOP CONVEYOR SYSTEMS OR PNEUMATIC TUBE CONVEYORS
    • B65G49/00—Conveying systems characterised by their application for specified purposes not otherwise provided for
    • B65G49/05—Conveying systems characterised by their application for specified purposes not otherwise provided for for fragile or damageable materials or articles
    • B65G49/06—Conveying systems characterised by their application for specified purposes not otherwise provided for for fragile or damageable materials or articles for fragile sheets, e.g. glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68714—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
    • H01L21/68785—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by the mechanical construction of the susceptor, stage or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Nonlinear Science (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Optics & Photonics (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

본 발명은 스택 패키지를 개시한다. 개시된 본 발명의 스택 패키지는, 페이스 업 방식으로 배치된 센터 패드형의 제1칩과, 상기 제1칩의 본딩패드에 부착된 제1범프와, 상기 제1칩 상부에 배치하며, 페이스 다운 방식으로 배치된 센터 패드형의 제2칩과, 상기 제2칩의 본딩패드에 부착된 제2범프와, 상기 제1범프와 제2범프 사이에 개재되어 제1칩과 제2칩을 전기적으로 연결시키는 리드와, 상기 제1칩과 제2칩 및 리드의 일부를 밀봉하는 봉지제를 포함하는 것을 특징으로 한다.

Description

스택 패키지{STACK PACKAGE}
도 1은 종래의 스택 패키지를 도시한 단면도.
도 2는 본 발명의 실시예에 따른 스택 패키지를 도시한 단면도.
도 3은 본 발명의 실시예에 따른 스택 패키지를 도시한 레이아웃도.
* 도면의 주요부분에 대한 부호의 설명 *
210 : 제1칩 B1 : 제1범프
220 : 제2칩 B2 : 제2범프
230 : 리드 T : 접착성 테이프
240 : 봉지제
본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는, 제품의 높이를 낮추어 칩의 실장 밀도를 높일 수 있는 스택 패키지에 관한 것이다.
전기·전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 용량 증대, 다시말해, 메모리 칩 의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다. 그러나, 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서, 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 스택(stack) 기술이 제안되었다.
반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 반도체 칩, 또는, 반도체 패키지를 수직으로 쌓아 올리는 것으로서, 이러한 스택 기술에 의하면, 예를들어, 2개의 64M DRAM을 스택하여 128M DRAM으로 구성할 수 있고, 또, 2개의 128M DRAM을 스택하여 256M DRAM으로 구성할 수 있다. 또한, 스택 패키지는 메모리 용량 증대는 물론, 실장 밀도 및 실장 면적 사용의 효율성 측면에서 잇점이 있기 때문에, 이러한 스택 패키지에 대한 연구 및 개발은 가속화되고 있는 실정이다.
도 1은 종래 기술에 따라 2개의 TSOP(Thin Small Outline Package)를 스택하여 제조된 스택 패키지를 도시한 단면도이다.
도 1을 참조하면, 종래의 스택 패키지는 개별 공정을 통해 제작된 제1패키지(110 : 이하, 바텀 패키지라 칭함)와 제2패키지(120 : 이하, 탑 패키지라 칭함)가 상·하에 배치되고, 각 패키지(110, 120)의 외부로 인출된 리드 프레임(lead frame)의 아웃리드들(130a, 130b ; 이하, 핀이라 칭함)은 동축 선상에 배치되어 동일 기능을 하는 것들끼리 상호 연결된다. 도면부호 A 부분은 핀들(130a, 130b)간의 조인트 부분을 나타내며, 도면부호 T는 접착성 테이프를 나타낸다.
여기서, 바텀 패키지(110) 및 탑 패키지(120)는, 칩(11, 12)의 본딩패드들이 범프(B1, B2)에 의해 리드 프레임의 인너리드들(13a, 13b)과 각각 접속되고, 상기 칩(11, 12)과 이에 접속된 인너리드들(13a, 13b)을 포함한 일정 공간 영역이 에폭시 몰딩 컴파운드와 같은 봉지제(140a, 140b)로 밀봉된 구조이다.
그러나, 전술한 바와 같이 TSOP 적층 패키지는 패키지 두 개를 적층하기 때문에 제품의 두께가 두꺼워지므로 실장 밀도가 낮아진다는 문제가 있다.
또한, 전술한 종래 기술에서는 바텀 패키지와 탑 패키지는 그들 간의 전기적 접속을 위해 동축 선상에 배치되어 동일 기능을 행하는 핀들끼리 각각 상호 연결되는데, 이때, 핀들간 오정렬(mis-align)을 포함한 접속 공정의 문제로 핀들 간의 연결 부분인 솔더 조인트(solder joint)의 신뢰성이 확보되지 못하는 문제점이 있다.
한편, 상기 종래 기술에서는 본딩패드가 칩 외곽부에 있는 에지 패드형 칩으로 패키지를 제조한 경우에 대해서 도시하고 설명하였지만, 본딩패드가 칩의 중앙부에 위치한 센터 패드형 칩으로 패키지를 제조하는 경우에도 전술한 바와 같은 동일한 문제가 발생한다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 스택 패키지의 높이를 낮추어 실장 밀도를 높이고 아울러 핀들 간의 연결 부분인 솔더 조인트의 신뢰성 미확보 문제를 방지할 수 있는 새로운 구조를 갖는 스택 패키지를 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 스택 패키지는, 페이스 업 방 식으로 배치된 센터 패드형의 제1칩; 상기 제1칩의 본딩패드에 부착된 제1범프; 상기 제1칩 상부에 배치하며, 페이스 다운 방식으로 배치된 센터 패드형의 제2칩; 상기 제2칩의 본딩패드에 부착된 제2범프; 상기 제1범프와 제2범프 사이에 개재되어 제1칩과 제2칩을 전기적으로 연결시키는 리드; 및 상기 제1칩과 제2칩 및 리드의 일부를 밀봉하는 봉지제;를 포함하는 것을 특징으로 한다.
여기서, 상기 리드는 제1범프 및 제2범프와 만나는 부분에 홈을 갖는다.
상기 리드는 솔더페이스트를 매개로해서 제1범프 및 제2범프에 부착된다.
상기 리드는 교번적으로 칩의 양측으로 연장되게 배치된다.
상기 리드와 제1칩 및 제2칩 사이 각각에 접착성 테이프가 개재된다.
(실시예)
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 설명하도록 한다.
도 2 및 도 3은 본 발명의 실시예에 따른 스택 패키지를 설명하기 위한 단면도 및 레이아웃도이다.
도 2를 참조하면, 본 발명의 스택 패키지는 페이스 업(face up) 방식으로 배치된 센터 패드형의 제1칩(210)과, 상기 제1칩(210)의 본딩패드에 부착된 제1범프(B1)와, 상기 제1칩(210) 상부에 배치하며, 페이스 다운(face down) 방식으로 배치된 센터 패드형의 제2칩(220)과, 상기 제2칩(220)의 본딩패드에 부착된 제2범프(B2)와, 상기 제1범프(B1)와 제2범프(B2) 사이에 개재되어 제1칩(210)과 제2칩(220)을 전기적으로 연결시키는 리드(230) 및 상기 제1칩(210)과 제2칩(220) 및 리 드(230)의 일부를 밀봉하는 봉지제(240)로 구성된다.
여기서, 상기 리드(230)는 제1범프(B1) 및 제2범프(B2)와 만나는 부분에 홈을 갖고, 상기 홈 부분에 도포된 솔더페이스트를 매개로해서 제1범프(B1) 및 제2범프(B2)에 부착된다.
그리고, 상기 리드(230)와 제1칩(210) 및 제2칩(220) 사이 각각에는 접착성 테이프(T)가 개재된다.
한편, 본 발명의 스택 패키지의 레이아웃도인 도 3을 참조하면, 상기 도 2에서 설명한 칩들(제1칩 및 제2칩)과 리드(230) 및 접착성 테이프(T)의 위치 관계를 보다 잘 확인할 수 있는데, 도시된 바와 같이, 상기 리드(230)는 교번적으로 칩의 양측으로 연장되게 배치되며, 접착성 테이프(T) 칩의 가장자리 부분에서 칩과 리드(230) 사이에 개재된다.
이와 같이, 본 발명은 본딩패드에 범프가 부착된 센터 패드형의 칩 한 쌍을 범프끼리 마주보게 배치한 후, 상기 범프들을 리드를 매개로해서 전기적으로 연결시켜줌으로서, 종래의 TSOP 패키지 두 개를 적층한 경우 보다 제품의 높이를 낮출 수 있어서, 칩의 실장 밀도를 높일 수 있다.
또한, 본 발명의 스택 패키지 구조에서는 리드 간의 연결지점, 즉, 솔더 조인트(solder joint) 부분이 없기 때문에 솔도 조인트에 기인하는 불량 발생 요인을 원천적으로 방지하여 패키지의 신뢰성 및 제조 수율을 증가시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 칩들 각각의 본딩패드에 범프를 부착하고, 상기 칩들을 범프끼리 마주보도록 배치한 후, 상기 마주보는 한 쌍의 범프를 하나의 리드에 부착하여 상기 리드를 매개로해서 칩들을 전기적으로 연결시킨 후, 상기 칩들을 봉지제로 밀봉시킴으로서, 종래의 TSOP 두 개를 적층하는 경우 보다 패키지 제품의 높이를 낮추어 칩의 실장 밀도를 높일 수 있다.
또한, 본 발명에서는 리드 간의 연결지점, 즉, 솔더 조인트(solder joint) 부분이 없이 스택 패키지를 제조하기 때문에 솔도 조인트에 기인하는 불량 발생 요인을 원천적으로 방지하여 패키지의 신뢰성 및 제조 수율을 증가시킬 수 있다.

Claims (5)

  1. 페이스 업 방식으로 배치된 센터 패드형의 제1칩;
    상기 제1칩의 본딩패드에 부착된 제1범프;
    상기 제1칩 상부에 배치하며, 페이스 다운 방식으로 배치된 센터 패드형의 제2칩;
    상기 제2칩의 본딩패드에 부착된 제2범프;
    상기 제1범프와 제2범프 사이에 개재되어 제1칩과 제2칩을 전기적으로 연결시키는 리드; 및
    상기 제1칩과 제2칩 및 리드의 일부를 밀봉하는 봉지제;
    를 포함하는 것을 특징으로 하는 스택 패키지.
  2. 제 1 항에 있어서, 상기 리드는 제1범프 및 제2범프와 만나는 부분에 홈을 갖는 것을 특징으로 하는 스택 패키지.
  3. 제 1 항에 있어서, 상기 리드는 솔더페이스트를 매개로해서 제1범프 및 제2범프에 부착된 것을 특징으로 하는 스택 패키지.
  4. 제 1 항에 있어서, 상기 리드는 교번적으로 칩의 양측으로 연장되게 배치된 것을 특징으로 하는 스택 패키지.
  5. 제 1 항에 있어서, 상기 리드와 제1칩 및 제2칩 사이 각각에 개재된 접착성 테이프를 더 포함하는 것을 특징으로 하는 스택 패키지.
KR1020060025048A 2006-03-17 2006-03-17 스택 패키지 KR20070094406A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060025048A KR20070094406A (ko) 2006-03-17 2006-03-17 스택 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060025048A KR20070094406A (ko) 2006-03-17 2006-03-17 스택 패키지

Publications (1)

Publication Number Publication Date
KR20070094406A true KR20070094406A (ko) 2007-09-20

Family

ID=38688321

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060025048A KR20070094406A (ko) 2006-03-17 2006-03-17 스택 패키지

Country Status (1)

Country Link
KR (1) KR20070094406A (ko)

Similar Documents

Publication Publication Date Title
KR20060120365A (ko) 반도체 칩 적층 패키지
KR20110030087A (ko) 반도체 패키지
US8736075B2 (en) Semiconductor chip module, semiconductor package having the same and package module
US8237291B2 (en) Stack package
US9293350B2 (en) Semiconductor package system with cavity substrate and manufacturing method therefor
KR20090098067A (ko) 스택 패키지 및 그의 제조방법
KR20090088271A (ko) 스택 패키지
KR20090022771A (ko) 스택 패키지
KR20120101886A (ko) 패키지 모듈
KR20080067891A (ko) 멀티 칩 패키지
KR20070094406A (ko) 스택 패키지
KR20110107117A (ko) 반도체 패키지
KR100826976B1 (ko) 플래나 스택 패키지
KR20110050028A (ko) 인쇄회로기판 및 이를 포함하는 반도체 패키지
KR20070078953A (ko) 적층형 패키지
KR20060128376A (ko) 칩 스택 패키지
KR20090077580A (ko) 멀티 칩 패키지
KR20080074662A (ko) 스택 패키지
KR100631945B1 (ko) 스택 패키지
KR101019705B1 (ko) 반도체 패키지 제조용 기판 및 이를 이용한 반도체 패키지
KR20070088046A (ko) 멀티 칩 패키지
KR20070088058A (ko) 멀티 칩 패키지
KR20110123506A (ko) 반도체 패키지용 기판 및 이를 포함하는 반도체 패키지
KR20090011969A (ko) 스택 패키지
KR20120093580A (ko) 반도체 패키지

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination