KR20070092663A - 뱅크 구조물로의 재료의 잉크-젯 인쇄에 의한 장치의 제조및 엠보싱 툴 - Google Patents

뱅크 구조물로의 재료의 잉크-젯 인쇄에 의한 장치의 제조및 엠보싱 툴 Download PDF

Info

Publication number
KR20070092663A
KR20070092663A KR1020070023417A KR20070023417A KR20070092663A KR 20070092663 A KR20070092663 A KR 20070092663A KR 1020070023417 A KR1020070023417 A KR 1020070023417A KR 20070023417 A KR20070023417 A KR 20070023417A KR 20070092663 A KR20070092663 A KR 20070092663A
Authority
KR
South Korea
Prior art keywords
manufacturing
electronic device
layer
valley
depositing
Prior art date
Application number
KR1020070023417A
Other languages
English (en)
Inventor
šœ푸 리
크리스토퍼 뉴섬
데이비드 러셀
토마스 쿠글러
Original Assignee
세이코 엡슨 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세이코 엡슨 가부시키가이샤 filed Critical 세이코 엡슨 가부시키가이샤
Publication of KR20070092663A publication Critical patent/KR20070092663A/ko

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
    • B41M—PRINTING, DUPLICATING, MARKING, OR COPYING PROCESSES; COLOUR PRINTING
    • B41M1/00—Inking and printing with a printer's forme
    • B41M1/24—Inking and printing with a printer's forme combined with embossing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
    • B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
    • B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
    • B41J2/005—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by bringing liquid or particles selectively into contact with a printing material
    • B41J2/01—Ink jet
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
    • B41M—PRINTING, DUPLICATING, MARKING, OR COPYING PROCESSES; COLOUR PRINTING
    • B41M3/00—Printing processes to produce particular kinds of printed work, e.g. patterns
    • B41M3/06—Veined printings; Fluorescent printings; Stereoscopic images; Imitated patterns, e.g. tissues, textiles
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/805—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/10—Deposition of organic active material
    • H10K71/12—Deposition of organic active material using liquid deposition, e.g. spin coating
    • H10K71/13—Deposition of organic active material using liquid deposition, e.g. spin coating using printing techniques, e.g. ink-jet printing or screen printing
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/10—Deposition of organic active material
    • H10K71/12—Deposition of organic active material using liquid deposition, e.g. spin coating
    • H10K71/13—Deposition of organic active material using liquid deposition, e.g. spin coating using printing techniques, e.g. ink-jet printing or screen printing
    • H10K71/135—Deposition of organic active material using liquid deposition, e.g. spin coating using printing techniques, e.g. ink-jet printing or screen printing using ink-jet printing
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/10—Organic polymers or oligomers
    • H10K85/111—Organic polymers or oligomers comprising aromatic, heteroaromatic, or aryl chains, e.g. polyaniline, polyphenylene or polyphenylene vinylene
    • H10K85/113—Heteroaromatic compounds comprising sulfur or selene, e.g. polythiophene
    • H10K85/1135—Polyethylene dioxythiophene [PEDOT]; Derivatives thereof
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/821—Patterning of a layer by embossing, e.g. stamping to form trenches in an insulating layer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T156/00—Adhesive bonding and miscellaneous chemical manufacture
    • Y10T156/10—Methods of surface bonding and/or assembly therefor
    • Y10T156/1002—Methods of surface bonding and/or assembly therefor with permanent bending or reshaping or surface deformation of self sustaining lamina
    • Y10T156/1039—Surface deformation only of sandwich or lamina [e.g., embossed panels]

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Optics & Photonics (AREA)
  • Health & Medical Sciences (AREA)
  • General Health & Medical Sciences (AREA)
  • Textile Engineering (AREA)
  • Vascular Medicine (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

본 발명은 전자 장치의 제조에 관한 것이다. 본 발명에 따른 전자 장치 제조 방법은, 워크피스(work piece)의 표면에 적어도 2개 레벨의 두께 콘트라스트를 갖는 마이크로구조물을 형성하도록 엠보싱 툴(204)을 이용하여 워크피스(200,202)의 표면을 엠보싱하는 단계와, 상기 마이크로구조물에 기능성 재료를 함유하는 액체(208)를 증착하는 단계를 포함한다. 바람직한 실시예에서, 액체(208)를 증착하는 단계는 잉크-젯 인쇄를 포함한다. 워크피스(200,202)에 마이크로구조물을 형성하기 위한 엠보싱 툴(204)이 개시되며, 엠보싱 툴(204)은 제 1 표면과, 제 1 표면에 대해 적어도 2개의 상이한 높이의 스텝(step)을 포함한다.
Figure 112007019365791-PAT00001
엠보싱, 단차, 잉크-젯 인쇄, 친화, 반발, 뱅크 구조물

Description

뱅크 구조물로의 재료의 잉크-젯 인쇄에 의한 장치의 제조 및 엠보싱 툴{DEVICE FABRICATION BY INK-JET PRINTING MATERIALS INTO BANK STRUCTURES, AND EMBOSSING TOOL}
도 1a 내지 도 1e는 고해상도 잉크-젯 인쇄 구조물을 형성하기 위한 종래의 방법을 도시한 도면.
도 2a 내지 도2c는 본 발명의 실시예에 따른, 다단 엠보싱 툴을 이용한 엠보싱 및 에칭 공정을 도시한 도면.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 캐패시터 구조물 제조 공정을 도시한 도면.
도 4a 내지 도 4j는 본 발명의 실시예에 따른 쇼트 채널 TFT 제조 공정을 도시한 도면.
도 5는 종래의 잉크-젯 인쇄 기술에 의해 형성된, 뱅크 오염(contamination)으로 인한 결함을 갖는 구조물을 도시한 도면.
도 6a 내지 도 6g는 본 발명의 실시예에 따른 엠보싱 툴의 제조 공정을 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명
200: 기판 202: 폴리머층
204: 엠보싱 툴 206: 표면
208: 제 1 전극 210: 스탬프
214: 기능성 재료층 216: 제 2 전극
본 발명은 전자 장치의 제조 방법 및 엠보싱 툴에 관한 것이다.
유기 및 무기 용제 처리가능한 재료에 기초한 전자기기가 지난 수십년간 주된 연구 대상이였다. 이들 재료는 발광 다이오드(LEDs), 광전지(photovoltaic cells) 및 박막 트랜지스터(TFTs) 등과 같이 광범위의 어플리케이션에 이용되는 잠재성(potential)이 있는 것으로 입증되었다. 최근 패터닝 기술의 발전은, 강성(rigid) 및 가요성(flexible)의 모든 기판 상에서의 대면적 집적 장치의 제조에 대한 그들의 잠재성을 더욱 입증하였다. 광학적 리소그래피, 마이크로-엠보싱, 소프트-콘택 인쇄, 스크린 인쇄, 잉크-젯 인쇄 및 광학적 간섭 리소그래피 등의 각종 제조 기술이 전자 장치의 제조를 위해 채용될 수 있다. 이들 기술은 상당한 고해상 패터닝을 가능하게 하지만, 기판 상에 미리 형성되어 있는 구조물과의 필수적인 툴 정렬(tool alignment)이 어렵다. 정밀한 정렬은, 기판의 휨, 열 팽창 또는 수축 발생으로 인하여, 대면적의 가요성 기판인 경우 특히 곤란하다. 게다가, 롤-투-롤(roll-to-roll) 제조 기술의 경우, 이송(transfer) 중 기판에 가해지는 장력(tention)으로 인한 불균일한 뒤틀림(distortion)은 정렬을 더욱 곤란하게 할 수 있다.
잉크-젯 인쇄는 전자 장치의 제조에 있어 매우 촉망되는 기술이지만, 현재 이용가능한 자유-형식(free-format) 인쇄 해상도(대략 50㎛)는 전자 산업의 요구를 충족시키기에 부족하다. 잉크-젯 인쇄를 이용하여 고해상도의 구조물을 취득하기 위해, 필릭/포빅(philic/phobic) 콘트라스트를 갖는 뱅크 구조물이 채용되어 프린트 액체(plinted liquid)을 한정함으로써 인쇄 해상도가 증가된다. 그러나, 이러한 뱅크 구조물을 이용하더라도, 결함의 발생없이 충분히 고해상도로 전자 장치를 제조하기는 어렵다.
엠보싱 툴은 뱅크 구조물을 제조하기 위해 이전부터 이용되어 왔고, 엠보싱 뱅크 구조물은 잉크-젯 인쇄와도 조합되었다. 그러나, 이러한 엠보싱 구조물은 많은 중요한 어플리케이션에서 단점이 있다는 것이 발견되었다.
도 1a 내지 도 1e는, 엠보싱 툴에 의해 형성된 뱅크 구조물을 이용하여, 고해상도의 잉크-젯 인쇄 구조물을 제조하기 위한 종래의 방법을 도시하고 있다.
간단하게 설명하면, 폴리머층(102)이 기판(100) 상에 증착된다(도 1a). 그 후, 이 시스템은 고정 온도로 가열되고, 견고한 엠보싱 툴(104)이 폴리머에 대하여 압착된다. 이 시스템을 실온으로 냉각한 후, 엠보싱 툴(104)이 제거되면, 폴리머층(102)에는 엠보싱 구조물이 남게 된다(도 1b). 그 다음, O2 플라즈마 에칭 공정이 수행되어, 엠보싱 구조물의 골부(indentations)에 잔존하는 폴리머가 완전히 제거된다(도 1c). 필릭/포빅 콘트라스트를 형성하기 위해, 예를 들면, 플라즈마 처 리 또는 소프트-콘택 인쇄에 의한 자기조립 단분자막(SAM:Self-Assembled molecular monolayer)의 도포 등의 적당한 표면 처리가 수행된 후(도 1d), 기능성 재료(108)가 엠보싱 구조물에 인크-젯 인쇄된다(도 1e). "필릭/포빅 콘트라스트"란 용어는, 엠보싱 구조물의 표면의 처리부(treated portion)(106) 및 표면의 미처리부(untreated portion)에 대한 또는 이들로부터의 기능성 재료(108)의 상대적인 인력(attraction) 또는 척력(repulsion)을 일컫는다. 예를 들면, 기능성 재료(108)가 수계(water-based)라면, 엠보싱 구조물의 일부분을 친수성(hydrophilic)으로 처리하고 타부분은 반수성(hydrophobic)으로 처리함으로써, 필릭/포빅 콘트라스트가 제공될 수 있다.
종래의 엠보싱 뱅크 구조물에 재료를 인쇄함으로써 제조된 발광 다이오드(LED) 장치에서 전극 절연을 보장하기란 어렵다. 또한, 박막 트랜지스터(TFT) 제조에서, 엠보싱 뱅크 구조물에 재료를 인쇄함으로써 쇼트 채널을 안정적으로 형성하는 것은 뱅크를 교차하는 인접 전극들 간의 브리징 등 뱅크 오염(contamination)으로 인한 문제점이 있다.
본 발명의 목적은 양질의 절연 특성을 갖는 캐패시터 구조물을 제조할 수 있고, 또한 TFT 제조를 위해 쇼트 채널을 형성할 수 있는 잉크-젯 인쇄 및 엠보싱 기술을 제공하는 것이다.
본 발명은, 엠보싱을 이용한 제조 방법에 있어서의 전술한 문제점이 적어도 부분적으로는 기존하는 제조 기술에서 사용된 엠보싱 뱅크 구조물이 단일 두께 콘 트라스트를 갖는다는 사실에 기인한다는 것을 발견하였으며, 이에 기초한 것이다. 본 출원인은, 적어도 2개 레벨의 두께 콘트라스트를 갖는 엠보싱 뱅크 구조물을 형성하기 위해 다단(multi-steped) 엠보싱 툴을 이용함으로써, 전술한 문제점이 완화될 수 있다는 것을 발견하였다.
본 발명의 제 1 양태에 따르면, 전자 장치의 제조 방법이 제공되고, 이 방법은, 워크피스(work-piece)의 표면에 적어도 2개 레벨의 두께 콘트라스트를 갖는 마이크로구조물을 형성하도록, 엠보싱 툴을 이용하여 워크피스 표면을 엠보싱하는 단계; 및 상기 마이크로구조물에 기능성 재료를 함유하는 액체를 증착하는 단계를 포함한다.
본 발명은 엠보싱 뱅크 구조물에 재료를 증착하는 것에 기초한, 신속하고 저렴한 패터닝 방법을 제공한다. 또한, 본 발명의 기술은 고해상도 구조물의 인쇄시 결함의 발생을 감소시킬 수 있다. 워크피스 표면을 엠보싱하여 적어도 2개 레벨의 두께 콘트라스트를 갖는 마이크로구조물을 형성하는 것은, 기능성 재료의 상이한 층들이 증착되는 마이크로구조물의 상이한 수용부(receiving portions)가 상이한 깊이를 가질 수 있도록 한다. 결과적으로, 상기 수용부에는 제조 공정 중 특정 단계에서 상이한 특성이 제공될 수 있고, 각각의 수용부에 정확한 기능성 재료만이 증착되게 하여, 종래의 엠보싱 기술과 연관된 결함의 발생을 방지하게 된다. 예를 들면, 기능성 재료가 소정 수용부에 대해서는 친화적이고 다른 수용부에 대해서는 반발적이도록, 제공된 기능성 재료가 증착될 때, 상이한 수용부 사이에서 필릭/포빅 콘트라스트가 설정될 수 있다.
바람직하게, 액체 증착 단계는 잉크-젯 인쇄를 포함한다.
일 실시예에서, 상기 마이크로구조물은 워크피스 표면에 형성된 단차진(steped) 골부(indentation)를 포함하고, 상기 골부는 저면(bottom surface) 및 단차면(step surface)을 포함하며, 상기 단차면은 상기 저면보다 워크피스 표면에서 얕게 형성되며, 상기 액체 증착 단계는, 상기 저면에 제 1 재료층을 증착하는 단계; 상기 골부에 제 2 재료층을 증착하는 단계; 및 상기 제 2 재료층에 제 3 재료층을 증착하는 단계를 포함한다.
바람직하게, 상기 워크피스는 기판 및 기판에 형성된 엠보싱층을 포함하고, 상기 마이크로구조물은 엠보싱층에 형성된 단차진 골부를 포함하며, 상기 골부는 저면 및 단차면을 갖고, 상기 단차면은 상기 저면보다 워크피스 표면에서 얕게 형성되며, 상기 액체 증착 단계는, 상기 엠보싱 단계 후에, 상기 저면에서 엠보싱 층을 제거하여 기판 표면의 일부분이 노출되도록 워크피스 표면을 에칭하는 단계; 및 상기 기판 표면의 노출 부분과 상기 워크피스 표면의 다른 부분 사이에 습윤 콘트라스트(wetting contrast)를 형성하기 위해, 워크피스 표면에 제 1 처리를 수행하는 단계를 포함한다.
바람직하게, 상기 방법은, 상기 제 1 처리를 수행한 후, 상기 저면에 제 1 재료층을 증착하는 단계; 상기 제 1 재료층의 표면과 상기 워크피스 표면의 다른 부분 사이의 습윤 콘트라스트를 제거하기 위해, 워크피스 표면에 제 2 처리를 수행하는 단계; 상기 골부의 워크피스 표면 부분과 상기 워크피스 표면의 다른 부분 사이에 습윤 콘트라스트를 형성하기 위해, 상기 워크피스 표면에 제 3 처리를 수행하 는 단계; 상기 골부에 제 2 재료층을 증착하는 단계; 및 상기 제 2 재료층에 제 3 재료층을 증착하는 단계를 더 포함한다.
바람직하게, 상기 제 1 및 제 2 처리는 플라즈마 처리를 포함한다. 바람직하게, 상기 제 3 처리는 소프트-콘택 인쇄(soft-contact printing)를 포함한다. 바람직하게, 상기 제 1 재료층 및 제 3 재료층은 전극이다.
다른 실시예에서, 상기 워크피스은 기판 및 기판에 형성된 엠보싱층을 포함하고, 상기 마이크로구조물은 엠보싱층의 제 1 및 제 2 골부를 포함하며, 상기 제 1 골부는 상기 제 2 골부보다 깊게 형성되고, 상기 액체 증착 단계는, 상기 제 1 골부에 제 1 재료층을 증착하는 단계; 및 상기 제 2 골부에 제 2 재료층을 증착하는 단계를 포함한다.
바람직하게, 상기 방법은, 상기 제 1 재료층을 증착하는 단계 이전에, 상기 제 1 골부의 저부에서 엠보싱층을 제거하여 기판 표면의 일부분이 노출되도록 워크피스를 에칭하는 단계; 및 상기 제 2 재료층을 증착하는 단계 이전에, 상기 제 2 골부의 저부에서 엠보싱층의 일부를 제거하여 기판 표면의 다른 부분이 노출되도록 워크피스를 에칭하는 단계를 더 포함한다.
바람직하게, 상기 방법은, 상기 제 1 재료층을 증착하는 단계 이전에, 상기 제 1 골부와 워크피스 표면의 다른 부분 사이에 습윤 콘트라스트를 형성하기 위해, 상기 워크피스 표면에 제 1 처리를 수행하는 단계; 및 상기 제 2 재료층을 증착하는 단계 이전에, 상기 제 2 골부와 워크피스 표면의 다른 부분 사이에 습윤 콘트라스트를 형성하기 위해, 상기 워크피스 표면에 제 2 처리를 수행하는 단계를 더 포 함한다.
바람직하게, 상기 워크피스는 기판 및 기판에 형성된 엠보싱층을 포함하고, 상기 마이크로구조물은 엠보싱층의 제 1 및 제 2 골부를 포함하며, 상기 제 1 골부는 상기 제 2 골부보다 깊게 형성되고, 상기 액체 증착 단계는, 상기 제 1 골부의 저부에서 엠보싱층을 제거하여 기판 표면의 일부분이 노출되도록 워크피스를 에칭하는 단계; 및 상기 기판 표면의 노출 부분과 상기 워크피스 표면의 다른 부분 사이에 습윤 콘트라스트를 형성하기 위해, 상기 워크피스 표면에 제 1 처리를 수행하는 단계를 포함한다.
바람직하게, 상기 방법은, 상기 제 1 처리를 수행한 후, 상기 제 1 골부에 제 1 재료층을 증착하는 단계; 상기 제 2 골부의 저부에서 엠보싱층을 제거하여 기판 표면의 또 다른 부분(further portion)이 노출되도록 워크피스를 에칭하는 단계; 상기 기판 표면의 상기 또 다른 노출 부분과 워크피스 표면의 다른 부분 사이에 습윤 콘트라스트를 형성하기 위해 워크피스 표면에 제 2 처리를 수행하는 단계; 및 상기 제 2 골부에 제 2 재료층을 증착하는 단계를 더 포함한다.
바람직하게, 상기 제 1 재료층및 제 2 재료층은 잉크-젯 인쇄에 의해 증착된다. 바람직하게, 상기 제 1 재료층 및 제 2 재료층은 전극이다. 바람직하게, 상기 제 1 및 제 2 처리는 플라즈마 처리이다.
바람직하게, 상기 방법은, 상기 기판으로부터 엠보싱층의 잔존 부분(remaining portion)을 제거하는 단계; 상기 기판 상에 반도체층을 증착하는 단계; 상기 반도체층 상에 절연체층을 증착하는 단계; 및 상기 절연체층 상에 게이트 전극을 증착하는 단계를 더 포함한다.
일 실시예에서, 상기 방법은 유기 또는 무기 박막 트랜지스터를 제조하기 위한 방법이다. 다른 실시예에서, 상기 방법은 캐패시터 구조물을 제조하기 위한 방법이다. 바람직하게, 상기 방법은 캐패시터를 제조하기 위한 방법이다. 또 다른 실시예에서, 상기 방법은 발광 다이오드를 제조하기 위한 방법이다. 바람직하게, 상기 방법은 강유전체 메모리 장치를 제조하기 위한 방법이다.
바람직하게, 상기 엠보싱 툴은 제 1 표면 및 제 1 표면에 대해 2개의 상이한 높이의 스텝(step)을 포함한다. 바람직하게, 상기 엠보싱 툴은 제 1 표면 및 제 1 표면에 대해 2개 이상의 상이한 높이의 스텝을 포함한다. 바람직하게, 상기 엠보싱 툴은 반도체, 금속 또는 세라믹 재료로 제조된다. 바람직하게, 엠보싱에 의해 형성된 마이크로구조의 피처(feature)는 10nm 내지 1mm 사이의 크기를 갖는다. 바람직하게, 두께 콘트라스트의 레벨간 두께 차는 10nm 내지 10㎛ 사이이다. 바람직하게, 상기 액체는 용제(solution) 또는 콜로이드성 현탁액(colloidal suspension)이다.
바람직하게, 롤-투-롤(roll-to-roll) 또는 시트-투-시트(sheet-to-sheet) 공정으로 기판에 전자 장치를 제조하기 위한 방법이 제공되고, 상기 방법은 전술한 방법을 포함한다. 바람직하게, 전술한 방법을 포함하는 전자 회로의 제조 방법이 제공된다.
본 발명의 또 다른 양태에서, 전술한 방법에 의해 제조된 전자 장치가 제공된다. 바람직하게, 전술한 방법에 의해 제조된 가요성 디스플레이 패널이 제공된 다. 바람직하게, 전술한 방법에 의해 제조된 강유전체 메모리 장치가 제공된다.
본 발명의 또 다른 양태에 따르면, 기판 상에 마이크로구조물을 형성하기 위한 엠보싱 툴이 제공되고, 상기 엠보싱 툴은 제 1 표면; 및 상기 제 1 표면에 대해 적어도 2개의 상이한 높이를 갖는 스텝을 포함한다. 이러한 엠보싱 툴은, 전술한 바와 같이, 결함을 회피할 수 있는 신속하고 저렴한 패터닝 방법을 제공하기 위해 본 발명의 방법에 이용될 수 있다.
일 실시예에서, 상기 엠보싱 툴은 상기 제 1 표면 상에 형성된 제 1 스텝; 및 상기 제 1 스텝 상에 형성된 제 2 스텝을 포함한다. 다른 실시예에서, 상기 엠보싱 툴은 상기 제 1 표면의 제 1 부분에 형성된 제 1 높이를 갖는 제 1 스텝; 및 상기 제 1 표면의 제 2 부분에 형성된, 상기 제 1 높이와 상이한 제 2 높이를 갖는 제 2 스텝을 포함한다.
이하, 첨부 도면을 참조하여 오직 예시를 위해 본 발명의 실시예를 설명한다.
본 발명의 실시예에 따른 다단 툴(204)과 그 어플리케이션이 도 2에 도시되어 있다. 도 2a 내지 도 2c는 도 1a 내지 도 1c에 도시한 것과 유사한 공정을 나타내고 있으며, 기판(200) 상에 형성된 폴리머층(202)을 엠보싱하고 순차적으로 에칭하는 단계를 포함하지만, 도 2a 내지 도 2c에 도시된 공정은 2단 엠보싱 툴(204)을 이용한다. 다단 엠보싱 툴의 사용은 하기하는 바와 같이 상당한 이점을 제공한다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 캐패시터 구조물 제조 공정을 도시하는 도면이다. 폴리 메틸 메타크릴레이트(methyl methacrylate)(PMMA)(202)의 1㎛ 두께층을 글라스 기판(200) 상에 스핀코팅(spun)하고, 140℃에서 5분간 프리-베이크(pre-bake)한다. 그 후, 광학적 리소그래피에 의해 제조된 다단 실리콘 엠보싱 툴(204)을 PMMA층(202)에 대하여 170℃에서 압착한다. 이 시스템을 실온으로 냉각한 후, 엠보싱 툴(204)을 분리하면, PMMA층(202)에 단차진 골부(indentation)가 남게 된다(도 3a). 상기 엠보싱 툴(204)의 크기는 특정 어플리케이션에 따라 변화하지만, 통상적인 크기로서(도 2b 참조), 전면 플레이트의 길이(f)는 30㎛, 제 1 스텝 깊이(d1)는 500nm, 제 2 스텝 깊이(d2)는 400nm, 그리고 제 2 스텝 길이(s)는 5㎛이다. 엠보싱에 의해 형성된 PMMA 구조물을 O2 플라즈마로 에칭하여 골부의 저부에서 글라스 기판(200)을 노출시킨다(도 3b). 그 후, 상기 PMMA(202)의 표면(206)을 반수성(hydrophobic)으로 만들기 위해 이 샘플을 CF4 플라즈마를 이용하여 30초 동안 처리하며, 반면에 글라스(200)는 고 친수성(hydrophilic)으로 유지된다(도 3c). 그 후, 폴리(술폰산스티렌)(poly(styrene sulphonic acid))(PEDOT-PSS)으로 도핑된 폴리(3,4-에틸렌-디옥시치오펜)(poly(3,4-ethylen-dioxythiophene)의 수계 용제를 골부의 저부에 인쇄하여 제 1 전극(208)을 형성한다(도 3d). 100℃에서 5분간 건조한 후, 샘플 전체 표면을 친수성으로 만들기 위해, 이 샘플을 1분간 O2 플라즈마 처리한다. 그 후, H1, H1, H2, H2, 퍼플루오르데실트리클로로실란(perfluorodecyltrichlorosilane)(헥산내 0.01몰 용제)의 친수성 SAM층(212)을, 구조화되지 않은(unstructured) 폴리디메틸실록산(polydimethylsiloxane)(PDMS) 스탬프(210)를 이용한 소프트 콘택 인쇄로 형성한다(도 3e). 그 후, 하나의 기능성 재료(214) 또는 복수의 기능성 재료들을 제 1 전극(208)의 골부에 인쇄할 수 있다. 어플리케이션에 따라 다양한 재료들이 인쇄될 수 있다. 예를 들면, 폴리(4-비닐페놀)(poly(4-vinylphenol)(PVP) 이소프로판올(isopropanol) 용제를 인쇄하여 단순한 캐패시터를 제조할 수 있고, 폴리(p-페닐렌 비닐렌)(poly(p-phenylene vinylene))(PPV)을 인쇄하여 발광 다이오드(LED) 장치를 제조할 수 있다. 이 샘플을 60℃에서 5분간 건조한 후, 상기 기능 재료층(214)에 제 2 PEDOT-PSS 전극(216)을 인쇄하여 구조물을 완성한다.
이 공정의 중요한 특징은 제 1 인쇄 전극(208)과, 상기 제 1 전극(208) 상에 증착된 기능성 재료(214) 사이에 스텝(step)을 도입한 것에 있다. 이는 기능성 재료층(214)에 걸친 브리징으로 인해 발생될 수도 있는, 종래 기술에서의 문제점인, 제 1 및 제 2 전극(208,216) 사이의 전류 누설을 방지한다.
본 발명의 다른 실시예는 쇼트-채널 박막 트랜지스터(TFT)의 제조 공정이다. 전도성 재료를 뱅크 구조물에 잉크-젯 인쇄함으로써 TFT의 소스-드레인 채널을 형성하는 것은 이전부터 시도되었다. 그러나, 매우 짧은 쇼트 채널(수 ㎛ 내지 서브-㎛)의 형성은 어려운 것으로 밝혀졌는데, 그 이유는 인쇄된 액적(droplet)이 소스와 드레인 전극간 좁은 뱅크에 걸칠만큼 충분히 커서, 완성된 전극이 종종 브리징 되기 때문이다. 도 5는 10㎛의 뱅크 폭을 갖는 PMMA 뱅크 구조물에 은 콜로이드(silver colloid)를 인쇄하여 형성된 구조물에서의 이러한 결함을 도시하고 있 다.
도 4a 내지 도 4e는 전술한 문제점에 대한 해결책을 제공하는 본 발명에 따른 공정을 도시하고 있다. 먼저, 1㎛ 두께의 PMMA 박막(302)을 글라스 기판(300) 상에 스핀-코팅한다(도 4a). 그 후, 2-레벨 두께 콘트라스트를 가진, 실리콘 몰드(mold)로 이루어진 엠보싱 툴(304)을 이용하여, PMMA 층(302)을 170℃에서 엠보싱한다(도 4b). 상기 몰드 구조물(304)의 통상적인 크기(도 4b)로서, f는 30~40㎛, d1은 600nm, d2는 900nm, L은 2~5㎛이다. 2개의 스텝은 본 실시예에서 동일한 길이(f)를 갖지만, 이는 필수적인 것은 아니다. 크기(L)는 본 실시예에서 광학적 리소그래피의 해상도에 의해 제한되며, 전자 빔 리소그래피와 나노-임플린팅(imprinting) 등의 고해상도 기술을 이용함으로써 서브-㎛ 로 될 수 있다.
엠보싱에 의해 형성된 PMMA 구조물을 O2 플라즈마를 이용하여 에칭하여, 구조물의 깊은 골부 하측의 글라스 기판(300)을 노출시킨다(도 4c). 그 후, 이 샘플을 30초간 CF4 플라즈마 처리하여 PMMA 표면(306)을 친수성으로 만드는 반면, 글라스는 고 반수성으로 유지한다(도 4d). PEDOT-PSS 용제를 상기 깊은 골부의 저부의 글라스 기판(300)에 인쇄하여 제 1 소스/드레인 전극(308)을 형성한다(도 4e). 100℃에서 5분간 건조한 후, 이 샘플을 재차 O2 플라즈마로 에칭하여, 상기 구조물의 얕은 골부 하측의 글라스 기판(300)을 노출시킨다(도 4f). 다른 CF4 플라즈마 처리를 수행하여, PMMA 표면(312)과 인쇄된 PEDOT-PSS 표면 모두를 반수성으로 만든다(도 4g). 그 후, PEDOT 용제를 상기 얕은 골부에 의해 형성된 개구에 인쇄하 여(도 4h), 제 2 소스/드레인 전극(316)을 형성한다. 따라서, 상기 수계 PEDOT 용제가 고 반수성의 인접 영역을 갖는 친수성 골부에 항상 인쇄되어, 뱅크의 오염을 방지한다.
아세톤으로 PMMA 뱅크를 제거한 후(도 4i), 40nm 두께의 폴리 3-헥실티오펜(poly 3-hexylthiophene)(P3HT) 반도체층(318)과, 600nm 두께의 폴리(4-비닐페놀)(poly(4-vinylphenol)(PVP) 유전체층(320)을 순차적으로 이 샘플 상에 스핀-코팅한다. 최종적으로, 상기 유전체층(320)에 PEDOT 게이트 전극(322)을 인쇄하여 TFT 제조 공정을 완료한다(도 4j).
전술한 공정들은 잉크-젯 인쇄 전자 회로와 가요성 패널 디스플레이의 제조에 특히 적합하다.
도 6a 내지 도 6g는 본 발명의 실시예에 따른 엠보싱 툴 제조 공정을 도시하고 있다. 먼저, 광학적 리소그래피를 이용하여 포토-레지스트 구조물(402)을 실리콘 기판(400) 상에 형성한다. 그 후, SF6(또는 SF4)와 O2의 혼합물로 이루어진 플라즈마를 이용하여 기판(400)을 에칭하고, 상기 포토-레지스트(402)는 마스크로서 기능한다(도 6b). 잔류 포토-레지스트(402)를 시판중인 레지스트 제거제로 제거하고, 구조화된 상기 실리콘 기판(401) 상에 포토-레지스트의 다른 층(404)을 코팅한다. 사용된 포토-레지스트에 적합한 조건하에서 베이킹한 후, 제 2 포토-레지스트 구조물(408)을 형성하기 위해, 소정 구조를 가진 다른 마스크(406)를 이용하여 제 2 광학적 리소그래피 단계를 수행한다(도 6d 및 e). 그 후, 상기 제 2 포토-레지 스트 구조물(408)을 마스크로서 이용하여 플라즈마 에칭을 수행한다(도 6f). 최종적으로, 잔류 포토-레지스트(408)를 제거한다(도 6g).
전술한 실시예에서, 제조 공정 동안 샘플의 표면을 에칭 및 처리하기 위해 O2, CF4 및 SF6 플라즈마가 이용된다. 그러나, 대안적인 표면 처리 기술이 이용될 수 있다는 것을 이해할 수 있을 것이다. 이들은 다른 플라즈마 에칭 기술, 코로나 방전 처리, UV-오존 처리 및 습윤-화학적 처리(SAM 포메이션 등)를 포함한다.
전술한 실시예에서, 전극을 형성하기 위해 샘플 상에 PEDOT 용제가 인쇄된다. 그러나, 가용성 유기 및 무기 재료, 수계 콜로이드성 현탁액 및 기타 다른 유기 및 무기 용제에 기초한 콜로이드성 현탁액을 포함하는, 다른 잉크 재료가 전술한 공정에 이용될 수 있음을 이해할 수 있을 것이다. 이러한 잉크 재료는 절연체, 반도체 및 전도체 재료를 포함할 수 있고, 그에 따라 전자 장치의 임의의 소정 부품이라도 잉크-젯 인쇄에 의해 형성될 수 있다.
전술한 실시예에서, PMMA층은 스핀-코팅을 사용하여 기판 상에 증착된다. 이와 유사하게, 전술한 TFT 제조 공정에서, 반도체층과 유전체층이 스핀-코팅에 의해 증착된다. 그러나, 닥터 블레이딩(doctor blading), 인쇄(예를 들면, 스크린 인쇄, 오프셋 인쇄, 플렉소 인쇄(flexo printing), 패드 인쇄 또는 잉크-젯 인쇄), 딥-코팅(dip-coating) 및 스프레이-코팅을 포함하는, 대안적인 박막 증착 기술이 이들 층들 중 일부 또는 전부를 증착하는데 이용될 수 있다. 특히, 상기 층들을 모두 형성하기 위해 잉크 젯 인쇄가 이용될 수 있다.
전술한 실시예에서의 기판은 글라스, 목재 및 스티프(stiff) 유기 재료와 같은 강성 재료와, 폴리에틸렌 나프타레이트(PEN) 및 폴리에틸렌 테라프타레이트(PET)와 같은 플라스틱 재료 모두로부터 형성될 수 있다.
상기 엠보싱 툴은, 샘플의 최상층에 패턴을 압착하기에 적합한 임의의 재료로부터 제작가능하고, 이들 재료에는 반도체, 금속, 세라믹 및 폴리머가 포함된다.
복수의 TFT, 캐패시터 구조물을 갖는 소자, 및/또는 다른 유형의 소자를 포함하는 전자 회로가, 본 발명의 하나 또는 그 이상의 실시예에 따른 방법을 워크피스(work-piece)에 대하여 반복적으로 적용함으로써 제조될 수 있다. 본 발명의 캐패시터 구조물 제조 방법 및 TFT 제조 방법은 모두 단일의 워크피스에 대하여 수행될 수 있다. 본 발명의 캐패시터 구조물 제조 공정은 하나의 워크피스에 단일 또는 다수의 캐패시터 및 발광 다이오드를 형성하는데 이용될 수 있다. 또한, 본 발명의 캐패시터 구조물 제조 공정은, 전술한 바와 같이 캐패시터 어래이를 형성함으로써 강유전체 메모리 장치를 제조하는데 이용될 수 있으며, 여기서, 상기 기능성 재료는 각각의 캐패시터의 유전체층에 이용되는 강유전성 재료이다.
전술한 설명은 예시적인 것일 뿐, 본 발명의 범주를 이탈하지 않고 다양한 변형이 이루어질 수 있다는 것은 당업자에게 자명하다.
본 발명에 따르면, 양질의 절연 특성을 갖는 캐패시터 구조물을 제조할 수 있고, 또한 TFT 제조를 위해 쇼트 채널을 형성할 수 있는 잉크-젯 인쇄 및 엠보싱 기술이 제공된다.

Claims (36)

  1. 전자 장치의 제조 방법으로서,
    워크피스(work-piece) 표면에 적어도 2개 레벨의 두께 콘트라스트를 갖는 마이크로구조물을 형성하도록, 엠보싱 툴을 이용하여 상기 워크피스 표면을 엠보싱하는 단계; 및
    상기 마이크로구조물에 기능성 재료를 함유하는 액체를 증착하는 단계;를 포함하는,
    전자 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 액체 증착 단계는 잉크-젯 인쇄를 포함하는,
    전자 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 마이크로구조물은 상기 워크피스 표면에 형성된 단차진(steped) 골부(indentation)를 포함하고, 상기 골부는 저면(bottom surface) 및 단차면(step surface)을 포함하며, 상기 단차면은 상기 저면보다 상기 워크피스 표면에서 얕게 형성되며,
    상기 액체 증착 단계는,
    상기 저면에 제 1 재료층을 증착하는 단계;
    상기 골부에 제 2 재료층을 증착하는 단계; 및
    상기 제 2 재료층에 제 3 재료층을 증착하는 단계;를 포함하는,
    전자 장치의 제조 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 워크피스는 기판 및 상기 기판 상에 형성된 엠보싱층을 포함하고, 상기 마이크로구조물은 상기 엠보싱층에 형성된 단차진 골부를 포함하며, 상기 골부는 저면 및 단차면을 포함하고, 상기 단차면은 상기 저면보다 상기 워크피스 표면에서 얕게 형성되며,
    상기 액체 증착 단계는,
    상기 엠보싱 단계 후에, 상기 저면에서 상기 엠보싱 층을 제거하여 상기 기판 표면의 일부분이 노출되도록 상기 워크피스 표면을 에칭하는 단계; 및
    상기 기판 표면의 노출 부분과 상기 워크피스 표면의 다른 부분 사이에 습윤 콘트라스트(wetting contrast)를 형성하기 위해, 상기 워크피스 표면에 제 1 처리를 수행하는 단계;를 포함하는,
    전자 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 제 1 처리를 수행한 후, 상기 저면에 제 1 재료층을 증착하는 단계;
    상기 제 1 재료층의 표면과 상기 워크피스 표면의 다른 부분 사이의 습윤 콘트라스트를 제거하기 위해, 상기 워크피스 표면에 제 2 처리를 수행하는 단계;
    상기 골부의 상기 워크피스 표면의 부분과 상기 워크피스 표면의 다른 부분 사이에 습윤 콘트라스트를 형성하기 위해, 상기 워크피스 표면에 제 3 처리를 수행하는 단계;
    상기 골부에 제 2 재료층을 증착하는 단계; 및
    상기 제 2 재료층 상에 제 3 재료층을 증착하는 단계;를 더 포함하는,
    전자 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 제 1 및 제 2 처리는 플라즈마 처리를 포함하는,
    전자 장치의 제조 방법.
  7. 제5항 또는 제6항에 있어서,
    상기 제 3 처리는 소프트-콘택 인쇄(soft-contact printing)를 포함하는,
    전자 장치의 제조 방법.
  8. 제3항 및 제5항 내지 제7항 중 어느 한 항에 있어서,
    상기 제 1 재료층 및 제 3 재료층은 전극인,
    전자 장치의 제조 방법.
  9. 제 1항 또는 제 2항에 있어서,
    상기 워크피스는 기판 및 상기 기판에 형성된 엠보싱층을 포함하고, 상기 마이크로구조물은 상기 엠보싱층의 제 1 및 제 2 골부를 포함하며, 상기 제 1 골부는 상기 제 2 골부보다 깊게 형성되며,
    상기 액체 증착 단계는,
    상기 제 1 골부에 제 1 재료층을 증착하는 단계; 및
    상기 제 2 골부에 제 2 재료층을 증착하는 단계;를 포함하는,
    전자 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 제 1 재료층을 증착하는 단계 이전에, 상기 제 1 골부의 저부에서 상기 엠보싱층을 제거하여 상기 기판 표면의 일부분이 노출되도록 상기 워크피스를 에칭하는 단계; 및
    상기 제 2 재료층을 증착하는 단계 이전에, 상기 제 2 골부의 저부에서 상기 엠보싱층의 일부를 제거하여 상기 기판 표면의 다른 부분이 노출되도록 상기 워크피스를 에칭하는 단계를 더 포함하는,
    전자 장치의 제조 방법.
  11. 제9항 또는 제10항에 있어서,
    상기 제 1 재료층을 증착하는 단계 이전에, 상기 제 1 골부와 상기 워크피스 표면의 다른 부분 사이에 습윤 콘트라스트를 형성하기 위해, 상기 워크피스 표면에 제 1 처리를 수행하는 단계; 및
    상기 제 2 재료층을 증착하는 단계 이전에, 상기 제 2 골부와 상기 워크피스 표면의 다른 부분 사이에 습윤 콘트라스트를 형성하기 위해, 상기 워크피스 표면에 제 2 처리를 수행하는 단계;를 더 포함하는,
    전자 장치의 제조 방법.
  12. 제1항 또는 제2항에 있어서,
    상기 워크피스는 기판 및 상기 기판에 형성된 엠보싱층을 포함하고, 상기 마이크로구조물은 상기 엠보싱층의 제 1 및 제 2 골부를 포함하며, 상기 제 1 골부는 상기 제 2 골부보다 깊게 형성되고,
    상기 액체 증착 단계는,
    상기 제 1 골부의 저부에서 상기 엠보싱층을 제거하여 상기 기판 표면의 일부분이 노출되도록 상기 워크피스를 에칭하는 단계; 및
    상기 기판 표면의 상기 노출 부분과 상기 워크피스 표면의 다른 부분 사이에 습윤 콘트라스트를 형성하기 위해, 상기 워크피스 표면에 제 1 처리를 수행하는 단계;를 포함하는,
    전자 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 제 1 처리를 수행한 후, 상기 제 1 골부에 제 1 재료층을 증착하는 단계;
    상기 제 2 골부의 저부에서 상기 엠보싱층을 제거하여 상기 기판 표면의 또다른 부분(further portion)이 노출되도록 상기 워크피스를 에칭하는 단계;
    상기 기판 표면의 상기 또 다른 노출 부분과 상기 워크피스 표면의 다른 부분 사이에 습윤 콘트라스트를 형성하기 위해, 상기 워크피스 표면에 제 2 처리를 수행하는 단계; 및
    상기 제 2 골부에 상기 제 2 재료층을 증착하는 단계;를 더 포함하는,
    전자 장치의 제조 방법.
  14. 제9항 내지 제11항 및 제13항 중 어느 한 항에 있어서,
    상기 제 1 재료층 및 제 2 재료층은 잉크-젯 인쇄에 의해 증착되는,
    전자 장치의 제조 방법.
  15. 제9항 내지 제11항, 제13항 및 제14항 중 어느 한 항에 있어서,
    상기 제 1 재료층 및 제 2 재료층은 전극인,
    전자 장치의 제조 방법.
  16. 제13항 내지 제15항 중 어느 한 항에 있어서,
    상기 제 1 및 제 2 처리는 플라즈마 처리인,
    전자 장치의 제조 방법.
  17. 제13항 내지 제16항 중 어느 한 항에 있어서,
    상기 기판으로부터 상기 엠보싱층의 잔존 부분(remaining portion)을 제거하는 단계;
    상기 기판 상에 반도체층을 증착하는 단계;
    상기 반도체층 상에 절연체층을 증착하는 단계; 및
    상기 절연체층 상에 게이트 전극을 증착하는 단계;를 더 포함하는,
    전자 장치의 제조 방법.
  18. 제1항, 제2항 및 제9항 내지 제17항 중 어느 한 항에 따라 유기 또는 무기 박막 트랜지스터를 제조하기 위한,
    전자 장치의 제조 방법.
  19. 제1항 내지 제8항 중 어느 한 항에 따라 캐패시터 구조물을 제조하기 위한,
    전자 장치의 제조 방법.
  20. 제1항 내지 제8항 중 어느 한 항에 따라 캐패시터를 제조하기 위한,
    전자 장치의 제조 방법.
  21. 제1항 내지 제8항 중 어느 한 항에 따라 발광 다이오드를 제조하기 위한,
    전자 장치의 제조 방법.
  22. 제1항 내지 제8항 중 어느 한 항에 따라 강유전체 메모리 장치를 제조하기 위한,
    전자 장치의 제조 방법.
  23. 제1항 내지 제22항 중 어느 한 항에 있어서,
    상기 엠보싱 툴은 제 1 표면 및 상기 제 1 표면에 대해 2개의 상이한 높이의 스텝(step)을 포함하는,
    전자 장치의 제조 방법.
  24. 제1항 내지 제22항 중 어느 한 항에 있어서,
    상기 엠보싱 툴은 제 1 표면 및 상기 제 1 표면에 대해 2개 이상의 상이한 높이의 스텝을 포함하는,
    전자 장치의 제조 방법.
  25. 제1항 내지 제24항 중 어느 한 항에 있어서,
    상기 엠보싱 툴은 반도체, 금속 또는 세라믹 재료로 제조된,
    전자 장치의 제조 방법.
  26. 제1항 내지 제25항 중 어느 한 항에 있어서,
    상기 엠보싱에 의해 형성된 마이크로구조물의 피처(feature)는 10nm 내지 1mm 사이의 크기를 갖는,
    전자 장치의 제조 방법.
  27. 제1항 내지 제26항 중 어느 한 항에 있어서,
    상기 두께 콘트라스트의 레벨간 두께 차는 10nm 내지 10㎛ 사이인,
    전자 장치의 제조 방법.
  28. 제1항 또는 제2항에 있어서,
    상기 액체는 용제 또는 콜로이드성 현탁액(colloidal suspension)인,
    전자 장치의 제조 방법.
  29. 롤-투-롤(roll-to-roll) 또는 시트-투-시트(sheet-to-sheet) 공정으로 기판 상에 전자 장치를 제조하기 위한 방법으로서,
    제1항 내지 제28항 중 어느 한 항에 따른 방법을 포함하는,
    전자 장치의 제조 방법.
  30. 제1항 내지 제29항 중 어느 한 항에 따른 방법을 포함하는,
    전자 회로의 제조 방법.
  31. 제1항 내지 제29항 중 어느 한 항에 따른 방법에 의해 제조된,
    전자 장치.
  32. 제1항 내지 제30항 중 어느 한 항에 따른 방법에 의해 제조된 것을 특징으로 하는,
    가요성 디스플레이 패널.
  33. 제1항 내지 제30항 중 어느 한 항에 따른 방법에 의해 제조된,
    강유전체 메모리 장치.
  34. 기판 상에 마이크로구조물을 형성하기 위한 엠보싱 툴로서,
    제 1 표면; 및
    상기 제 1 표면에 대해 적어도 2개의 상이한 높이를 갖는 스텝;을 포함하는,
    엠보싱 툴.
  35. 제34항에 있어서,
    상기 제 1 표면 상에 형성된 제 1 스텝; 및
    상기 제 1 스텝 상에 형성된 제 2 스텝;을 포함하는,
    엠보싱 툴.
  36. 제34항에 있어서,
    상기 제 1 표면의 제 1 부분에 형성된, 제 1 높이를 갖는 제 1 스텝; 및
    상기 제 1 표면의 제 2 부분에 형성된, 상기 제 1 높이와 상이한 제 2 높이를 갖는 제 2 스텝;을 포함하는,
    엠보싱 툴.
KR1020070023417A 2006-03-10 2007-03-09 뱅크 구조물로의 재료의 잉크-젯 인쇄에 의한 장치의 제조및 엠보싱 툴 KR20070092663A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB0604925.8 2006-03-10
GB0604925A GB2436163A (en) 2006-03-10 2006-03-10 Device fabrication by ink-jet printing materials into bank structures, and embossing tool

Publications (1)

Publication Number Publication Date
KR20070092663A true KR20070092663A (ko) 2007-09-13

Family

ID=36241432

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070023417A KR20070092663A (ko) 2006-03-10 2007-03-09 뱅크 구조물로의 재료의 잉크-젯 인쇄에 의한 장치의 제조및 엠보싱 툴

Country Status (5)

Country Link
US (1) US8372731B2 (ko)
JP (1) JP4876981B2 (ko)
KR (1) KR20070092663A (ko)
CN (1) CN101034667A (ko)
GB (1) GB2436163A (ko)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101264673B1 (ko) * 2005-06-24 2013-05-20 엘지디스플레이 주식회사 소프트 몰드를 이용한 미세 패턴 형성방법
JP4407673B2 (ja) * 2006-07-10 2010-02-03 セイコーエプソン株式会社 バンク構造、電子回路、及び電子デバイスの製造方法、並びにパターン形成方法
EP2165366B8 (en) * 2007-07-04 2018-12-26 Beijing Xiaomi Mobile Software Co., Ltd. A method for forming a patterned layer on a substrate
CN102227810A (zh) * 2008-12-02 2011-10-26 株式会社岛津制作所 光矩阵设备的制造方法
US8211782B2 (en) 2009-10-23 2012-07-03 Palo Alto Research Center Incorporated Printed material constrained by well structures
TWI386761B (zh) * 2009-11-06 2013-02-21 Univ Nat Cheng Kung 多階式接觸轉印製程
US8563351B2 (en) * 2010-06-25 2013-10-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing photovoltaic device
US9159925B2 (en) 2011-11-14 2015-10-13 Orthogonal, Inc. Process for imprint patterning materials in thin-film devices
JP6313429B2 (ja) 2013-05-16 2018-04-18 インクテック カンパニー， リミテッドＩｎｋｔｅｃ Ｃｏ．， Ｌｔｄ． ハイブリッド透明電極の製造方法
KR102598922B1 (ko) * 2015-06-30 2023-11-06 엘지디스플레이 주식회사 유기전계발광표시장치 및 이의 제조방법
CN106067478A (zh) * 2016-08-08 2016-11-02 深圳市华星光电技术有限公司 像素界定层的制作方法与oled器件的制作方法
KR20180077439A (ko) 2016-12-29 2018-07-09 엘지디스플레이 주식회사 전계 발광 표시 장치 및 그 제조 방법
CN106876277B (zh) * 2017-02-20 2020-03-17 武汉华星光电技术有限公司 薄膜晶体管的制备方法、显示面板的制备方法
CN109817656B (zh) * 2017-11-21 2021-01-12 Tcl科技集团股份有限公司 一种像素界定层及制备方法
CN108337813A (zh) * 2018-01-08 2018-07-27 南京邮电大学 一种高精度喷墨印刷柔性电路的方法
GB2571976B (en) * 2018-03-15 2020-03-25 Peratech Holdco Ltd Sensing decal
DE102018216927B4 (de) * 2018-10-02 2020-08-13 Heidelberger Druckmaschinen Ag Verfahren zum Herstellen eines Druckprodukts
JP6680397B1 (ja) * 2019-10-09 2020-04-15 大日本印刷株式会社 製造装置、製造方法及び収容体
CN114434875A (zh) * 2020-11-04 2022-05-06 星云电脑股份有限公司 一种用于纸材弯折加工上的压痕模板的制造方法
CN113659076A (zh) * 2021-07-27 2021-11-16 光华临港工程应用技术研发(上海)有限公司 畴壁存储器的制备方法以及畴壁存储器

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58168048A (ja) 1982-03-29 1983-10-04 Hitachi Ltd パタ−ン形成方法
JPH06267943A (ja) * 1993-03-15 1994-09-22 Hitachi Ltd 半導体装置の製造方法
US5512131A (en) * 1993-10-04 1996-04-30 President And Fellows Of Harvard College Formation of microstamped patterns on surfaces and derivative articles
JP3372258B2 (ja) * 1995-08-04 2003-01-27 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン リソグラフィ・プロセス用のスタンプ
US6780001B2 (en) * 1999-07-30 2004-08-24 Formfactor, Inc. Forming tool for forming a contoured microelectronic spring mold
JP3879425B2 (ja) * 2001-04-03 2007-02-14 セイコーエプソン株式会社 有機ｅｌ素子の製造方法
US6949199B1 (en) * 2001-08-16 2005-09-27 Seagate Technology Llc Heat-transfer-stamp process for thermal imprint lithography
DE10202145A1 (de) * 2002-01-21 2003-05-08 Siemens Dematic Ag Verfahren zur Herstellung von Anschlußsubstraten für elektronische Bauelemente
US7221512B2 (en) * 2002-01-24 2007-05-22 Nanoventions, Inc. Light control material for displaying color information, and images
US7455955B2 (en) 2002-02-27 2008-11-25 Brewer Science Inc. Planarization method for multi-layer lithography processing
US6749997B2 (en) * 2002-05-14 2004-06-15 Sandia National Laboratories Method for providing an arbitrary three-dimensional microstructure in silicon using an anisotropic deep etch
US6861365B2 (en) 2002-06-28 2005-03-01 Hewlett-Packard Development Company, L.P. Method and system for forming a semiconductor device
GB0229191D0 (en) * 2002-12-14 2003-01-22 Plastic Logic Ltd Embossing of polymer devices
JP4830254B2 (ja) 2003-01-23 2011-12-07 セイコーエプソン株式会社 有機ｅｌ装置の製造方法及び電子機器
GB0306163D0 (en) * 2003-03-18 2003-04-23 Univ Cambridge Tech Embossing microfluidic sensors
US7396475B2 (en) * 2003-04-25 2008-07-08 Molecular Imprints, Inc. Method of forming stepped structures employing imprint lithography
GB0315477D0 (en) * 2003-07-02 2003-08-06 Plastic Logic Ltd Rectifying diodes
JP2005158584A (ja) 2003-11-27 2005-06-16 Seiko Epson Corp パターン形成方法及び表示装置の製造方法
JP2006165234A (ja) 2004-12-07 2006-06-22 Canon Inc 電界効果型トランジスタ

Also Published As

Publication number Publication date
JP4876981B2 (ja) 2012-02-15
GB0604925D0 (en) 2006-04-19
JP2007243192A (ja) 2007-09-20
US8372731B2 (en) 2013-02-12
GB2436163A (en) 2007-09-19
US20070287270A1 (en) 2007-12-13
CN101034667A (zh) 2007-09-12

Similar Documents

Publication Publication Date Title
US8372731B2 (en) Device fabrication by ink-jet printing materials into bank structures, and embossing tool
JP5079980B2 (ja) 電子装置の形成方法
JP4046123B2 (ja) パターン形成方法およびトランジスタの製造方法
JP5420133B2 (ja) 電子デバイスを形成する方法
US7582509B2 (en) Micro-embossing fabrication of electronic devices
US20070105396A1 (en) High resolution structures defined by brush painting fluid onto surface energy patterned substrates
US8413576B2 (en) Method of fabricating a structure
US20080029833A1 (en) Transistor, an electronic circuit and an electronic device
JP5071643B2 (ja) 電子装置の製造方法
JP2018037486A (ja) 薄膜トランジスタの製造方法
CN109256477B (zh) 用于qled的空穴注入层的制作方法和qled显示装置

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid