KR20070092124A

KR20070092124A - 메모리 디바이스 및 이 메모리 디바이스 작동 방법

Info

Publication number: KR20070092124A
Application number: KR1020070021831A
Authority: KR
Inventors: 하인츠 회니히슈미트; 코르빈 리아브
Original assignee: 키몬다 아게
Priority date: 2006-03-07
Filing date: 2007-03-06
Publication date: 2007-09-12
Also published as: CN101042934A; DE102006010531A1; US7447053B2; US20070211513A1

Abstract

본 발명은 메모리 디바이스 작동 방법 및 활성 물질; 전류 공급 라인; 및 상기 전류 공급 라인으로부터 상기 활성 물질을 통해 제 1 전류를 스위칭하는 제 1 스위칭 디바이스를 포함하는 1 이상의 메모리 셀을 갖는 메모리 디바이스에 관한 것으로, 상기 메모리 셀은 상기 전류 공급 라인으로부터 상기 활성 물질을 통해 추가 전류를 스위칭하는 1 이상의 추가 스위칭 디바이스를 더 포함한다.

Description

메모리 디바이스 및 이 메모리 디바이스 작동 방법{MEMORY DEVICE AND METHOD FOR OPERATING SUCH A MEMORY DEVICE}

도 1은 종래기술에 따른 저항성 스위칭 메모리 셀의 예시적 구조의 개략적인 회로도;

도 2는 도 1에 도시된 회로에 대응되는 종래기술에 따른 공통 평면에 대한 접이식(folded) 비트 라인 구조 레이아웃의 메모리 셀들의 다양한 구성요소들의 위치들의 개략도;

도 3은 본 발명에 따른 저항성 스위칭 메모리 셀의 예시적 구조의 개략적인 회로도;

도 4는 도 3에 도시된 회로에 대응되는 레이아웃의 공통 평면에 대한 메모리 셀들의 다양한 구성요소들의 위치들의 개략도;

도 5는 특정 평면 내의 메모리 디바이스의 트랜지스터들의 위치들을 개략적으로 나타낸 도;

도 6은 도 5의 평면 내의 또 다른 메모리 디바이스의 트랜지스터들의 위치들을 개략적으로 나타낸 도이다.

도면의 주요 부분에 대한 부호의 설명

1 활성 물질

2 제 1 스위칭 디바이스

3 전류 방전 단자

4 확산 영역

5 추가 스위칭 디바이스

6 추가 방전 단자

7 연장된 확산 영역

BL 비트 라인

I 전류

Ia 제 1 전류

Ib 추가 전류

Ic 조합된 전류

MC1 메모리 셀

MC2 메모리 셀

WL 워드 라인

본 발명은 복수의 메모리 셀들, 특히 PCM 메모리 셀들을 갖는 메모리 디바이스 및 상기 메모리 디바이스 작동 방법에 관한 것이다.

종래의 메모리 디바이스들, 특히 종래의 반도체 메모리 디바이스들의 경우 에, 소위 기능(functional) 메모리 디바이스들(예를 들어, PLA들, PAL들 등), 소위 테이블 메모리 디바이스들, 예를 들어 ROM 디바이스들(ROM = Read Only Memory - 특히 PROM들, EPROM들, EEPROM들, 플래시 메모리 등), 그리고 RAM 디바이스들(RAM = Random Access Memory 또는 read-write memory, 예를 들어 DRAM들 및 SRAM들)은 차별화 되어 있다.

RAM 디바이스는 사전결정된 어드레스 하에서 데이터를 저장하고, 추후 이 어드레스 하에서 상기 데이터를 판독해 내는 메모리이다.

SRAM(SRAM = Static Random Access Memory)들의 경우에는 개별적인 메모리 셀들이, 예를 들어 소수, 가령 6개의 트랜지스터로 이루어지며, 소위 DRAM(DRAM = Dynamic Random Access Memory)의 경우에는, 일반적으로 단지 하나의, 하나의 비트 각각이 전하(charge)로서 저장될 수 있는 커패시턴스를 갖는 대응적으로 제어되는 용량성(capacitive) 요소(예를 들어, MOSFET의 소스 커패시터)로 이루어진다.

하지만, 이 전하는 짧은 시간 동안만 유지된다. 따라서, 소위 "리프레시(refresh)"는 정기적으로, 예를 들어 대략 매 64 ms 마다 수행되어야 한다.

그와는 대조적으로, SRAM들의 경우에는 "리프레시"가 수행되어서는 안된다, 즉 메모리 셀에 저장된 데이터는 적절한 공급 전압이 SRAM에 공급되는 한 저장되어 유지된다.

하지만, 비-휘발성 메모리(NVM) 디바이스들, 예를 들어 EPROM들, EEPROM들 및 플래시 메모리들의 경우에는 공급 전압이 끊어진(switched off) 때에도 저장 데이터가 저장되어 유지된다.

또한, 소위 "저항적(resistive)" 또는 "저항적 스위칭(resistively switching)" 메모리 디바이스들은 최근에, 예를 들어 소위 상변화 메모리들("PCM"들)이라고도 알려져 있다.

"저항적" 또는 "저항적 스위칭" 메모리 디바이스들의 경우에, 예컨대 2개의 적절한 전극들(즉, 애노드와 캐소드) 사이에 위치되는 "활성(active)" 또는 "스위칭 활성" 물질은 적절한 스위칭 프로세스들에 의해 보다 높은 전도성의 상태 또는 보다 낮은 전도성의 상태(예를 들어, 보다 높은 전도성의 상태는 저장된 논리 "1"에 대응되고, 보다 낮은 전도성의 상태는 저장된 논리 "0"에 해당되며, 그 역의 방식도 가능함)로 배치된다. 이는, 예를 들어 비트의 논리 구성에 대응될 수 있다.

예를 들어, 상-변화 메모리(PCRAM)들의 경우에 적절한 칼코겐화물의 화합물(예를 들어, Ge-Sb-Te("GST") 또는 Ag-In-Sb-Te 화합물)이 2개의 대응되는 전극들 사이에 위치되는 "스위칭 활성" 물질로서 사용될 수 있다.

칼코겐화물의 화합물 물질은 적절한 스위칭 공정들에 의하여 비결정, 즉 상대적으로 약한 전도성의 상태 또는 결정, 즉 상대적으로 강한 전도성의 상태로 배치되도록 되어 있다(예를 들어, 상대적으로 강한 전도성의 상태는 저장된 논리 "1"에 해당되고, 상대적으로 약한 전도성의 상태는 저장된 논리 "0"에 해당되거나, 또는 그 역의 방식도 가능하다).

상 변화 메모리 셀들은, "Nonvolatile, High Density, High Performance Phase Change Memory"(G. Wicker, SPIE Conferance on Electronics and Structures for MEMS, Vol. 3891, Queensland, 2, 1999) 및 예를 들어, "Completely CMOS Compatible Phase Change Nonvolatile RAM Using NMOS Cell Transistors"(Y. N. Hwang 외, IEEE Proceedings of the Nonvolatile Semiconductor Memory Workshop, Monterey, 91, 2003), 그리고 "OUM-a 180nm nonvolatile memory cell element technology for stand alone and embedded applications"(S. Lai 외, IEDM 2001) 등으로부터 알려져 있다.

대응되는 메모리 셀을 가지고 비결정, 즉 스위칭 활성 물질의 비교적 약한 전도성의 상태로부터 결정, 즉 상대적으로 강한 전도성의 상태로의 변화를 달성하기 위하여, 전극들에서 적절한 가열 전류 펄스가 적용될 수 있으며, 상기 가열 전류 펄스는 스위칭 활성 물질이 결정화 온도를 초과하여 가열되고 결정화되도록 한다("기록 프로세스(writing process)").

반대로 결정, 즉 상대적으로 강한 전도성의 상태로부터 비결정, 즉 상대적으로 약한 전도성의 상태로의 스위칭 활성 물질의 상태 변화는, 예를 들어 -다시 적절한 가열 전류 펄스에 의하여- 스위칭 활성 물질이 용융 온도를 초과하여 가열되고 급속 냉각에 의하여 비결정 상태로 순차적으로 "퀀칭됨(quenched)"으로써 달성될 수도 있다("삭제 프로세스(deleting process)").

통상적으로, 삭제 프로세스의 온도는 기록 프로세스에 대한 레벨 보다 높은 레벨에 도달해야 하지만, 보다 짧은 지속시간(duration)으로 이루어질 수 있다.

이러한 원리 또는 그에 대응되는 원리에 기초한 상 변화 메모리 셀들은 출간물, 예를 들어 "An edge contact type cell for phase change RAM featuring very low power consumption"(Y. Ha 외, VLSI 2003), 그리고, 예를 들어 "A novel cell technology using N-doped GeSbTe films for phase change RAM"(H. Horii 외, VLSI 2003), "Full integration and reliability evaluation of phase-change RAM based on 0.24㎛-CMOS technologies"(Y. Hwang 외, VLSI 2003), 및 "Highly Manufacturable High Density Phase Change Memory of 64Mb and beyond"(S. Ahn 외, IEDM 2004) 등에 개시되어 있다.

그러므로, -가령, 적절한 비트 및 접지 라인들을 통해- 삭제 또는 기록 가열 전류 펄스들을 구동하는 트랜지스터들은 적절한 크기로 만들어져야 한다.

문제는 (예를 들어, 8F² 장치에서 구현되는) 상 변화 메모리 셀들을 스위칭하기 위한 비교적 높은 전류들로 인하여 트랜지스터들은 소정의 크기, 즉 통상적으로 최소의 구조적 폭보다 큰 폭을 가져야 한다는 사실이다. 이는, 상기 메모리 셀들 및 그에 따른 각각의 메모리 디바이스들이 덜 컴팩트해지도록 하며, 따라서 트랜지스터들의 최소의 구조적 폭을 이용하는 셀 또는 디바이스와 비교하여 적은 메모리를 허용한다.

상 변화 메모리 셀을 통해 보다 큰 전류들을 발생시키기 위해서는, 대응되는 라인들의 전기적 저항을 가능한 한 저감시키도록 제안되어 왔다(예를 들어, "A 0.18㎛ 3.0-V 64-Mb nonvolatile phase transition random access memory(PRAM)"(W. Cho 외, IEEE J. Sol. State Circuits 40, 293, 2005) 참조).

나아가, 메모리 셀 필드 내에서 각각 제어되는 메모리 셀의 위치에 의존하는 각각의 구동 트랜지스터를 위해 사용되는 삭제 또는 기록 전압들을 만들도록 제안 되어 왔다(예를 들어, "A 8Mb demonstrator for high density 1.8V Phase-change memories", F. Bedeschi 외, VLSI 2004).

초래된 비교적 높은 스위칭의 복잡성은 불리하다.

본 발명의 목적은 연관된 스위칭 디바이스의 폭과 관련하여 활성 물질을 통해 보다 큰 전류를 허용하는 신규한 메모리 디바이스에 복수의 메모리 셀들, 특히 PCM 메모리 셀들을 제공하고; 이러한 메모리 디바이스를 작동시키는 신규한 방법을 제공하는 것이다.

본 발명의 일 실시형태에 따르면, 활성 물질; 상기 활성 물질을 통해 전류를 스위칭하기 위하여 상기 활성 물질에 할당되는 제 1 스위칭 디바이스; 전류 공급 라인; 및 전류 방전 단자를 전체적으로 또는 부분적으로 포함하는 1 이상의 메모리 셀이 메모리 디바이스에 제공된다. 이 1 이상의 메모리 셀은 상기 활성 물질을 통해 추가의 전류를 제어하기 위한 1 이상의 추가 스위칭 디바이스가 부가적으로 할당된다.

본 발명의 다른 실시형태에 따르면, 활성 물질, 전류 공급 라인, 전류 방전 단자 및 상기 전류 공급 라인으로부터 상기 활성 물질을 통해 상기 전류 방전 단자로 제 1 전류를 스위칭하는 제 1 스위칭 디바이스를 포함하는 1 이상의 메모리 셀을 갖는 메모리 디바이스를 작동시키는 방법이 제공되며, 상기 방법은:

- 상기 전류 공급 라인을 통해 각각의 선택된 메모리 셀에 제 1 전류를 공급 하는 단계; 및

- 상기 제 1 전류를 방전시키는 단계를 포함하고,

상기 메모리 셀은 추가적으로: 상기 활성 물질을 통해 상기 전류 공급 라인으로부터 추가의 전류를 스위칭하는 1 이상의 추가 스위칭 디바이스를 포함하고,

상기 방법은:

- 상기 연관된 전류 공급 라인을 통해 상기 선택된 메모리 셀에 추가 전류를 공급하는 단계; 및

- 상기 추가 전류를 방전시키는 단계를 추가로 포함한다.

스위칭 디바이스는 활성 물질을 통해 전류를 스위칭하기에 적절한 여하한의 디바이스, 특히 트랜지스터일 수 있다. 스위칭 디바이스는 2가지(예를 들어, ON/OFF) 또는 2가지 이상(예를 들어, ON/OFF 및 중간)의 스위칭 상태를 가질 수 있다. 스위칭 디바이스들은 메모리 셀 및 메모리 디바이스 각각의 레이아웃에 대해 적절하다면, 예를 들어 전류가 흐르는 방향에서 보았을 때 활성 물질의 전방 또는 후방에 논리적으로 위치될 수 있다.

활성 물질은 어떠한 물질도 가능하며, 상기 물질은 이를 통해 전류를 안내/구동함으로써 스위칭된다. 상기 활성 물질은 저항성 스위칭 물질인 것이 유리하다. 따라서, 메모리 셀들은 저항성 스위칭 메모리 셀들, 특히 각각 PCM 활성 물질들 및 PCM 메모리 셀들인 것이 유리하다.

활성 물질을 통해 스위칭되는 전류들은 여하한의 적합한 수단들에 의하여, 예를 들어 공통의 방전부, 예를 들어 접지, 라인 또는 접지 평면에 모두 전기적으 로 연결될 수도 있는 방전 단자들에 의하여 방전될 수 있다.

추가 스위칭 디바이스(들)은 메모리 디바이스가 동일한 개수의 메모리 셀들을 가질 수 있도록, 즉 추가 스위칭 디바이스(들)이 추가적인 설계 공간을 사용하지 않도록 메모리 셀 상에 배치된다면 유리하다.

전류 공급 라인 및 전류 방전 라인은 각 메모리 셀의 대향 단부들에서 연결되는 것이 유리하다.

따라서, 이는 단일의 스위칭 디바이스, 특히 트랜지스터의 크기들, 예를 들어 폭이 적절히 축소될 수 있도록 활성 물질을 통해 조합된 전류(즉, 제 1 전류 및 추가 전류)가 안내되게 함으로써 달성된다.

이는 기존의 기능적 요소들의 셀의 형상 또는 위치를 변형 또는 변환하지 않고 추가적인 트랜지스터들을 도입시킬 수 있기 때문에 '접이식(folded) 비트 라인' 구조의 레이아웃, 특히 8F²의 형상으로 된 메모리 셀들에 대해 특히 유리하다.

이하, 바람직한 실시예들과 첨부도면들에 의하여 본 발명이 보다 상세히 설명될 것이다.

도 1은 종래기술에 따른 저항성 스위칭 메모리 셀(MC1)(여기서는 상 변화 메모리 셀(MC1))의 구조를 -단지 개략적이며 예시의 목적으로- 나타내고 있다. 메모리 셀(MC1)은 간명히 하기 위해 구체적으로 나타내지 않은 메모리 디바이스의 수 개의 다른 메모리 셀들 중 하나이다. 간략히 하기 위해, 유사한 구성요소들/요소들에 대해서는 같은 참조부호들이 사용된다.

메모리 셀(MC1)은 '활성' 또는 '스위칭 활성' 물질(1), 예를 들어 적절한 칼코겐화물의 화합물(예를 들어, Ge-Sb-Te 또는 Ab-In-Sb-Te 화합물)을 포함하는 상 변화 물질을 포함한다. 한편으로, 활성 물질(1)은 전류 공급 라인(BL)에 연결되는데, 여기서 i는 i-번째(i는 정수) 전류 공급 라인을 나타내며, 이 전류 공급 라인 BL은 PCM 메모리 셀(MC1)을 위한 비트 라인과 연관되어 있다. 다른 한편으로, 활성 물질(1)은 전류 방전 단자(3)에 연결되고, 상기 전류 방전 단자(3)는 나아가 접지 라인(도시 안됨)에 연결된다. 활성 물질(1)과 방전 단자(3) 사이에는 활성 물질(1)을 통해 제 1 전류를 스위칭하는 제 1 스위칭 디바이스(2)가 위치된다. 제 1 스위칭 디바이스(2)는 제 1 제어 라인, 즉 이 실시예의 워드 라인(WL<i+2>)에 연결된다. 제 1 스위칭 디바이스(2)는 트랜지스터 타입, 예를 들어 전류를 그 베이스에 인가하는 워드 라인(WL<i+2>)을 갖는 바이폴라 졍션 트랜지스터(Bipolar Junction Transistor:BJT) 타입 또는 전압을 그 게이트에 인가하는 워드 라인(WL<i+2>)을 갖는 FET(Field Effect Transistor) 타입으로 이루어질 수 있다.

사전정의된 전압 또는 전류를 워드 라인(WL<i+2>)에 인가/단락시킴으로써, 제 1 스위칭 디바이스(2)를 통해, 그리고 그 후 방전 단자(3)를 통해 비트 라인(BL) 사이의 전기적 연결을 각각 개방 및 폐쇄시키기 위하여, 제 1 스위칭 디바이스(2)가 그에 따라 선택적으로 개방 및 폐쇄될 수 있다. 개방될 경우, 화살표로 나타낸 바와 같이 전류(Ip)는 비트 라인(BL)으로부터 활성 물질(1)을 통해, 나아가 제 1 스위칭 디바이스(2)를 통해 방전 단자(3)로 유동한다. 따라서, 방전 단자(3)의 전압은 비트 라인(BL)의 전압, 예를 들어 접지에 연결되는 0V보다 작 다. 모든 방전 단자(3)들은 방전 네트워크, 예를 들어 접지 평면에 의하여 전기적으로 연결될 수 있다.

전류(Ip)는 통상적으로 메모리 셀(MC1)의 의도된 사용에 따른다:

a) 작동상태인 경우, 연관된 워드 라인(WL<i+2>)은 개방되어(예를 들어, 양전압이 상기 워드 라인에 인가됨),

- 선택된 메모리 셀(MC1)을 (예를 들어, 논리적 '1'로) 설정하기 위해, 사전정의된 지속시간 및 형상('결정화 펄스')의 전압(V_set)이 활성 물질(1)을 낮은 저항성/높은 전도성을 갖는 결정 상으로 만들기 위하여('기록 프로세스') 비트 라인(BL)에 인가되고;

- 선택된 메모리 셀(MC1)을 (예를 들어, 논리적 '0'으로) 재설정하기 위해, 사전정의된 상이한 지속시간 및 형상('비결정 펄스')의 전압(V_reset)이 활성 물질(1)을 보다 높은 저항성/보다 낮은 전도성을 갖는 비결정 상으로 만들기 위하여('삭제 프로세스') 연관된 비트 라인(BL)에 인가되고;

- 선택된 메모리 셀(MC1)을 판독하기 위하여, 활성 물질의 상태를 바꾸지 않고, 예를 들어 판독 프로세스 동안의 전류(Ip)를 측정함으로써 실제 상 및 그에 따른 논리적 상태를 결정하기에는 충분한 또 다른 사전정의된 지속시간 및 형상('판독 펄스')의 전압(V_read)이 인가되며;

b) 비-작동상태인 경우, 연관된 워드 라인(WL<i+2>)은, 예를 들어 0V 또는 음전압의 레벨로 폐쇄된다.

이러한 펄스들의 사전정의된 지속시간 및 형상은 비트 라인(BL)에 인가되는 전압 또는 전류에 의해 또는 '전기적 밸브'로서 작용할 수도 있는 워드 라인(WL<i+2>)에 인가되는 전압 또는 전류에 의해 제어될 수 있다.

상 변화 메모리 셀들은, 예컨대 Nonvolatile, High Density, High Performance Phase Change Memory(G. Wicker, SPIE Conference on Electronics and Structures for MEMS, Vol. 3891, Queensland, 2, 1999), Completely CMOS Compatible Phase Change Nonvolatile RAM Using NMOS Cell Transistors(Y. N. Hwang 외, IEEE Proceedings of the Nonvolatile Semiconductor Memory Workshop, Monterey, 91, 2003), 및 OUM-a 180nm nonvolatile memory cell element technology for stand alone and embedded applications(S. Lai 외, IEDM 2001) 등을 통해 알려져 있다.

나타낸 바와 같이, 다른 메모리 셀들은 보다 큰 메모리 디바이스로부터 컷-아웃(cut-out)/부분적인 도면에, 예를 들어 동일한 방전 단자(3) 또는 아래의 일 비트 라인을 사용하는, 즉 비트 라인(BL<i+1>) 및 워드 라인들(WL 및 WL<i+1>)을 각각 사용하는 MC1의 바로 우측에 존재한다. 이 패턴은 모두 4 개의 워드 라인들의 좌측 또는 우측, 및 모두 2 개의 비트 라인들 위 및 아래에 대해 도시된 컷-아웃을 반복구성하고 비트 라인들 및 워드 라인들의 각각의 넘버링을 최적화함으로써 연장될 수 있다. 예를 들어, 비트 라인들(BL<i+2> 및 BL<i+3>) 및 그들의 연관된 구성요소들은 각각 비트 라인들(BL 및 BL<i+1>)과 유사하고, 워드 라인들(WL<i+4> 및 BL<i+7>) 및 그들의 연관된 구성요소들은 각각 비트 라인들(WL 및 WL<i+3>)과 유사하다.

이 구성에서, 종래기술에 따르면 트랜지스터들(2)은 상 변화를 발생시키기 위해, 특히 비결정 펄스를 발생시키기 위해 활성 물질(1)을 통해 충분한 전류(Ip)가 흐르게 할 수 있도록 충분히 커야 한다.

도 2는 개략적으로 도시된 다양한 구성요소들의 위치들을 갖는 도 1의 회로도에 대응되는 종래기술에 따른 레이아웃 평면의 평면도이다. 연관된 3차원 메모리 셀은 8F²로 형성될 수 있다. 간략히 하기 위해, 기능적으로 유사한 구성요소들/요소들에 대해서는 도 1과 같은 참조부호들이 사용된다.

이하 도 2를 참조하면, 수평방향의 비트 라인들(BL 및 BL<i+1>)은 활성 물질(1)의 영역들 중 일 측면에 연결된다. 활성 물질(1)은 또 다른 측면 상에서는 워드 라인(WL) 및 확산 영역(diffusion area;4) 사이의 각각의 교차점에 형성되는 트랜지스터(2)에 연결된다. 2 개의 이웃하는 트랜지스터들(2)은 소스/드레인 영역 상의 콘택을 통해, 일 측면 상에서는 공통의 방전 단자(3)에 연결되고 대향되는 측 상에서는 활성 물질(1)에 연결된다. 그로 인한 메모리 셀(MC1)의 위치는 점선으로 나타나 있다.

상 변화 메모리 셀들(MC1)에는 활성 물질(1)에 이웃하는 -예를 들어, 비교적 높은 저항성을 갖는- 적절한 가열 물질층(도시 안됨)이 -선택적으로- 제공될 수도 있으며, 상기 가열 물질은 적절한 절연층으로 둘러싸일 수 있다.

메모리 셀들(MC1)은 소위 '접이식' 비트 라인 구조로 구성될 수 있다, 즉 활 성 물질(1)(또는 메모리 셀(MC1))을 포함하는 영역이 특정 워드 라인과 비트 라인들의 모든 제 2 교차점에서만 존재한다. 특정 워드 라인이 개방된다면, 즉 예를 들어 이 워드 라인에 양전압을 인가함으로써 연관된 트랜지스터들이 전도상태가 된다면, 이 때 메모리 셀(MC1)은 단지 모든 제 2 비트 라인을 통해 어드레싱(adressed)될 수 있다. 각각 활성 물질(1) 및 PCM 메모리 셀(MC1)에 의해 점유되는 영역은 크기가 확장되기 때문에, 이러한 구성은 PCM 메모리 셀들(MC1)에 대해 유리한 것으로 간주된다.

도 3은 도 1과 유사한 도면으로 본 발명에 따른 메모리 디바이스의 컷-아웃을 나타내고 있다.

이하, 각각의 메모리 셀(MC2)은 1 이상의 추가 스위칭 디바이스, 즉 활성 물질(1)을 통해 추가 전류(Ib)를 스위칭하는 추가 트랜지스터(5)를 포함한다. 상기 추가 트랜지스터(5)는, 예를 들어 방전 라인들의 방전 네트워크에 의해 또는 전체(integral) 공통 방전 단자(도시 안됨)를 형성함으로써 제 1 트랜지스터(2)의 방전 단자(3)에 전기적으로 연결될 수 있다. 각각 특정 메모리 셀(MC2) 및 특정 활성 물질(1)에 속한 제 1 트랜지스터(2) 및 추가 트랜지스터(5) 둘 모두가 개방된다면, 활성 물질(1)을 통해 유동하는 전류(Ic)는 도 1에 도시된 종래기술에 따른 구성에서의 활성 물질(1)을 통해 유동하는 전류(Ip)보다 큰 Ic = Ia + Ib가 되도록 제 1 전류(Ia)는 제 1 트랜지스터(2)를 통해 유동하고 추가 전류(Ib)는 추가 트랜지스터(5)를 통해 유동한다. 그러므로, 다른 작동 파라미터들이 같을 경우 활성 물질(1)을 통해 보다 큰 전류(Ic ＞ Ip)를 전달할 수 있거나 또는 조건 Ic = Ip 하에 트랜 지스터(2)의 폭을 축소시킬 수 있다(그리고 트랜지스터(5)를 가능한 한 작게 유지시킬 수 있다). 제 1 트랜지스터(2) 및 추가 트랜지스터(5)는 동일한 특징들, 예를 들어 바람직하기는 하나, 반드시 같은 전도성 또는 스위칭 특성들을 가질 필요는 없다.

이하, 메모리 셀들 및 메모리 디바이스를 각각 작동시키는 바람직한 방법은 예시로서 메모리 셀(MC2)을 고려하여 설명된다:

a) 작동상태인 경우, 연관된 워드 라인들 WL<i+1>과 WL<i+2> 둘 모두가 개방되어(예를 들어, 같은 양전압이 상기 워드 라인들에 인가되어)

- 선택된 메모리 셀(MC2)을 (예를 들어, 논리적 '1'로) 설정하기 위하여, 제 1 전류(Ia)가 제 1 트랜지스터(2)를 통해 유동하고 추가 전류(Ib)가 추가 트랜지스터(5)를 통해 유동하도록 사전정의된 지속시간 및 형상('결정화 펄스')의 전압(V_set)이 연관된 비트 라인(BL)에 인가된다. 활성 물질을 통해 유동하는 조합된 전류(Ic = Ia + Ib)에 의하여, 활성 물질(1)은 낮은 저항성/높은 전도성을 갖는 결정 상태로 변형된다('기록 프로세스'). 이 실시예에서, 제 1 트랜지스터(2) 및 추가 트랜지스터(5)의 특징들은 Ia = Ib = 0.5 Ic가 되도록 유사하게 되어 있다. 요구되는 전류 특징들 및 온도 특징들을 각각 달성하기 위하여, 워드 라인 WL<i+1>과 WL<i+2> 둘 모두의 동시 스위칭은 보다 어렵기 때문에 전압 펄스(V_set)는 비트 라인(BL)에 의하여 제어/형성되는 것이 바람직하다.

- 선택된 메모리 셀(MC2)을 (예를 들어, 논리적 '0'으로) 재설정하기 위해, 다른 사전정의된 지속시간 및 형상('비결정 펄스')의 전압(V_reset)이 활성 물질(1)을 보다 높은 저항성/보다 낮은 전도성을 갖는 비결정 상으로 만들기 위하여('삭제 프로세스') 연관된 비트 라인(BL)에 인가된다. 요구되는 전류 특징들 및 온도 특징들을 각각 달성하기 위하여, 특히, 트레일링 에지(trailing edge)의 요구되는 슬로프와 관련해 워드 라인 WL<i+1> 및 WL<i+2> 둘 모두의 동시 스위칭은 훨씬 더 어렵기 때문에, 전압 펄스(V_reset)는 또한 비트 라인(BL)에 의하여 제어/형성되는 것이 바람직하다;

- 선택된 메모리 셀(MC1)을 판독하기 위하여, 활성 물질(1)의 상을 바꾸지 않고, 예를 들어 유동하는 전류를 측정함으로써 실제 상 및 그에 따른 논리적 상태를 결정하기에는 충분한 또 다른 사전정의된 지속시간 및 형상('판독 펄스')의 전압(V_read)이 인가된다. 2 개의 병렬 트랜지스터들(2, 5)을 사용함으로써, 선택된 메모리 셀(MC1)의 일련의 저항이 저감되어 향상된 판독 신호를 유도할 수 있다.

b) 비-작동상태인 경우, 연관된 워드 라인들(WL<i+1> 및 WL<i+2>)은 통상적으로 폐쇄되는데, 예를 들면 0V 또는 음전압 레벨로 설정된다.

대안적으로, - 가장 높은 전류 값을 필요로 하는 - 비결정 펄스에 대해서만 또는 결정 펄스에 대해서만, 또는 비결정 펄스와 결정 펄스 둘 모두에 대해서 연관된 트랜지스터(2, 5) 둘 모두가 사용된다.

V_set, V_reset 및 V_read 중 1 이상의 값들은 도 1 및 2 에 도시된 종래기술의 구성의 각각의 값들과 상이할 수 있다.

본 예시에서 각각의 워드 라인들 WL<i+1> 및 WL<i+2>를 개방시킨 후에, 본 예시의 선택된 메모리 셀(MC2) 뿐만 아니라 같은 워드 라인들(WL<i+1> 및 WL<i+2>)을 사용하는 본 예시의 다른 메모리 셀들(MC3)도 어드레싱될 수 있다. 즉, 조작되거나(설정 또는 재설정되거나) 판독될 수 있다. 이에 의하여, 데이터는 이전보다 더욱 병렬 방식으로 처리될 수 있다.

메모리 셀들을 메모리 셀들(MC2, MC3)의 좌측 및 우측에 어드레싱하기 위해서는, 워드 라인들(WL<i-1>과 WL 및 WL<i+3>과 WL<I+4>) 각각이 개방되어야 한다.

도 4는 비트 라인들 및 워드 라인들과 평행한 평면 상의 도 3의 회로도에 대응되는 구성요소들의 위치들을 개략적으로 나타내고 있다. 그 구성은 다시 8F²의 형상으로 이루어진다.

이하, 컷-아웃이 도시된 메모리 디바이스는 종래기술에서 단지 절연층에 의해 사용된 비트 라인들(BL, BL<i+1>)에 평행한 영역들 내로 길이 방향으로 연장되는 연장된 확산 영역들(7)을 포함한다. 연장된 확산 영역들(7)은 간략히 하기 위해 단지 몇 개만이 도시된 워드 라인들(WL)과의 교차점에 추가 트랜지스터들(5)을 생성시킨다. 제 1 트랜지스터들(2)은 워드 라인들(WL)(간략히 하기 위해 도시되지 않음)의 방향으로 보다 작은(이상적으로는 50%) 폭을 갖지만, 종래의 접이식 비트 라인 구조의 레이아웃에서와 같이 구성된다. 제 1 트랜지스터들(2) 및 추가 트랜지스터들(5)은 상이한 타입 또는 특징들로 이루어질 수 있다.

연장된 확산 영역들(7) 및 그에 따른 추가 트랜지스터들(5)의 도입은 메모리 셀의 전체 형태를 변경하지 않고 레이아웃의 변화들(예를 들어, 상이한 마스크 레이아웃)의 구현이 비교적 쉽게 달성될 수 있도록 한다. 따라서, 다른 기능적 요소들의 형태 또는 위치를 바꿀 필요가 없다. 따라서, (예를 들어, 8F² 형상의 셀로 이루어지는) 이러한 접이식 비트 라인 구조의 레이아웃에서는, 활성 물질(1)을 포함하는 영역들은 비트 라인의 피치가 보다 작게 선택되고 대체로 콤팩트한 형태가 유지될 수 있도록 서로에 대해 더욱 변위된다. 이 구성은 활성 영역들(1)간에 최대 거리를 부여하고, 따라서 레이아웃을 유리하게 구성할 수 있으며, 배선의 구조가 아닐지라도 레이아웃의 기본적인 형상으로서 유지된다.

도 5는 연관된 비트 라인들(BL) 및 워드 라인들(WL)로부터 구성되는 평면 격자에 대한 메모리 디바이스의 제 1 트랜지스터들(2) 및 추가 트랜지스터들(5)의 위치들을 나타내고 있다.

이 실시예에서, 일 위치로부터 또 다른 위치까지의 임의의 변위들과 관련하여 트랜지스터들(2, 5)의 평행 대칭(translatory symmetry)이 존재하도록 제 1 트랜지스터들(2) 및 추가 트랜지스터들(5)은 유사하다.

도 6은 연관된 비트 라인들(BL) 및 워드 라인들(WL)로부터 구성되는 평면 격자에 대한 또 다른 메모리 디바이스의 제 1 트랜지스터들(2) 및 추가 트랜지스터들(5)의 위치들을 나타내고 있다.

이 실시예에서, 제 1 트랜지스터들(2) 및 (점선형 원들로 나타낸) 추가 트랜 지스터들(5)은 일 방향으로(예를 들어, 비트 라인들(BL) 또는 워드 라인들(WL)을 따라서) 2 단계의 변위 그리고, 다른 방향으로는(예를 들어 워드 라인들(WL) 또는 비트 라인들(BL)을 따라서는) 1 단계의 변위와 관련하여 트랜지스터들(2, 5)의 평행 대칭이 존재하도록 상이하게(예를 들어, 상이한 특징들을 보이도록) 되어 있다.

도 3 내지 6에 도시된 구성은 추가 트랜지스터(5)를 제공하기 위하여 접이식 비트 라인 구조, 예를 들어 8F² 셀 형태에서 이전에 사용된 적이 없던 공간만을 사용한다. 이 추가 트랜지스터(5)는 이웃하는 워드 라인(WL)에 의하여 제 1 트랜지스터(2)에 대해 병렬로 어드레싱된다. 예를 들어, DRAM과는 반대되는 것으로서 접이식 비트 라인 구조 셀 내에는 메모리 셀(MC2, MC3)의 논리 상태를 판독하기 위한 기준 전류가 생성될 필요가 없기 때문에 접이식 비트 라인의 배선 개념은 폐기될 수 있다. 따라서, 메모리 셀들은 모든 연관된 비트 라인들(BL)을 통해(즉, n 개의 비트 라인들, BL<0>,..., BL,...,BL<n>의 범위에서) 어드레싱될 수 있다. 하지만, 셀의 형상은 또한 접이식 비트 라인 구조의 레이아웃에 기초할 수 있다.

추가 트랜지스터(5)는 활성 물질(1)을 통해 추가 전류를 생성하여 제 1 트랜지스터(2)의 보다 작은 폭을 얻도록 하는 것이 유리할 수 있다.

활성 물질(1) 및 메모리 셀 각각의 유리한 형상(8F²)은 워드 라인들(WL) 방향으로의 크기가 저감되어 보다 작은 셀 영역을 유도하도록 유지될 수 있다.

본 발명은 8F² 형상의 셀들로 제한되지 않고, 여하한의 다른 형태, 예를 들 어 X≥6을 갖는 XF², 예컨대 6F², 20F² 등의 형태로 이루어질 수 있다.

상술된 실시예들은 본 발명을 제한하려는 것이 아니다. 당업자라면 본 발명의 범위 및 기술적사상 내에서 변형 및 수정들을 가할 수도 있다.

본 발명에 따르면, 연관된 스위칭 디바이스의 폭과 관련하여 활성 물질을 통해 보다 큰 전류를 허용하는 신규한 메모리 디바이스에 복수의 메모리 셀, 특히 PCM 메모리 셀들이 제공되며; 이러한 메모리 디바이스를 작동시키는 신규한 방법을 얻을 수 있다.

Claims

1 이상의 메모리 셀을 갖는 메모리 디바이스에 있어서,

활성 물질;

전류 공급 라인; 및

상기 전류 공급 라인으로부터 상기 활성 물질을 통해 제 1 전류를 스위칭하는 제 1 스위칭 디바이스를 포함하고,

상기 메모리 셀은 상기 전류 공급 라인으로부터 상기 활성 물질을 통해 추가 전류를 스위칭하는 1 이상의 추가 스위칭 디바이스를 추가적으로 포함하는 것을 특징으로 하는 메모리 디바이스.

제 1 항에 있어서,

상기 메모리 셀들은 저항적 스위칭 메모리 셀들인 것을 특징으로 하는 메모리 디바이스.

제 2 항에 있어서,

상기 메모리 셀들은 PCM 메모리 셀들인 것을 특징으로 하는 메모리 디바이스.

제 1 항에 있어서,

상기 전류 공급 라인은 비트 라인인 것을 특징으로 하는 메모리 디바이스.

제 1 항에 있어서,

상기 제 1 스위칭 디바이스는 상기 전류 공급 라인으로부터 상기 활성 물질을 통해 제 1 전류 방전 단자로 상기 제 1 전류를 스위칭하는 상기 제 1 전류 방전 단자에 연결되고,

상기 추가 스위칭 디바이스는 상기 전류 공급 라인으로부터 상기 활성 물질을 통해 추가 전류 방전 단자로 추가 전류를 스위칭하는 상기 추가 전류 방전 단자에 연결되는 것을 특징으로 하는 메모리 디바이스.

제 5 항에 있어서,

상기 제 1 전류 방전 단자 및 상기 추가 전류 방전 단자는 전기적으로 연결되는 것을 특징으로 하는 메모리 디바이스.

제 1 항에 있어서,

상기 제 1 스위칭 디바이스를 제어하기 위하여 제 1 워드 라인이 제공되고;

상기 추가 스위칭 디바이스를 제어하기 위하여 추가 워드 라인이 제공되는 것을 특징으로 하는 메모리 디바이스.

제 7 항에 있어서,

상기 제 1 스위칭 디바이스는 연장된 확산 영역과 상기 제 1 워드 라인 및 상기 추가 워드 라인 중 하나의 교차점에 형성되고;

상기 스위칭 디바이스는 상기 연장된 확산 영역과 상기 제 1 워드 라인 및 상기 추가 워드 라인 중 다른 하나의 교차점에 형성되는 것을 특징으로 하는 메모리 디바이스.

제 8 항에 있어서,

상기 연장된 확산 영역은 연관된 비트 라인에 평행하게 연장되는 것을 특징으로 하는 메모리 디바이스.

제 1 항에 있어서,

상기 제 1 스위칭 디바이스를 제어하기 위하여 제 1 제어 라인이 제공되고;

상기 추가 스위칭 디바이스를 제어하기 위하여 추가 제어 라인이 제공되는 것을 특징으로 하는 메모리 디바이스.

제 1 항에 있어서,

상기 제 1 스위칭 디바이스는 상기 활성 물질 및 상기 제 1 스위칭 디바이스를 통해 상기 제 1 전류를 스위칭하고;

상기 추가 스위칭 디바이스는 상기 활성 물질 및 상기 추가 스위칭 디바이스를 통해 상기 추가 전류를 스위칭하는 것을 특징으로 하는 메모리 디바이스.

제 1 항에 있어서,

상기 제 1 스위칭 디바이스는 제 1 트랜지스터이고, 상기 추가 스위칭 디바이스는 추가 트랜지스터인 것을 특징으로 하는 메모리 디바이스.

제 1 항에 있어서,

상기 제 1 스위칭 디바이스 및 상기 추가 스위칭 디바이스는 상이한 특징들을 갖는 것을 특징으로 하는 메모리 디바이스.

제 1 항에 있어서,

상기 전류 방전 단자는 접지 라인에 연결되는 것을 특징으로 하는 메모리 디바이스.

제 1 항에 있어서,

상기 메모리 디바이스는 상기 전류 공급 라인이 선택적으로 전류 방전 라인으로도 작동될 수 있게 최적화되도록 설계되고 구비되며;

상기 메모리 디바이스는 상기 전류 방전 라인이 선택적으로 전류 공급 단자로도 작동될 수 있게 최적화되도록 설계되고 구비되는 것을 특징으로 하는 메모리 디바이스.

제 1 항에 있어서,

상기 메모리 셀들의 레이아웃은 접이식 비트 라인 구조를 기초로 하는 것을 특징으로 하는 메모리 디바이스.

제 1 항에 있어서,

상기 메모리 셀들은 XF²의 형상으로 되어 있고, X는 6 이상의 정수인 것을 특징으로 하는 메모리 디바이스.

활성 물질, 전류 공급 라인, 제 1 전류 방전 단자 및 상기 전류 공급 라인으로부터 상기 활성 물질을 통해 상기 제 1 전류 방전 단자로 제 1 전류를 스위칭하는 제 1 스위칭 디바이스를 포함하는 1 이상의 메모리 셀을 작동시키는 방법에 있어서,

상기 방법은:

- 상기 전류 공급 라인을 통해 각각 선택된 활성 물질로 제 1 전류를 공급하는 단계; 및

- 상기 제 1 전류 방전 단자를 통해 상기 제 1 전류를 방전시키는 단계를 포함하고,

상기 메모리 셀은 상기 전류 공급 라인으로부터 상기 활성 물질을 통해 추가 전류를 스위칭하는 1 이상의 추가 스위칭 디바이스를 추가적으로 포함하고,

상기 방법은:

- 상기 연관된 전류 공급 라인을 통해 상기 선택된 활성 물질로 추가 전류를 공급하는 단계; 및

- 상기 추가 전류를 방전시키는 단계를 더 포함하는 것을 특징으로 하는 방법.

제 18 항에 있어서,

상기 추가 스위칭 디바이스를 제어하기 위하여 추가 워드 라인이 제공되는 것을 특징으로 하는 방법.

제 19 항에 있어서,

상기 메모리 셀을 설정하는 설정 단계, 상기 메모리 셀을 재설정하는 재설정 단계 및 상기 메모리 셀을 판독하는 판독 단계 중 1 이상을 수행하기 위하여, 상기 제 1 스위칭 디바이스는 상기 제 1 워드 라인에 의하여 개방되고, 상기 추가 스위칭 디바이스는 상기 추가 워드 라인에 의하여 개방되는 것을 특징으로 하는 방법.

제 18 항에 있어서,

상기 제 1 전류 및 상기 추가 전류의 형상은 상기 전류 공급 라인에 의하여 결정되는 것을 특징으로 하는 방법.

제 18 항에 있어서,

상기 제 1 워드 라인 및 상기 추가 워드 라인과 연관된 1 이상의 다른 메모리 셀은 각각의 연관된 비트 라인을 통해 조작되는 것을 특징으로 하는 방법.

제 18 항에 있어서,

상기 메모리 셀들은 저항적 스위칭 메모리 셀들인 것을 특징으로 하는 방법.

제 23 항에 있어서,

상기 메모리 셀들은 상 변화 메모리 셀들인 것을 특징으로 하는 방법.

제 18 항에 있어서,

상기 방법은 상기 전류 공급 라인을 추가적으로 전류 방전 라인으로서도 작동시키는 단계를 더 포함하는 것을 특징으로 하는 방법.

제 18 항에 있어서,

상기 방법은 상기 전류 방전 단자를 추가적으로 전류 공급 단자로서도 작동시키는 단계를 더 포함하는 것을 특징으로 하는 방법.

제 25 항 또는 제 26 항에 있어서,

상기 메모리 셀의 제 1 액세스 동안, 상기 전류 공급 라인은 전류 공급 라인으로서 작동되고 상기 전류 방전 단자는 전류 방전 단자로서 작동되며, 메모리 셀의 제 2 액세스, 특히 후속하는 액세스 동안, 상기 전류 공급 라인은 전류 방전 라인으로서 작동되고 상기 제 1 전류 방전 단자는 전류 공급 단자로서 작동되는 것을 특징으로 하는 방법.