KR20070079792A - 디스크리트 타임 발진기를 이용한 모터 구동회로와 그 방법 - Google Patents

디스크리트 타임 발진기를 이용한 모터 구동회로와 그 방법 Download PDF

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Abstract

모터 구동회로가 개시된다. 상기 모터 구동회로는 디스크리트 타임 발진기, 데이터 저장장치, 데이터 처리 블럭, 카운터, 비교회로, 및 신호변환부를 구비한다. 상기 디스크리트 타임 발진기는 다수의 입력신호들에 응답하여 순차적으로 변하는 다수의 비트들을 구비하는 제1어드레스를 발생한다. 상기 데이터 저장장치는 데이터를 저장한다. 상기 데이터 처리 블럭은 상기 제1어드레스 중에서 다수의 비트들을 구비하는 제2어드레스에 기초하여 상기 데이터 저장장치에 저장된 데이터 중에서 제1데이터를 선택하고, 선택된 제1데이터 및 상기 제1어드레스 중에서 적어도 하나의 비트를 구비하는 제3어드레스의 조합에 기초하여 제2데이터를 출력한다. 상기 카운터는 클럭신호에 응답하여 순차적으로 변하는 디지털 카운트 값을 출력한다. 상기 비교회로는 상기 데이터 처리 블럭으로부터 출력된 상기 제2데이터와 상기 카운터로부터 출력된 상기 디지털 카운트 값을 비교하고, 비교결과에 기초하여 펄스폭이 순차적으로 변하는 PWM신호를 발생한다. 상기 신호변환부는 상기 PWM신호에 응답하여 정현파 형태의 모터 구동전류를 모터로 공급함으로써 모터의 소음을 줄일 수 있다.
PWM, 디스크리트 타임 발진기, DTO, 모터 구동회로

Description

디스크리트 타임 발진기를 이용한 모터 구동회로와 그 방법{Motor control circuit and method using discrete time oscillator}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 삼각파를 이용한 일반적인 모터 구동회로를 나타낸다.
도 2는 도 1에 도시된 모터 구동회로에 의해 모터로 공급되는 구동전압과 구동전류를 나타낸다.
도 3은 모터의 회전운동에 대한 이상적인 구동전압과 구동전류를 개념적으로 나타낸 것이다.
도 4는 본 발명의 일실시예에 따른 디스크리트 타임 발진기를 이용한 모터 구동회로를 나타낸다.
도 5는 도 4에 도시된 DTO(410)의 일실시예의 블럭도를 나타낸다.
도 6은 본 발명의 일실시예에 따른 데이터 저장장치에 저장되는 어드레스와 데이터의 관계를 나타내는 그래프이다.
도 7은 본 발명의 일실시예에 따른 펄스폭 변조회로에서 출력되는 PWM신호를 개념적으로 나타낸 것이다.
도 8은 본 발명의 일실시예에 따른 모터 구동방법의 흐름도이다.
본 발명은 모터 구동에 관한 것으로, 보다 상세하게는 디스크리트 타임 발진기(discrete time oscillator; DTO)를 이용한 모터 구동회로와 모터 구동방법에 관한 것이다.
일반적인 모터 구동회로는 적은 전력을 소모하는 소자로 모터를 구동하기 위하여 파워 트랜지스터 (power transistor)와 같은 전력 소자의 스위칭 동작을 통하여 모터 구동전류를 얻는다.
도 1은 삼각파를 이용한 일반적인 모터 구동회로를 나타내고, 도 2는 도 1에 도시된 모터 구동회로에 의하여 모터로 공급되는 구동전압(Vm)과 구동전류(Im)를 나타낸다. 이하 도 1과 도 2를 참조하여 모터 구동전압이 모터로 공급되는 과정을 설명하면 다음과 같다.
도 1을 참조하면, 상기 모터 구동회로는 PWM신호발생기(110)와 인버터(120)를 구비한다.
상기 PWM신호발생기(110)는 소정의 저항을 통하여 (+)입력단자로 입력되는 입력신호(Vi)와 소정의 저항을 통하여 (-)입력단자로 입력되는 삼각파 신호(Vts)를 수신하고 비교하여 펄스 신호를 발생한다.
상기 삼각파 신호(Vts)가 상기 입력신호(Vi)보다 큰 구간에서 상기 PWM신호발생기(110)는 음의 공급전압(-Vdd)을 출력하고, 상기 삼각파 신호(Vts)가 상기 입 력신호(Vi)보다 작은 구간에서 상기 PWM신호발생기(110)는 양의 공급전압(Vcc)을 출력함으로써 펄스 신호를 발생한다.
상기 인버터(120)의 각 파워 트랜지스터(Tr1 및 Tr2)는 상기 PWM신호발생기(110)로부터 출력된 펄스 신호(즉, 펄스 폭 변조 신호)에 응답하여 모터(130)로 구동전압을 출력한다.
제1파워 트랜지스터(Tr1)는 전원(+E)의 양의 단자와 상기 모터(130)의 입력단자 사이에 접속되고, 제2파워 트랜지스터(Tr2)는 상기 모터(130)의 입력단자와 전원(E)의 음의 단자 사이에 접속되며, 각 파워 트랜지스터(Tr1 및 Tr2)의 베이스는 상기 PWM신호발생기(110)의 출력단자에 공통으로 접속된다.
상기 PWM신호발생기(110)가 양의 공급전압(Vcc)을 출력하면, 상기 제1파워 트랜지스터(Tr1)는 턴-온(on)되므로, 상기 모터(130)의 구동전압(Vm)은 양의 전원전압(+E)으로 된다. 또한, 상기 PWM신호발생기(110)가 음의 공급전압(-Vdd)을 출력하면 상기 제2파워 트랜지스터(Tr2)는 턴-온 되므로 상기 모터(130)의 구동전압(Vm)은 음의 전원전압(-E)으로 된다.
상기 모터(130)의 구동전류(Im)는 상기 구동전압(Vm)이 양의 값을 가지면 증가하고 음의 값을 가지면 감소하나, 상기 구동전압(Vm)의 펄스 폭이 증가함에 따라 상기 구동전류(Im)는 점진적으로 증가함을 알 수 있다.
도 3은 모터의 회전운동에 대한 이상적인 구동전압과 구동전류를 개념적으로 나타낸 것이다. 도 3을 참조하면, 모터의 원운동을 수직축과 수평축에 투영하면, 상기 구동전류(Im1)는 정현파 형태의 신호로 변환된다. 바꾸어 말하면, 상기 모터 에 정현파 형태의 구동전류(Im1)가 흐를 경우, 플레밍의 왼손법칙에 의해 모터가 원운동을 하게 된다.
상기 모터(130)에 정현파 형태의 구동전류(Im1)가 흐르기 위해서는, 도 3에 도시된 바와 같은 펄스 형태의 구동전압(Vm1)이 인가되어야 한다.
도 2에 도시된 일반적인 모터 구동전류(Im)는 도 3에 도시된 정현파 형태의 구동전류(Im1)와 차이가 있다. 따라서 상기 차이만큼의 에너지가 남거나 모자라게 되어 에너지 보존법칙에 따라 소음이 발생하게 된다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 모터에서 발생되는 소음을 줄이기 위하여, 정현파 형태의 모터 구동전류를 모터로 공급하기 위하여 DTO를 이용한 모터 구동회로 및 그 모터 구동방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 펄스 폭 변조회로는 디스크리트 타임 발진기, 데이터 저장장치, 데이터 처리 블럭, 카운터, 및 비교회로를 구비한다.
상기 디스크리트 타임 발진기는 다수의 입력신호들에 응답하여 순차적으로 변하는 다수의 비트들을 구비하는 제1어드레스를 발생한다. 상기 데이터 저장장치는 데이터를 저장한다.
상기 데이터 처리 블럭은 상기 제1어드레스 중에서 다수의 비트들을 구비하는 제2어드레스에 기초하여 상기 데이터 저장장치에 저장된 데이터 중에서 제1데이터를 선택하고, 선택된 제1데이터 및 상기 제1어드레스 중에서 적어도 하나의 비트 를 구비하는 제3어드레스의 조합에 기초하여 제2데이터를 출력한다.
상기 카운터는 클럭신호에 응답하여 순차적으로 변하는 디지털 카운트 값을 출력한다.
상기 비교회로는 상기 데이터 처리 블럭으로부터 출력된 상기 제2데이터와 상기 카운터로부터 출력된 상기 디지털 카운트 값을 비교하고, 비교결과에 기초하여 펄스 폭이 순차적으로 변하는 PWM신호를 발생한다.
상기 기술적 과제를 달성하기 위한 모터 구동회로는 디스크리트 타임 발진기, 데이터 저장장치, 데이터 처리 블럭, 카운터, 비교회로, 및 신호변환부를 구비한다.
상기 디스크리트 타임 발진기는 다수의 입력신호들에 응답하여 순차적으로 변하는 다수의 비트들을 구비하는 제1어드레스를 발생한다. 상기 데이터 저장장치는 데이터를 저장한다.
상기 데이터 처리 블럭은 상기 제1어드레스 중에서 다수의 비트들을 구비하는 제2어드레스에 기초하여 상기 데이터 저장장치에 저장된 데이터 중에서 제1데이터를 선택하고, 선택된 제1데이터 및 상기 제1어드레스 중에서 적어도 하나의 비트를 구비하는 제3어드레스의 조합에 기초하여 제2데이터를 출력한다.
상기 카운터는 클럭신호에 응답하여 순차적으로 변하는 디지털 카운트 값을 출력한다.
상기 비교회로는 상기 데이터 처리 블럭으로부터 출력된 상기 제2데이터와 상기 카운터로부터 출력된 상기 디지털 카운트 값을 비교하고, 비교결과에 기초하 여 펄스 폭이 순차적으로 변하는 PWM신호를 발생한다.
상기 신호변환부는 상기 PWM신호에 응답하여 정현파 형태의 모터 구동전류를 모터로 공급한다.
상기 기술적 과제를 해결하기 위한 펄스 폭 변조방법은 다수의 입력신호들에 응답하여 순차적으로 변하는 다수의 비트들을 구비하는 제1어드레스를 발생하는 단계, 상기 제1어드레스 중에서 다수의 비트들을 구비하는 제2어드레스에 기초하여 상기 데이터 저장장치에 저장된 데이터 중에서 제1데이터를 선택하고, 선택된 제1데이터 및 상기 제1어드레스 중에서 적어도 하나의 비트를 구비하는 제3어드레스의 조합에 기초하여 제2데이터를 출력하는 단계, 및 상기 데이터 처리 블럭으로부터 출력된 상기 제2데이터와 카운터로부터 출력되는 디지털 카운트 값을 비교하고, 비교결과에 기초하여 펄스 폭이 순차적으로 변하는 PWM신호를 발생하는 단계를 구비한다.
상기 기술적 과제를 해결하기 위한 모터 구동방법은 다수의 입력신호들에 응답하여 순차적으로 변하는 다수의 비트들을 구비하는 제1어드레스를 발생하는 단계, 상기 제1어드레스 중에서 다수의 비트들을 구비하는 제2어드레스에 기초하여 상기 데이터 저장장치에 저장된 데이터 중에서 제1데이터를 선택하고, 선택된 제1데이터 및 상기 제1어드레스 중에서 적어도 하나의 비트를 구비하는 제3어드레스의 조합에 기초하여 제2데이터를 출력하는 단계, 상기 데이터 처리 블럭으로부터 출력된 상기 제2데이터와 카운터로부터 출력되는 디지털 카운트 값을 비교하고, 비교결과에 기초하여 펄스 폭이 순차적으로 변하는 PWM신호를 발생하는 단계, 및 상기 PWM신호에 응답하여 정현파 형태의 모터 구동전류를 모터로 공급하는 단계를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 일실시예에 따른 디스크리트 타임 발진기 (discrete time oscillator; 410, 이하에서는 "DTO"라 한다.)를 이용한 모터 구동회로를 나타내낸다.
도 4를 참조하면, 상기 모터 구동회로는 펄스 폭 변조회로(400)와 신호 변환부(500)를 구비한다. 상기 펄스 폭 변조회로(400)는 정현파 형태의 모터 구동전류를 모터(130)로 공급하기 위하여 상기 DTO(410)를 이용하여 펄스 폭 변조(pulse width modulation; PWM)신호를 발생한다.
상기 펄스 폭 변조회로(400)는 DTO(410), 데이터 처리 블럭(420), 데이터 저장장치(430), 카운터(440), 및 비교회로(450)를 구비한다. 상기 데이터 저장장치(430)는 ROM과 같은 비휘발성 메모리 장치로 구현될 수도 있고, H/W 및 또는 S/W로구현될 수 있으나 이에 한정되는 것은 아니다.
당업계에서 잘 알려진 바와 같이 상기 DTO(410)는 적어도 하나의 입력신호 (I1과 I2)에 응답하여 순차적으로 변하는 다수의 비트들을 구비하는 제1어드레스(ADD1[7:0])를 발생한다. 각 입력신호(I1과 I2)는 정수이고, 상기 정수는 n(n은 자연수)비트로 표현될 수 있다. 예컨대, 제1어드레스(ADD1[7:0])는 주기적으로 "00000000"부터 "11111111"까지 순차적으로 증가될 수 있다.
도 5는 도 4에 도시된 DTO(410)의 일실시예의 블럭도를 나타낸다. 도 5를 참조하면, 상기 DTO(410)는 제1가산기(412), 제1모듈로 레지스터(414), 제2가산기(416), 및 제2모듈로 레지스터(418)를 구비한다.
상기 제1가산기(412)는 제1입력신호(I1)와 제1모듈로 레지스터(414)로부터 출력된 제1나머지신호(r1)을 수신하고 이들을 더하여 제1가산치(sum1)를 상기 제1모듈로 레지스터(414)로 출력한다.
상기 제1모듈로 레지스터(414)는 상기 제1가산치(sum1)에 대하여 제1기준값(ref1)에 대한 나머지 연산(modulo operation)을 수행한다.
상기 제1가산치(sum1)가 상기 제1 기준값(ref1)보다 작으면(sum1<ref1), 상기 제1나머지신호(r1)는 상기 제1가산치(sum1)가 된다. 그러나, 상기 제1가산치(sum1)가 상기 제1기준값(ref1)과 같거나 크면(sum1≥ref1), 캐리 (carry)가 발생되고, 상기 제1나머지신호(r1)는 상기 제1가산치(sum1)에서 상기 제1기준값(ref1)을 뺀 값(sum1-ref1)이 된다.
상기 제1입력신호(I1), 제1나머지신호(r1), 제1가산치(sum1), 및 제1기준값(ref1)은 n(n은 자연수, 예컨대 n=16)비트의 정수이다.
상기 제2가산기(416)는 제2입력신호(I2), 제2모듈로 레지스터(418)로부터 출 력된 제2나머지신호(r2), 및 상기 제1모듈로 레지스터(414)로부터 출력된 상기 캐리 (carry)를 수신하고 이들을 더하여 제2가산치(sum2)를 출력한다.
상기 제2모듈로 레지스터(418)는 상기 제2가산치(sum2)에 대하여 제2기준값(ref2)에 대한 나머지 연산을 수행한다.
상기 제2가산치(sum2)가 상기 제2기준값(ref2)보다 작으면(sum2<ref2), 상기 제2나머지신호(r2)는 상기 제2가산치(sum2)가 된다. 상기 제2가산치(sum2)가 상기 제2기준값(ref2)과 같거나 크면(sum2≥ref2), 상기 제2나머지신호(r2)는 상기 제2가산치(sum2)에서 상기 제2기준값(ref2)을 뺀 값(sum2-ref2)이 된다.
상기 제2입력신호(I2), 제2나머지신호(r2), 제2가산치(sum2), 및 제2기준값(ref2)은 m(m은 정수, 예컨대 m=12)비트의 정수이다.
12비트 정수인 상기 제2나머지신호(r2)의 상위 k(k는 자연수, 예컨대, k=8)비트는 상기 데이터 저장장치(430)의 어드레스를 주기적으로 반복하여 지정하기 위한 제1어드레스(ADD1)이다. 8비트인 제1어드레스(ADD1)의 상위 2비트는 데이터 저장장치(430)의 데이터 샘플링(sampling)을 위한 사인 신호의 위치정보(또는 위상 정보)를 나타내며, 하위 6비트는 상기 데이터 저장장치(430)의 어드레스를 나타낸다.
상기 데이터 처리 블럭(420)은 상기 제1어드레스(ADD1) 중에서 다수의 비트들을 구비하는 제2어드레스(ADD2)에 기초하여 상기 데이터 저장장치(430)에 저장된 데이터 중에서 제1데이터(DATA1)를 선택하고, 선택된 제1데이터(DATA1) 및 상기 제1어드레스(ADD1) 중에서 적어도 하나의 비트를 구비하는 제3어드레스(ADD3)의 조합 에 기초하여 제2데이터(DATA2)를 출력한다.
예컨대, 상기 데이터 처리 블럭(420)은 8비트의 제1어드레스(ADD1=[7:0])중에서 하위 6비트의 제2어드레스(ADD2=[5:0])에 기초하여 데이터 저장장치(430)에 저장된 데이터 중에서 7비트의 제1데이터(DATA1=[6:0])를 선택하고, 선택된 7비트의 제1데이터(DATA1=[6:0])와 상기 8비트의 제1어드레스(ADD1) 중에서 MSB(most significant bit: 최상위 비트)인 제3어드레스(ADD3=[7])의 조합에 기초하여 8비트의 제2데이터(DATA2=[7:0])를 출력한다.
상기 데이터 처리 블럭(420)은 어드레스 처리부(422), 및 데이터 처리부(424)를 구비한다.
상기 어드레스 처리부(422)는 제1어드레스(ADD1[7:0]), 예컨대 소정의 주기를 갖고 "00000000"부터 "11111111"까지 순차적으로 증가하는 제1어드레스(ADD1[7:0])를 수신하고, 상기 제1어드레스(ADD1[7:0])의 하위 6비트를 포함하는 제2어드레스(ADD2[5:0], 000000~111111)와 상기 제1어드레스(ADD1[7:0])의 MSB로 구성된 제3어드레스(ADD3[7])를 발생한다.
먼저, 상기 제2어드레스(ADD2)가 발생되는 과정을 살펴본다.
데이터 저장장치(430)의 데이터를 샘플링(sampling)한 사인 신호의 위상이 0도 내지 90도인 경우, 상기 어드레스 처리부(422)는 제1어드레스(ADD1[7:0]), 즉 00000000 내지 00111111 중에서 밑줄친 하위 6비트를 순차적으로 제2어드레스(ADD2)로서 출력한다. 따라서 상기 어드레스 처리부(422)는 0(=000000)부터 63(=111111)까지 순차적으로 증가하는 숫자(또는 제2어드레스(ADD2))를 출력한다.
또한, 상기 사인 신호의 위상이 180도 내지 270도인 경우, 상기 어드레스 처리부(422)는 제1어드레스(ADD1[7:0]), 즉 10000000 내지 10111111 중에서 밑줄친 하위 6비트를 순차적으로 제2어드레스(ADD2)로서 출력한다. 즉, 상기 어드레스 처리부(422)는 0(=000000)부터 63(=111111)까지 순차적으로 증가하는 숫자(또는 제2어드레스(ADD2))를 출력한다.
그러나, 상기 사인 신호의 위상이 90도 내지 180도인 경우, 상기 어드레스 처리부(422)는 제1어드레스(ADD1[7:0]) 즉, 01000000 내지 01111111의 MSB(즉, 0)를 6비트로 확장(즉, 000000)하고, 확장된 6비트(즉, 000000)를 반전시키고, 반전된 6비트(즉, 111111)와 밑줄친 하위 6비트를 순차적으로 배타적 논리합하고, 그 결과로서 발생된 어드레스를 제2어드레스(ADD2)로서 출력한다. 따라서 상기 어드레스 처리부(422)는 63(=111111)으로부터 0(=000000)까지 순차적으로 감소하는 숫자(또는 제2어드레스(ADD2))를 출력한다.
또한, 상기 사인 신호의 위상이 270도 내지 360도인 경우, 상기 어드레스 처리부(422)는 제1어드레스(ADD1[7:0]), 즉 11000000 내지 11111111의 MSB(즉, 1)를 6비트로 확장(즉, 111111)하고, 확장된 6비트(즉, 111111)를 반전시키고, 반전된 6비트(즉, 000000)와 밑줄친 하위 6비트를 순차적으로 배타적 논리합하고, 그 결과로서 발생된 어드레스를 제2어드레스(ADD2)로서 출력한다. 따라서 상기 어드레스 처리부(422)는 63(=111111)으로부터 0(=000000)까지 순차적으로 감소하는 숫자(또는 제2어드레스(ADD2))를 출력한다.
결과적으로, 상기 사인 신호의 위상이 0도 내지 90도, 또는 180도 내지 270 도이면, 상기 제2어드레스(ADD2)는 0(=000000)으로부터 63(=111111)까지 순차적으로 증가한다. 그러나, 상기 사인 신호의 위상이 90도 내지 180도, 또는 270도 내지 360도이면, 63(=111111)으로부터 0(=000000)까지 순차적으로 감소하게 된다.
상기 어드레스 처리부(422)는 상기 제1어드레스(ADD1)의 MSB를 선택하고, 선택된 MSB로 구성된 제3어드레스(ADD3)를 출력한다.
상기 데이터 처리부(424)는 상기 제2어드레스(ADD2[5:0])에 기초하여 상기 데이터 저장장치(430)로부터 출력된 상기 제1데이터(DATA1[6:0])와 상기 제3어드레스(ADD3[7])를 조합하고, 조합결과에 상응하는 상기 제2데이터(DATA2[7:0])를 출력한다.
상기 데이터 저장장치(430)는 상기 어드레스 처리부(422)로부터 출력된 상기 제2어드레스(ADD2)에 응답하여 상기 제2어드레스(ADD2)에 상응하는 k(k는 자연수, 예컨대 k=7)비트로 구성된 제1데이터(DATA1)를 출력한다.
본 발명의 일실시예에 따른 상기 데이터 저장장치(430)에 저장되는 데이터와 어드레스의 관계 및 상기 제1데이터(DATA1)와 상기 제2데이터(DATA2)가 발생되는 과정을 설명하면 다음과 같다.
도 6은 본 발명의 일실시예에 따른 데이터 저장장치(430)에 저장된 데이터와 어드레스의 관계를 나타내는 그래프이다. 도 6을 참조하면, 사인 신호의 0도에서부터 90도까지의 위상을 64구간으로 나누고, 각각의 구간에 대응하는 어드레스(0번지 내지 63번지)를 지정하고 상기 어드레스에 상응하는 위상에 대하여 사인 신호를 샘플링한다.
상기 데이터 저장장치(430)의 0번지(즉, 000000)에는 데이터 "1", 즉 "0000001"이 저장되고, 어드레스가 증가함에 따라 데이터는 점진적으로 증가하여 63번지(즉, 111111)에 "126", 즉 "1111110"이 저장됨으로써 0도부터 90도까지의 위상구간의 사인 신호의 데이터가 저장된다.
표 1은 상기 어드레스에 상응하여 데이터 저장장치(430)에 저장되는 데이터를 나타낸다.
Figure 112006008352345-PAT00001
상기 어드레스 처리부(422)는 상기 사인 신호의 위상이 0도~90도, 또는 180도~270도이면 0(=000000)으로부터 63(=111111)까지 순차적으로 증가하며, 위상이 90도~180도, 또는 270도~360도이면 63(=111111)으로부터 0(=000000)까지 순차적으로 감소하는 제2어드레스(ADD2)를 출력한다.
또한, 상기 어드레스 처리부(422)는 상기 제1어드레스(ADD1)의 MSB로 구성된 제3어드레스(ADD3)를 출력한다.
상기 데이터 저장장치(430)는 상기 제2어드레스(ADD2)에 상응하여 사인 신호의 위상이 0도~90도, 또는 180도~270도이면 1(=0000001)로부터 126(=1111110)까지 점진적으로 증가하는 제1데이터(DATA1)를 출력하고, 위상이 90도~180도, 또는 270도~360도이면 126(=1111110)으로부터 1(=0000001)로 점진적으로 감소하는 제1데이터(DATA1)를 출력한다.
상기 데이터 처리부(424)에서 상기 제2데이터(DATA2)가 발생되는 과정을 설명하면 다음과 같다.
첫째, 각각의 비트가 상기 제1어드레스(ADD1)의 MSB(즉, 제3어드레스(ADD3))인 k(k는 자연수, 예컨대 k=7)비트 이진수와 상기 제1데이터(DATA1)에 대해 배타적 논리합을 한다.
둘째, 상기 제3어드레스(ADD3)와 상기 배타적 논리합의 결과를 조합하여, 상기 제3어드레스(ADD3)의 보수를 최상위 비트로 하고 상기 배타적 논리합의 결과를나머지 k비트로 하는 (k+1)비트 조합이 발생한다.
셋째, 상기 조합의 결과에 상기 제3어드레스(ADD3)를 더함으로써 (k+1)비트인 제2데이터(DATA2)가 발생한다.
이하에서는 상기 제1어드레스(ADD1)가 "00000000"과 "10000000"인 경우 상기 제2데이터(DATA2)가 발생하는 과정을 구체적으로 설명한다.
예컨대 상기 제1어드레스(ADD1)가 "00000000"인 경우 상기 제3어드레스(ADD3)는 "0"이며 상기 제1데이터(DATA1)는 "0000001"이므로, 첫째, 각각의 비트가 상기 제3어드레스(ADD3) "0"인 7비트 이진수 "0000000"과 상기 제1데이터(DATA1) "0000001"에 대해 배타적 논리합을 하여 "0000001"이 발생한다.
둘째, 상기 제3어드레스(ADD3) "0"의 보수인 "1"을 MSB로 하고, 상기 배타적 논리합의 결과인 "0000001"을 나머지 7비트로 하는 8비트 조합 "10000001"이 발생한다.
셋째, 상기 조합의 결과인 "10000001"에 상기 제3어드레스(ADD3) "0"을 더함으로써 8비트인 제2데이터(DATA2) "10000001"이 발생한다.
예컨대 상기 제1어드레스(ADD1)가 "10000000"인 경우 상기 제3어드레스(ADD3)는 "1"이며 상기 제1데이터(DATA1)는 "0000001"이므로, 첫째, 각각의 비트가 상기 제3어드레스(ADD3) "1"인 7비트 이진수 "1111111"과 상기 제1데이터(DATA1) "0000001"에 대해 배타적 논리합을 하여 "1111110"이 발생한다.
둘째, 상기 제3어드레스(ADD3) "1"의 보수인 "0"을 MSB로 하고, 상기 배타적 논리합의 결과인 "1111110"을 나머지 7비트로 하는 8비트 조합 "01111110"이 발생한다.
셋째, 상기 조합의 결과인 "01111110"에 상기 제3어드레스(ADD3) "1"을 더함으로써 8비트인 제2데이터(DATA2) "01111111"이 발생한다.
당업자라면 상술한 바와 같은 제2데이터(DATA2)의 발생 과정을 용이하게 수행할 수 있을 것이므로, 나머지 제2데이터(DATA2)의 발생 과정에 대한 자세한 설명은 생략한다.
표 2는 상기 과정에 따라 데이터 처리부(424)에서 발생되는 제2데이터(DATA2)를 상기 사인 신호의 위상에 따라 나타낸 것이다.
Figure 112006008352345-PAT00002
상기 카운터(440)는 상기 데이터 처리부(424)로부터 상기 제2데이터(DATA2)가 출력될 때마다 클럭신호(CLK)에 응답하여 0(=00000000)에서 255(=11111111)까지 순차적으로 증가하는 디지털 카운트 값(CNT[7:0])을 주기적으로 출력한다. 상기 카운트 값(CNT)은 상기 제2데이터(DATA2[7:0])와 같은 수의 비트로 구성된다.
상기 비교회로(450)는 상기 데이터 처리부(424)로부터 출력된 상기 제2데이터(DATA2)와 상기 카운터(440)로부터 출력된 0에서 255까지 순차적으로 증가하는 상기 디지털 카운트 값(CNT)을 비교하고, 비교결과에 기초하여 PWM신호를 발생한다.
상기 비교회로(450)는 상기 제2데이터(DATA2)가 상기 디지털 카운트 값(CNT)과 같거나 작으면 1을 출력하며, 상기 제2데이터(DATA2)가 상기 디지털 카운트 값(CNT)보다 크면 0을 출력한다. 상기 비교회로(450)가 출력하는 PWM신호의 기본 변환 폭은 상기 제2데이터(DATA2)의 주기와 같다.
도 7은 본 발명의 일실시예에 따른 펄스 폭 변조회로에서 출력되는 PWM신호를 개념적으로 나타낸 것이다.
이하에서는 표 1, 표 2, 및 도 7을 참조하여 상기 비교회로(450)에서 출력되는 PWM신호의 펄스 폭이 결정되는 과정을 설명한다.
상기 사인 신호의 위상이 0도~90도인 구간에서 상기 제2어드레스(ADD2)가 "0"인 경우, 상기 데이터 처리부(424)는 제2데이터(DATA2) "129"를 출력하며, 상기 카운터(440)는 0에서 255까지 순차적으로 증가하는 디지털 카운트 값(CNT)을 출력한다.
상기 PWM신호는 상기 디지털 카운터 값(CNT)이 129부터 255까지 하이 레벨을 유지한다. 따라서 PWM신호의 펄스 폭은 상기 디지털 카운트 값(CNT)이 129부터 255이 될 때까지이다.
상기 사인 신호의 위상이 0도~90도인 구간에서 상기 제2어드레스(ADD2)가 "1"인 경우, 상기 데이터 처리부(424)는 제2데이터(DATA2) "130"을 출력하며, 상기 카운터(440)는 0에서 255까지 순차적으로 증가하는 디지털 카운트 값(CNT)을 출력한다.
상기 PWM신호는 상기 디지털 카운터 값(CNT)이 130부터 255까지 하이 레벨을 유지한다. 따라서 PWM신호의 펄스 폭은 상기 카운트 값(CNT)이 130부터 255가 될 때까지이다.
표 2에 상술한 바와 같은 과정에 따른 PWM신호의 펄스 폭을 나타내었다.
표2를 참조하면, 사인 신호의 위상의 전체구간(0도~360도)에 대한 상기 PWM신호의 펄스 폭은 0도~90도 구간에서는 127로부터 2까지 점진적으로 감소하며, 90도~270도 구간에서는 2로부터 254까지 점진적으로 증가하며, 270도~360도 구간에서는 254로부터 129까지 점진적으로 감소함을 알 수 있다.
상기 신호 변환부(500)는 상기 비교회로(450)로부터 출력된 PWM신호에 응답하여 정현파 형태의 모터 구동전류를 모터(130)로 공급한다.
상기 PWM신호를 적분함으로써 얻어지는 이상적인 정현파에 가까운 구동전류가 모터(130)로 공급되면, 모터의 구동소음은 일반적인 구동전류 공급시보다 현저히 감소한다.
도 8은 본 발명의 일실시예에 따른 모터 구동방법의 흐름도이다. 도 4 내지 도 8을 참조하여 DTO를 이용한 모터 구동방법이 상세히 설명된다.
DTO(410)는 다수의 입력신호들(I1 및 I2)에 응답하여 순차적으로 변하는 다수의 비트를 구비하는 제1어드레스(ADD1)를 발생한다(S100). 상기 제1어드레스(ADD1)는 상기 DTO(410)에서 발생하는 제2나머지 신호(r2) 12비트 중에서 상위 8비트에 해당한다.
상기 제1어드레스(ADD1)의 상위 2비트는 정현파 신호의 위치정보(또는 위상정보)를 나타내며, 하위 6비트는 데이터 저장장치(430)의 어드레스를 나타낸다.
어드레스 처리부(422)는 상기 제1어드레스(ADD1)에 응답하여 사인 신호의 위상이 0도~90도, 180도~270도인 구간에서는 0(=000000)으로부터 63(=111111)까지 순차적으로 증가하는 제2어드레스(ADD2)를 출력하며, 위상이 90도~180도, 270도~360도인 구간에서는 63(=111111)으로부터 0(=000000)까지 순차적으로 감소하는 제2어드레스(ADD2)를 출력한다.
또한, 상기 어드레스 처리부(422)는 상기 제1어드레스(ADD1)의 MSB인 제3어드레스(ADD3)를 출력한다(S200).
데이터 저장장치(430)는 상기 제2어드레스(ADD2)에 응답하여 상기 제2어드레스(ADD2)에 상응하는 k(k는 자연수, 예컨대 k=7)비트로 구성된 제1데이터(DATA1)를 출력한다(S300).
상기 제1데이터(DATA1)는 상기 제2어드레스(ADD2)에 상응하여 사인 신호의 위상이 0도~90도, 또는 180도~270도이면 1로부터 126까지 점진적으로 증가하며, 위상이 90도~180도, 또는 270도~360도이면 126으로부터 1까지 점진적으로 감소한다.
데이터 처리부(424)는 각각의 비트가 상기 제1어드레스(ADD1)의 최상위 비트(즉, 제3어드레스(ADD3))인 k비트 이진수와 상기 제1데이터(DATA1)에 대해 배타적 논리합을 하고, 상기 제3어드레스(ADD3)의 보수를 최상위 비트로 하고 상기 배타적 논리합의 결과를 나머지 k비트로 하는 (k+1)비트 조합을 발생한 후, 상기 조합의 결과에 상기 제3어드레스(ADD3)를 더함으로써 (k+1)비트인 제2데이터를 발생한다(S400).
비교회로(450)는 상기 제2데이터(DATA2)와 카운터(440)로부터 출력된 디지털 카운트 값(CNT)을 비교하여, 비교결과에 기초하여 펄스 폭이 순차적으로 변하는 PWM신호를 발생한다.
상기 제2데이터(DATA2)가 상기 디지털 카운트 값(CNT)과 같거나 작으면 상기 비교회로(450)는 하이 레벨(또는 데이터 "1")을 출력하고, 상기 제2데이터(DATA2)가 상기 디지털 카운트 값(CNT)보다 크면 상기 비교회로(450)는 로우 레벨(또는 데이터 "0")을 출력한다. 따라서 상기 비교회로(450)는 PWM신호를 발생한다(S500).
신호변환기(500)는 상기 PWM신호를 모터(130)로 인가하는데, 상기 PWM신호를 적분하면 이상적인 정현파에 가까운 구동전류가 얻어진다(S600).
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 DTO를 이용한 모터 구동회로는 DTO를 이용하여 PWM신호를 발생시켜 이상적인 정현파 신호에 가까운 모터 구동전류를 모터로 공급함으로써 모터 구동소음을 현저히 감소시키는 효과가 있다.

Claims (12)

  1. 다수의 입력 신호들에 응답하여 순차적으로 변하는 다수의 비트들을 구비하는 제1어드레스를 발생하는 디스크리트 타임 발진기;
    데이터를 저장하는 데이터 저장장치;
    상기 제1어드레스 중에서 다수의 비트들을 구비하는 제2어드레스에 기초하여 상기 데이터 저장장치에 저장된 데이터 중에서 제1데이터를 선택하고, 선택된 제1데이터, 및 상기 제1어드레스 중에서 적어도 하나의 비트를 구비하는 제3어드레스의 조합에 기초하여 제2데이터를 출력하는 데이터 처리 블럭;
    클럭신호에 응답하여 순차적으로 변하는 디지털 카운트 값을 출력하는 카운터; 및
    상기 데이터 처리 블럭으로부터 출력된 상기 제2데이터와 상기 카운터로부터 출력된 상기 디지털 카운트 값을 비교하고, 비교결과에 기초하여 펄스 폭이 순차적으로 변하는 PWM신호를 발생하는 비교회로를 구비하는 것을 특징으로 하는 펄스 폭 변조회로.
  2. 제1항에 있어서, 상기 데이터 저장장치는,
    상기 제2어드레스에 상응하는 상기 데이터를 저장하는 펄스 폭 변조회로.
  3. 제1항에 있어서, 데이터 처리 블럭은,
    상기 제1어드레스에 기초하여 상기 제2어드레스와 상기 제3어드레스를 출력하는 어드레스 처리부; 및
    상기 제2어드레스에 기초하여 상기 데이터 저장장치로부터 출력된 상기 제1데이터와 상기 제3어드레스를 조합하고, 조합결과에 상응하는 상기 제2데이터를 출력하는 데이터 처리부를 구비하는 펄스 폭 변조회로.
  4. 제3항에 있어서, 상기 데이터 처리부는,
    각각의 비트가 상기 제1어드레스의 최상위 비트인 k(k는 자연수)비트 이진수와 k비트인 상기 제1데이터에 대해 배타적 논리합하고, 상기 제3어드레스의 보수를 최상위 비트로 하고, 상기 배타적 논리합의 결과를 나머지 k비트로 하는 (k+1)비트 조합을 발생한 후, 상기 조합의 결과에 상기 제3어드레스를 더함으로써 (k+1)비트인 제2데이터를 발생하는 것을 특징으로 하는 펄스 폭 변조회로.
  5. 다수의 입력신호들에 응답하여 순차적으로 변하는 다수의 비트들을 구비하는 제1어드레스를 발생하는 디스크리트 타임 발진기;
    데이터를 저장하는 데이터 저장장치;
    상기 제1어드레스 중에서 다수의 비트들을 구비하는 제2어드레스에 기초하여 상기 데이터 저장장치에 저장된 데이터 중에서 제1데이터를 선택하고, 선택된 제1데이터 및 상기 제1어드레스 중에서 적어도 하나의 비트를 구비하는 제3어드레스의 조합에 기초하여 제2데이터를 출력하는 데이터 처리 블럭;
    클럭신호에 응답하여 순차적으로 변하는 디지털 카운트 값을 출력하는 카운터;
    상기 데이터 처리 블럭으로부터 출력된 상기 제2데이터와 상기 카운터로부터 출력된 상기 디지털 카운트 값을 비교하고, 비교결과에 기초하여 펄스폭이 순차적으로 변하는 PWM신호를 발생하는 비교회로; 및
    상기 PWM신호에 응답하여 정현파 형태의 모터 구동전류를 모터로 공급하는 신호변환부를 구비하는 것을 특징으로 하는 모터 구동회로.
  6. 제5항에 있어서, 상기 데이터 저장장치는,
    상기 제2어드레스에 상응하는 상기 데이터를 저장하는 모터 구동회로.
  7. 제5항에 있어서, 데이터 처리 블럭은,
    제1어드레스에 기초하여 상기 제2어드레스와 상기 제3어드레스를 출력하는 어드레스 처리부; 및
    상기 제2어드레스에 기초하여 상기 데이터 저장장치로부터 출력된 상기 제1데이터와 상기 제3어드레스를 조합하고, 조합결과에 상응하는 상기 제2데이터를 출력하는 데이터 처리부를 구비하는 모터 구동회로.
  8. 제7항에 있어서, 상기 데이터 처리부는,
    각각의 비트가 상기 제1어드레스의 최상위 비트인 k(k는 자연수)비트 이진수 와 상기 제1데이터에 대해 배타적 논리합을 하고, 상기 제3어드레스의 보수를 최상위 비트로 하고 상기 배타적 논리합의 결과를 나머지 k비트로 하는 (k+1)비트 조합을 발생한 후, 상기 조합의 결과에 상기 제3어드레스를 더함으로써 (k+1)비트인 제2데이터를 발생하는 것을 특징으로 하는 모터 구동회로.
  9. 다수의 입력신호들에 응답하여 순차적으로 변하는 다수의 비트들을 구비하는 제1어드레스를 발생하는 단계;
    상기 제1어드레스 중에서 다수의 비트들을 구비하는 제2어드레스에 기초하여 상기 데이터 저장장치에 저장된 데이터 중에서 제1데이터를 선택하고, 선택된 제1데이터 및 상기 제1어드레스 중에서 적어도 하나의 비트를 구비하는 제3어드레스의 조합에 기초하여 제2데이터를 출력하는 단계; 및
    상기 데이터 처리 블럭으로부터 출력된 상기 제2데이터와 카운터로부터 출력되는 디지털 카운트 값을 비교하고, 비교결과에 기초하여 펄스 폭이 순차적으로 변하는 PWM신호를 발생하는 단계를 구비하는 것을 특징으로 하는 펄스 폭 변조방법.
  10. 제9항에 있어서, 상기 제2데이터는,
    각각의 비트가 상기 제1어드레스의 최상위 비트인 k(k는 자연수)비트 이진수와 상기 제1데이터에 대해 배타적 논리합을 하고, 상기 제3어드레스의 보수를 최상위 비트로 하고 상기 배타적 논리합의 결과를 나머지 k비트로 하는 (k+1)비트 조합을 발생한 후, 상기 조합의 결과에 상기 제3어드레스를 더함으로써 발생되는 것을 특징으로 하는 펄스 폭 변조회로.
  11. 다수의 입력신호들에 응답하여 순차적으로 변하는 다수의 비트들을 구비하는 제1어드레스를 발생하는 단계;
    상기 제1어드레스 중에서 다수의 비트들을 구비하는 제2어드레스에 기초하여 상기 데이터 저장장치에 저장된 데이터 중에서 제1데이터를 선택하고, 선택된 제1데이터 및 상기 제1어드레스 중에서 적어도 하나의 비트를 구비하는 제3어드레스의 조합에 기초하여 제2데이터를 출력하는 단계;
    상기 데이터 처리 블럭으로부터 출력된 상기 제2데이터와 카운터로부터 출력되는 디지털 카운트 값을 비교하고, 비교결과에 기초하여 펄스폭이 순차적으로 변하는 PWM신호를 발생하는 단계; 및
    상기 PWM신호에 응답하여 정현파 형태의 모터 구동전류를 모터로 공급하는 단계를 구비하는 것을 특징으로 하는 모터 구동방법.
  12. 제11항에 있어서, 상기 제2데이터는,
    각각의 비트가 상기 제1어드레스의 최상위 비트인 k(k는 자연수)비트 이진수와 상기 제1데이터에 대해 배타적 논리합을 하고, 상기 제3어드레스의 보수를 최상위 비트로 하고 상기 배타적 논리합의 결과를 나머지 k비트로 하는 (k+1)비트 조합을 발생한 후, 상기 조합의 결과에 상기 제3어드레스를 더함으로써 발생되는 것을 특징으로 하는 모터 구동방법.
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