JP2007209192A - ディスクリートタイム発振器を利用したモータ駆動回路とその方法 - Google Patents
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Abstract
【解決手段】パルス幅変調回路は、ディスクリートタイム発振器、データ保存装置、データ処理ブロック、カウンタ、及び比較回路とを備える。ディスクリートタイム発振器は、データ保存装置から第1データを読取り可能なデータ処理ブロックによって使われうる多数のビットを備える第1アドレスを発生させる。データ処理ブロックは、第1データと、第1アドレスの多数のビットのうちから少なくとも一つのビットから第2データとを発生させる。比較回路は、第2データとカウンタによって生成されたデジタルカウント値とを比較し、比較結果に基づいてパルス幅変調信号を発生させる。
【選択図】図4
Description
420:データ処理ブロック
430:データ保存装置
440:カウンタ
450:比較回路
500:信号変換部
901:データプロセッサ
902:メモリ装置
Claims (20)
- 多数のビットを有する第1アドレスを発生させるディスクリートタイム発振器と、
前記第1アドレスの前記多数のビットのサブセットから発生する第2アドレスによって指定される位置に第1データを保存するデータ保存装置と、
前記第1データ、及び前記第1アドレスの前記多数のビットのサブセットである少なくとも一つのビットを備える第3アドレスに基づいて第2データを発生させるデータ処理ブロックと、
デジタルカウント値を発生させるカウンタと、
前記第2データと前記デジタルカウント値とを比較し、比較結果に基づいてPWM信号を発生させる比較回路と、を備えることを特徴とするパルス幅変調回路。 - 前記ディスクリートタイム発振器は、多数の入力信号に応答して順次に変わる前記多数のビットを備える前記第1アドレスを発生させることを特徴とする請求項1に記載のパルス幅変調回路。
- 前記ディスクリートタイム発振器は、
第1基準値を用いて第1入力信号と以前の第1残り信号の第1加算値から第1残り信号とキャリとを発生させる第1モジュロレジスタと、
第2基準値を用いて第2入力信号、以前の第2残り信号、及び前記第1モジュロレジスタから出力された前記キャリの第2加算値から第2残り信号を発生させる第2モジュロレジスタと、を備え、
前記第1アドレスの前記多数のビットは、前記第2残り信号から発生することを特徴とする請求項2に記載のパルス幅変調回路。 - 前記カウンタは、クロック信号に応答して順次に変わるデジタルカウント値を発生させることを特徴とする請求項1に記載のパルス幅変調回路。
- 前記比較回路は、正弦波形態に順次に変わるパルス幅を有するPWM信号を発生させることを特徴とする請求項1に記載のパルス幅変調回路。
- 前記データ処理ブロックは、
前記第1アドレスから前記第2アドレス及び前記第3アドレスを発生させるアドレス処理部と、
前記第1データと前記第3アドレスとを組合わせて前記第2データを発生させるデータ処理部と、を備えることを特徴とする請求項1に記載のパルス幅変調回路。 - 前記データ処理部は、
データプロセッサと、
命令のシーケンスを保存するメモリ装置と、を備え、前記データプロセッサによって前記命令のシーケンスが実行される場合、前記データプロセッサは、各々のビットが前記第1アドレスのMSBであるk(kは、自然数)ビットの二進数と前記第1データとに対して排他論理和演算を実行して排他論理和結果を発生させ、
前記第3アドレスの補数をMSBにし、前記排他論理和結果を残りのkビットにする(k+1)ビットの組合わせを発生させた後、前記(k+1)ビットの組合わせに前記第3アドレスを加えて前記第2データを発生させることを特徴とする請求項6に記載のパルス幅変調回路。 - 多数のビットを備える第1アドレスを発生させるためのディスクリートタイム発振器と、
前記第1アドレスの前記多数のビットのサブセットから発生した第2アドレスによって指定される位置に第1データを保存するためのデータ保存装置と、
前記第1データ、及び前記第1アドレスの前記多数のビットのサブセットであり、少なくとも一つのビットを有する第3アドレスに基づいて第2データを発生させるデータ処理ブロックと、
デジタルカウント値を発生させるカウンタと、
前記第2データと前記デジタルカウント値とを比較し、比較結果に基づいてPWM信号を発生させる比較回路と、
前記PWM信号に応答して正弦波形態のモータ駆動電流を発生させる信号変換部と、を備えることを特徴とするモータ駆動回路。 - 前記ディスクリートタイム発振器は、多数の入力信号に応答して順次に変わる前記多数のビットを備える前記第1アドレスを発生させることを特徴とする請求項8に記載のモータ駆動回路。
- 前記ディスクリートタイム発振器は、
第1基準値を用いて、第1入力信号と以前の第1残り信号の第1加算値から第1残り信号とキャリとを発生させる第1モジュロレジスタと、
第2基準値を用いて、第2入力信号、以前の第2残り信号、及び前記第1モジュロレジスタから出力された前記キャリの第2加算値から第2残り信号を発生させる第2モジュロレジスタと、を備え、
前記第1アドレスの前記多数のビットは、前記第2残り信号から発生することを特徴とする請求項9に記載のモータ駆動回路。 - 前記カウンタは、クロック信号に応答して順次に変わる前記デジタルカウント値を発生させることを特徴とする請求項8に記載のモータ駆動回路。
- 前記比較回路は、正弦波形態に順次に変わるパルス幅を有するPWM信号を発生させることを特徴とする請求項8に記載のモータ駆動回路。
- 前記データ処理ブロックは、
前記第1アドレスから前記第2アドレス及び前記第3アドレスを発生させるアドレス処理部と、
前記第1データと前記第3アドレスとを組合わせ、組合わせ結果に相当する前記第2データを発生させるデータ処理部と、を備えることを特徴とする請求項8に記載のモータ駆動回路。 - 前記データ処理部は、
データプロセッサと、
命令のシーケンスを保存するメモリ装置と、を備え、前記データプロセッサによって前記命令のシーケンスが実行される場合、前記データプロセッサは、各々のビットが前記第1アドレスのMSBであるk(kは、自然数)ビットの二進数と前記第1データとに対して排他論理和演算を実行して排他論理和結果を発生させ、
前記第3アドレスの補数をMSBにし、前記排他論理和結果を残りのkビットにする(k+1)ビットの組合わせを発生させた後、前記(k+1)ビットの組合わせに前記第3アドレスを加えて前記第2データを発生させることを特徴とする請求項13に記載のモータ駆動回路。 - 多数のビットを有する第1アドレスを発生させる段階と、
前記第1アドレスの前記多数のビットのサブセットから発生する第2アドレスによって指定されるデータ保存装置の位置から第1データを読み取る段階と、
前記第1データ、及び前記第1アドレスの前記多数のビットのサブセットであり、少なくとも一つのビットを備える第3アドレスに基づいて第2データを発生させる段階と、
デジタルカウント値を発生させる段階と、
前記第2データと前記デジタルカウント値とを比較し、比較結果に基づいてPWM信号を発生させる段階と、を備えることを特徴とするPWM信号発生方法。 - 前記PWM信号発生方法は、多数の入力信号に対する少なくても一つのモジュロ演算に基づいて順次に変わる前記第1アドレスを発生させる段階をさらに備えることを特徴とする請求項15に記載のPWM信号発生方法。
- 前記PWM信号発生方法は、クロック信号に応答して順次に変わる前記デジタルカウント値を発生させる段階をさらに備えることを特徴とする請求項15に記載のPWM信号発生方法。
- 前記PWM信号発生方法は、正弦波形態によって順次に変わるパルス幅を有する前記PWM信号を発生させる段階をさらに備えることを特徴とする請求項15に記載のPWM信号発生方法。
- 前記PWM信号は、モータを駆動するために前記正弦波形態のモータ駆動電流を発生させるのに利用されることを特徴とする請求項18に記載のPWM信号発生方法。
- 前記PWM信号発生方法は、
各々のビットが前記第1アドレスのMSBであるk(kは、自然数)ビットの二進数、及び前記第1データに対して排他論理和演算を実行して排他論理和結果を発生させる段階と、
前記第3アドレスの補数をMSBにし、前記排他論理和結果を残りのkビットにする(k+1)ビットの組合わせを発生させる段階と、
前記(k+1)ビットの組合わせに前記第3アドレスを加えて前記第2データを発生させる段階と、をさらに備えることを特徴とする請求項18に記載のPWM信号発生方法。
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