JP4569347B2 - クロック再生回路 - Google Patents
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Description
順次に入力される入力信号の連続する3つのデータについて、最初のデータと最後のデータとが同じデータ値であり且つ中央のデータとは異なるデータ値であるか否かに従って第1の判定結果又は第2の判定結果を出力するデータ判定部と、
前記データ判定部による判定結果が第1の判定結果のときには、前記中央のデータの変化タイミングに基づいて再生クロックの位相を制御し、且つ、前記データ判定部による判定結果が第2の判定結果のときには、前記中央のデータの変化タイミングで前記再生クロックの位相を制御しないPLL回路とを備えることを特徴とする。
FF1a〜FF3a、FF1b〜FF3b:フリップフロップ回路
T1:位相調整回路
P1:PLL回路
Claims (3)
- 多値データから成る入力信号を受信し、該入力信号から再生クロックを生成するクロック再生回路において、
順次に入力される入力信号の連続する3つのデータについて、最初のデータと最後のデータとが同じデータ値であり且つ中央のデータとは異なるデータ値であるか否かに従って第1の判定結果又は第2の判定結果を出力するデータ判定部と、
前記データ判定部による判定結果が第1の判定結果のときには、前記中央のデータの変化タイミングに基づいて再生クロックの位相を制御し、且つ、前記データ判定部による判定結果が第2の判定結果のときには、前記中央のデータの変化タイミングで前記再生クロックの位相を制御しないPLL回路とを備えることを特徴とするクロック再生回路。 - 前記データ判定部は、
順次に入力される入力信号を、前記多値データのデータ値のそれぞれに対応する基準電圧とそれぞれ比較する複数の比較回路と、
前記複数の比較回路のそれぞれに対応して配設され、対応する比較回路における比較結果をそれぞれ記憶する複数の記憶回路と、
前記複数の記憶回路に記憶された比較結果に基づいて、前記入力信号の前記3つのデータを再生するデータ再生回路とを備える、請求項1に記載のクロック再生回路。 - 前記記憶回路が、前記再生クロックに従って前記比較結果をラッチする、縦続接続された複数のフリップフロップを備える、請求項2に記載のクロック再生回路。
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