KR20070078954A - 반도체 패키지용 기판 제조방법 - Google Patents

Abstract

개시된 반도체 패키지용 기판은, 코어층을 마련하는 단계와, 코어층에 비아 홀을 형성하는 단계와, 코어층 상에 Cu 도금 및 회로를 패터닝하는 단계와, Cu 도금층 상에 솔더 레지스트를 도포하는 단계와, 비아 홀을 통해 Cu 도금층 상에 Ni/Au를 도금하는 단계 및 비아 홀 내에 도금액 충진 및 충진된 도금액 상에 본드 패드를 마련하는 단계를 포함함으로써, 비아 홀이 기판 단부에 마련되는 본드 패드 하부로 형성되어, Cu 패턴 디자인 시, 형성 공간의 제약이 줄어들어 캐패시턴스의 증가에 의한 전기적 특성 저하를 해결할 수 있게 되고, 칩이 실장되는 부분의 기판 표면이 평탄화되어 칩과의 접착력을 향상에 의한 반도체 패키지의 신뢰성을 향상시킬 수 있는 효과를 제공한다.

Description

반도체 패키지용 기판 제조방법{Method of manufacturing semiconductor package substrate}

도 1은 종래의 반도체 패키지를 나타낸 단면도,

도 2a 및 도 2b는 도 1의 기판 상면과 하면을 나타낸 평면도,

도 3은 도 1의 기판을 나타낸 부분 단면도,

도 4는 본 발명의 일 실시예에 따른 반도체 패키지용 기판의 제조방법을 순차적으로 나타낸 순서도,

도 5는 도 4의 방법에 의하여 제조된 반도체 패키지용 기판의 부분 단면도.

본 발명은 반도체 패키지용 기판 제조방법에 관한 것으로서, 특히 기판 표면을 평탄화할 수 있는 반도체 패키지용 기판 제조방법에 관한 것이다.

반도체 패키지는 웨이퍼 공정에 의해 만들어진 개개의 다이를 실제 전자 부품으로써 사용할 수 있도록 전기적 연결을 해주고, 외부의 충격으로부터 보호되도록 밀봉 포장한 것을 말하며, 최근 고용량, 고집적, 초소형화된 반도체 제품에 대한 요구에 부응하기 위해 다양한 반도체 패키지들이 개발되고 있다.

이러한 반도체 패키지는 도 1과 같이 기판(11)과, 기판(11) 상에 실장되며, 와이어(13) 본딩에 의하여 기판(11)과 전기적으로 연결되는 칩(12)과, 칩(12)과 와이어(13)를 외부로부터 보호하기 위하여 몰딩된 EMC(14) 및 기판(11) 하부에 마련되어 외부의 소자와 전기적으로 연결하기 위한 솔더 볼(19)로 이루어진다.

여기서, 기판(11)의 상면과 하면에는 도 2a 및 도 2b와 같이 Cu 패턴(15,16)이 형성되는데, 이 양면의 Cu 패턴(15,16)을 서로 연결해주기 위하여 비아 홀(18)이 형성된다.

그런데, 이와 같은 구조의 기판(11)에 형성된 Cu 패턴(15,16)은 비아 홀(18)을 피하기 위하여 우회하여 디자인되므로, Cu 패턴(15,16)이 길어지게 되어 캐패시턴스의 증가를 야기하고, 따라서 반도체 패키지(10)의 전기적 특성이 저하되는 문제점이 있다.

또한, 도 3과 같이 비아 홀(18)과 Cu 패턴(15) 사이의 솔더 레지스트(A) 두께의 차이가 커서 기판(11)의 평탄화가 좋지 않아, 기판(11)과 칩(12)의 접착력이 약화되어 신뢰성에 취약한 문제점이 있다.

본 발명은 상기의 문제점을 해결하기 위하여 창출된 것으로서, Cu 패턴의 길이를 줄여 캐패시턴스의 증가 방지 및 이에 의한 전기적 특성 향상과, 기판 표면을 평탄화 시킴에 의해 반도체 패키지의 신뢰성을 향상시킬 수 있는 개선된 반도체 패키지용 기판 제조방법을 제공하는 것을 그 목적으로 한다.

상기의 목적을 달성하기 위한 본 발명의 반도체 패키지용 기판 제조방법은, 코어층을 마련하는 단계; 상기 코어층에 비아 홀을 형성하는 단계; 상기 코어층 상에 Cu 도금 및 회로를 패터닝하는 단계; 상기 Cu 도금층 상에 솔더 레지스트를 도포하는 단계; 상기 비아 홀을 통해 상기 Cu 도금층 상에 Ni/Au를 도금하는 단계; 및 상기 비아 홀 내에 도금액 충진 및 상기 충진된 도금액 상에 본드 패드를 마련하는 단계를 포함한 것이 바람직하다.

이하 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.

도 4는 본 발명의 일 실시예에 따른 반도체 패키지용 기판의 제조방법을 순차적으로 나타낸 순서도이고, 도 5는 도 4의 순서에 의하여 제조된 반도체 패키지용 기판의 부분 단면도이다.

도면을 참조하면, 반도체 패기지용 기판의 제조방법은 먼저 기판을 디자인 한 후, 기판의 지지체 역할을 코어층(111)을 마련한다(S1).

다음으로, 이 코어층(111)에 와이어 본딩이 이루어지는 본드 패드의 형상에 따라 비아 홀(112)을 형성한다(S2).

이렇게 비아 홀(112)이 형성되면, 코어층(111) 상에 Cu를 도금하고, 이 도금된 Cu를 패터닝하여 회로 패턴을 형성한다(S3).

그리고 이 Cu 도금층 상에 솔더 레지스트를 도포한 후(S4), 비아 홀을 통해 Ni/Au를 Cu 도금층 상에 도금하여 Cu+Ni/Au 도금층(113)을 형성한다(S5).

마지막으로, 비아 홀(112) 내에 도금액을 충진하고, 이 충진된 도금액 상에 본드 패드(115)를 마련한다(S5).

즉, 비아 홀(112)에 충진된 도금액 중 외부로 드러난 면을 본드 패드(115)로 사용하여, 비아 홀(112)과 본드 패드(115)가 공용화되도록 한다.

이와 같은 방법에 의하여 제조된 반도체 패키지용 기판에 의하면, 비아 홀이 기판 단부에 마련되는 본드 패드 하부로 형성되어, Cu 패턴 디자인 시, 형성 공간의 제약이 줄어들어 캐패시턴스의 증가에 의한 전기적 특성 저하를 해결할 수 있게 되고, 칩이 실장되는 부분의 기판 표면이 평탄화되어 칩과의 접착력을 향상에 의한 반도체 패키지의 신뢰성을 향상시킬 수 있게 된다.

상술한 바와 같이 본 발명의 반도체 패키지용 기판에 의하면, 비아 홀이 기판 단부에 마련되는 본드 패드 하부로 형성되어, Cu 패턴 디자인 시, 형성 공간의 제약이 줄어들어 캐패시턴스의 증가에 의한 전기적 특성 저하를 해결할 수 있게 되고, 칩이 실장되는 부분의 기판 표면이 평탄화되어 칩과의 접착력을 향상에 의한 반도체 패키지의 신뢰성을 향상시킬 수 있는 효과를 제공한다.

본 발명은 상기에 설명되고 도면에 예시된 것에 의해 한정되는 것은 아니며, 다음에 기재되는 청구의 범위 내에서 더 많은 변형 및 변용예가 가능한 것임은 물론이다.

Claims (1)

1. 코어층을 마련하는 단계;

   상기 코어층에 비아 홀을 형성하는 단계;

   상기 코어층 상에 Cu 도금 및 회로를 패터닝하는 단계;

   상기 Cu 도금층 상에 솔더 레지스트를 도포하는 단계;

   상기 비아 홀을 통해 상기 Cu 도금층 상에 Ni/Au를 도금하는 단계; 및

   상기 비아 홀 내에 도금액 충진 및 상기 충진된 도금액 상에 본드 패드를 마련하는 단계를 포함한 것을 특징으로 하는 반도체 패키지용 기판 제조방법.

Images