KR20070075867A - 저ｅｓｌ 적층형 커패시터와 배선기판 - Google Patents

Abstract

저ESL을 구현할 수 있는 적층형 커패시터가 제공된다.

본 발명의 커패시터는,

유전체를 사이에 두고 제1내부전극과 제2내부전극이 교대로 적층되고, 측면에는 상하 방향으로 홈이 형성되는 커패시터 본체,

상기 커패시터 본체의 홈에 형성되는 외부전극으로 구성되고,

상기 제1내부전극과 제2내부전극의 측변에는 상기 홈의 외부전극과 접촉하는 접촉부를 구비하고, 제1내부전극의 접촉부와 제2내부전극의 접촉부는 인접하여 교대로 배치되는 것을 포함하여 이루어진다.

적층형 커패시터, ESL, 홈, 배선기판

Description

저ＥＳＬ 적층형 커패시터와 배선기판{Laminated ceramic capacitor having low esl and wiring substrate}

도 1은 종래의 커패시터 외형을 나타내는 사시도이다.

도 2는 종래의 커패시터 내부를 나타내는 분해 사시도이다.

도 3은 본 발명의 커패시터 외형을 나타내는 사시도이다.

도 4는 본 발명의 커패시터 내부를 나타내는 분해 사시도이다.

도 5는 본 발명의 커패시터의 유전체층의 평면도이다.

도 6은 본 발명의 커패시터에서 다양한 외부전극의 홈의 일례도이다.

도 7은 본 발명의 커패시터에서 외부전극의 일례도이다.

<도면의 주요부분에 대한 부호의 설명>

51a, 51b: 유전체층

52a: 제1 내부 전극 52b: 제2 내부 전극

60a, 60b: 외부 전극 101: 세라믹 블록

미국특허 제5,880,925호

본 발명은 적층형 커패시터와 배선기판에 관한 것이다. 보다 상세하게는 내부전극에 리드부를 제거하고 커패시터 본체의 홈에 형성된 외부전극과 직접 접촉하여 낮은 ESL를 구현할 수 있는 적층형 커패시터와 배선기판에 관한 것이다.

커패시터(capacitor)란 전기를 저장할 수 있는 소자로서, 기본적으로 2개의 전극을 서로 대향시켜, 전압을 걸면 각 전극에 전기가 축적되는 것이다. 이런 커패시터에 직류전압을 인가한 경우, 전기가 축전되는 도중에는 커패시터내에 전류가 흐르다가, 축전이 완료되면 전류가 흐르지 않는다. 그리고, 상기 커패시터에 교류전압을 인가한 경우에는, 전극의 극성이 교번함으로서, 교류전류가 계속적으로 흐르게 된다. 이러한 커패시터의 성능은 축적 가능한 용량(F)으로 표시된다.

커패시터는 크기가 소형이면서도 높은 정전 용량을 구현할 수 있는 적층형 커패시터가 널리 사용되고 있다. 특히,적층형 커패시터는 LSI 등의 전원회로에서 반도체 칩과 전원 사이에 접속된 디커플링 커패시터로 많이 이용된다.

디커플링 커패시터로 사용되는 적층형 커패시터는, 급격한 전류 변동의 억제와 전원회로의 안정화를 위해서, 보다 낮은 ESL값을 가져야 한다. 이러한 요구는 전자장치의 고주파, 고전류화의 경향에 따라 더욱 증가되고 있다.

미국특허 제5,880,925호에는 ESL를 저감시킬 수 있는 적층형 커패시터가 제안되어 있다. 이 커패시터는 (+) 내부 전극의 리드부와 (-) 내부 전극의 리드부를 서로 인접하여 깍지낀 형태의 배열(interdigitated arragement)로 배치시키는 방안이 제안되어 있다. 이에 해당하는 커패시터가 도 1과 도 2에 도시되어 있다.

도 1은 적층형 커패시터의 외형을 나타낸 사시도이다. 적층형 커패시터(10)는 커패시터 본체(11)과, 상기 본체(11)의 외측면상에 형성되며 각각 + 혹은 - 단자로 설정되는 외부전극(12,13)으로 이루어진다.

상기 커패시터 본체(11)의 내부에는 두 종류의 전극 패턴이 교대로 배치된다. 상기 두 전극 패턴은 각각 +/- 에 연결되는 것으로서, 커패시터의 특성을 향상시키기 위하여 그 전극 패턴 형상 및 배치가 다양하게 변형되고 있다.

도 2는 커패시터에 적용된 내부 전극 구조를 나타낸 것이다. 이는 서로 다른 극성의 단자에 각각 연결된 제1내부전극(21)과 제2내부전극(22)가 교대로 배치된다. 내부전극은 메인전극부(21a,22a)와 리드부(21b,22b)로 구성된다. 두 내부전극에는 서로 다른 극성의 전압이 인가되도록 리드부(21b,22b)와 커패시터 본체(11)의 외부에 형성된 외부전극(12,13)과 연결된다.

이와 같이, 커패시터는 유전체층(20)이 교대로 적층 되어 커패시터 본체(11)을 형성한다. 제1 내부 전극(21)의 리드부(21b)는 제2 내부 전극(22)의 리드부(22b)와 인접하여 깍지낀 배열로 배치되기 때문에, 인접한 서로 다른 극성의 리드부(21b,22b)에서는 전류 방향이 화살표(도 2 참조)로 표시된 바와 같이 서로 반대방향이 된다. 따라서, 고주파 전류에 의하여 발생하는 자속이 부분적으로 서로 상쇄되어 결국 ESL이 감소하게 된다.

그러나, 상기한 종래의 적층형 커패시터에서는 ESL을 충분히 감소시키기가 어렵다. 메인전극부(21a,22a)에서 인출되는 리드부(21b,22b)의 존재는 여전이 ESL에 큰 영향을 준다. 따라서, MPU의 디커플링 커패시터로 사용하기 위해서는 보다 저감된 ESL을 나타낼 수 있는 적층형 커패시터가 요구된다.

본 발명은 상술한 종래의 문제점을 해결하기 위하여 제안된 것으로서, 그 목적은 내부전극의 리드부에 의하지 않고 외부전극에 내부전극을 연결할 수 있는 적층형 커패시터와 이 커패시터가 실장되는 배선기판을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 적층형 커패시터는,

유전체를 사이에 두고 제1내부전극과 제2내부전극이 교대로 적층되고, 측면에는 상하 방향으로 홈이 형성되는 커패시터 본체,

상기 커패시터 본체의 홈에 형성되는 외부전극으로 구성되고,

상기 제1내부전극과 제2내부전극의 측변에는 상기 홈의 외부전극과 접촉하는 접촉부를 구비하고, 제1내부전극의 접촉부와 제2내부전극의 접촉부는 인접하여 교대 로 배치되는 것이다.

본 발명에서 상기 접촉부는 제1내부전극과 제2내부전극의 측변의 내측홈에 형성되는 것이 바람직하다. 또는, 상기 접촉부가 제1내부전극과 제2내부전극에서 선형으로 연속하는 측변의 단부에 형성되는 것일 수 있다.

접촉부가 제1내부전극과 제2내부전극의 측변의 내측홈에 형성되는 경우에 홈은 다양한 형상으로 설계될 수 있는데, 그 예는 아크 형상 또는, 2개의 변 또는 3개의 변으로 구성될 수 있다.

본 발명에서 상기 커패시터 본체의 일측변과 타측변에는 동일한 수의 홈이 형성되고, 제1내부전극과 제2내부전극의 일측변과 타측변에도 동일한 수의 접촉부가 상기 홈의 외부전극과 접촉하는 것이 바람직하다.

본 발명에서 상기 제1내부전극의 접촉부가 동일한 극성을 갖는 상기 홈의 외부전극에 접촉하고, 상기 제2내부전극의 접촉부는 제1내부전극과 다른 극성을 갖는 상기 홈의 외부전극에 접촉하는 것이다.

본 발명에서 외부전극은 상기 커패시터 본체의 홈에 충진될 수도 있고, 홈의 내측면에만 형성될 수도 있다.

본 발명의 커패시터가 실장되는 배선기판이 제공된다.

이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 여기서 설명되는 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있는 것으로, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.

도 3은 본 발명의 일 실시형태에 따른 적층형 커패시터의 외관을 나타내는 사시도이고, 도 4는 커패시터 본체에 대한 분해 사시도이다.

이를 참조하면, 본 발명의 적층형 커패시터는

커패시터 본체(101)와 이 본체의 측면에 상하 방향으로 형성된 홈(102)이 형성되어 있다. 이 홈(102)에는 외부전극(60)이 형성된다. 외부전극은 서로 다른 극성의 전류가 흐른다. 60a가 제1극성(-)의 경우 60b는 제2극성(+)의 전류가 흐른다.

도 4에 나타난 바와 같이, 커패시터 본체는 유전체(51)를 사이에 두고 서로 다른 극성의 전류가 흐르는 제1내부전극(52a)과 제2내부전극(52b)이 교대로 적층된다. 상기 제1내부전극(52a)과 제2내부전극(52b)의 측변에는 상기 홈(102)의 외부전극(60a,60b)과 접촉하는 접촉부(53a,53b)가 구비된다.

본 발명에서 상기 제1내부전극의 접촉부가 동일한 극성을 갖는 상기 홈의 외부전극에 접촉하고, 상기 제2내부전극의 접촉부는 제1내부전극과 다른 극성을 갖는 상기 홈의 외부전극에 접촉하는 것이다. 즉, 도 4에 나타난 바와 같이, 제1내부전극의 접촉부(53a)와 제2내부전극의 접촉부(53b)는 인접하여 교대로 배치되는 것이다. 이와 같이, 제1 내부 전극(52a)은 제1 외부 전극(60a)에 연결되어 제1 극성을 나타내고, 제2 내부 전극(52b)은 제2 외부 전극(60b)에 연결되어 제2 극성을 나타낸다. 이에 따라, 제1내부전극의 접촉부(53a)는 제1극성(-)을 가지면 제2내부전극의 접촉부(53b)는 제2극성(+)를 갖게 되고 이들이 서로 인접하여 교대로 배치되기 때문에 자속이 상쇄되기 때문에 ESL이 낮아진다.

ESL은 세라믹층의 두께, 리드부의 길이와 폭(도 2에서 a와 b) 그리고, 외부전극의 폭에 영향을 받는다.

따라서, 본 발명에서는 내부전극에서 인출되는 리드부 없이 유전체에 형성된 홈에 외부전극이 내부전극으로 인출하여 접촉하도록 하기 때문에 ESL이 낮아지는 것이다. 또한, 유전체의 홈에 형성되는 외부전극의 폭이 커지는 요인에 의해서도 ESL은 낮아진다.

본 발명에서 접촉부는 제1내부전극과 제2내부전극의 측변의 내측홈에 형성되는 것이 바람직하다(도 5b). 즉, 제1내부전극과 제2내부전극의 선형으로 연속하는 측변에서 내측으로 인입된 홈부에 접촉부가 형성되는 것이다.

물론, 상기 접촉부가 제1내부전극과 제2내부전극에서 선형으로 연속하는 측변의 단부에 형성될 수 있다(도 5a).

접촉부가 제1내부전극과 제2내부전극의 측변의 내측홈에 형성되는 경우에 홈은 다양한 형상으로 설계될 수 있다. 그 예는 아크 형상(도 4) 또는, 2개의 변(도 6b) 또는 3개의 변(도 6a,c)으로 구성될 수 있다. 홈의 형상은 외부전극과 내부전극의 접촉면적과도 관계가 있으므로, 접촉면적을 크게 할수록 유리하다.

본 발명에서 상기 커패시터 본체의 일측변과 타측변에는 동일한 수의 홈이 형성되고, 제1내부전극과 제2내부전극의 일측변과 타측변에도 동일한 수의 접촉부가 상기 홈의 외부전극과 접촉하는 것이 바람직하다.

본 발명에서 커패시터 본체의 홈에 외부전극의 형성은 홈내부를 충진할 수도 있고(도 7b) 또는 홈의 내측면에만 형성할 수도 있다(도 7a).

본 실시형태에서는, 홈의 개수가 총 8개이고 이 홈에 외부전극이 형성 즉, 8개의 외부전극(8단자 적층형 커패시터)이지만, 이에 한정되는 것은 아니다. 예를 들어, 외부 전극의 개수는 이보다 적을 수도 있고 또는 이보다 많을 수도 있다. 즉, 10 개(10단자 적층형 커패시터) 또는 12개(12단자 적층형 커패시터)일 수도 있다.

대표적인 예로서, 상기 커패시터 본체의 일측변과 타측변에는 각각 4개의 홈이 형성되고, 제1내부전극과 제2내부전극의 일측변과 타측변에는 각각 2개의 접촉부가 상기 홈의 외부전극과 접촉하는 것이다.

본 발명에 따라 커패시터 본체의 일측변과 타측변에 각각 4개의 홈을 형성하고, 도 4와 같이, 제1내부전극과 제2내부전극의 측변 내측의 홈에 접촉부를 형성하는 경우에 대한 ESL저감 효과를 시뮬레이션 한 결과를 표 1에 나타나 있다. 표 1에 종래 커패시터는 도 1의 커패시터를 이용한 것이다.

구분	종래예	발명예	ESL 감소율
ESL	42.95pH	35.87pH	16.5%

본 발명의 커패시터가 실장되는 배선기판이 제공된다. 이 커패시터는 MPU(Micro Processor Unit)에 배치되어 디커플링 커패시터로 유용하다

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게 자명할 것이다.

상술한 바와 같이, 본 발명에 의한 적층형 커패시터는 기생인덕턴스(ESL)를 현저히 낮출 수 있는 효과가 있고 결과적으로, 고주파회로의 디커플링용 커패시터로서의 특성을 만족시킬 수 있는 우수한 효과가 있다.

Claims (12)

1. 유전체를 사이에 두고 제1내부전극과 제2내부전극이 교대로 적층되고, 측면에는 상하 방향으로 홈이 형성되는 커패시터 본체,

   상기 커패시터 본체의 홈에 형성되는 외부전극으로 구성되고,

   상기 제1내부전극과 제2내부전극의 측변에는 상기 홈의 외부전극과 접촉하는 접촉부를 구비하고, 제1내부전극의 접촉부와 제2내부전극의 접촉부는 인접하여 교대로 배치되는 것을 포함하여 이루어지는 저ESL 적층형 커패시터.
2. 제1항에 있어서, 상기 접촉부는 제1내부전극과 제2내부전극의 측변의 내측 홈에 형성되는 것을 특징으로 하는 저ESL 적층형 커패시터.
3. 제 2항에 있어서, 상기 제1내부전극과 제2내부전극의 홈은 아크 형상임을 특징으로 하는 저ESL 적층형 커패시터.
4. 제 2항에 있어서, 상기 제1내부전극과 제2내부전극의 홈은 2개변 또는 3개의 변으로 구성되는 것을 특징으로 하는 저ESL 적층형 커패시터.
5. 제1항에 있어서, 상기 접촉부는 제1내부전극과 제2내부전극에서 선형으로 연속하는 측변의 단부에 형성되는 것을 특징으로 하는 저ESL 적층형 커패시터.
6. 제 1항, 제 2항, 제 5항중 어느 한 항에 있어서, 상기 커패시터 본체의 일측변과 타측변에는 동일한 수의 홈이 형성되는 것을 특징으로 하는 저ESL 적층형 커패시터.
7. 제 6항에 있어서, 상기 제1내부전극과 제2내부전극의 일측변과 타측변에는 동일한 수의 접촉부가 상기 홈의 외부전극과 접촉하는 것을 특징으로 하는 저ESL 적층형 커패시터.
8. 제 1항, 제2항, 제5항중 어느 한 항에 있어서, 상기 커패시터 본체의 일측변과 타측변에는 각각 4개의 홈이 형성되는 것을 특징으로 하는 저ESL 적층형 커패시터.
9. 제 8항에 있어서, 상기 제1내부전극과 제2내부전극의 일측변과 타측변에는 각각 2개의 접촉부가 상기 홈의 외부전극과 접촉하는 것을 특징으로 하는 저ESL 적층형 커패시터.
10. 제 1항, 제2항, 제5항 중 어느 한 항에 있어서, 상기 제1내부전극의 접촉부가 동일한 극성을 갖는 상기 홈의 외부전극에 접촉하고, 상기 제2내부전극의 접촉부는 제1내부전극과 다른 극성을 갖는 상기 홈의 외부전극에 접촉하는 것을 특징으로 하는 저ESL 적층형 커패시터.
11. 제 1항, 제2항, 제5항 중 어느 한 항에 있어서, 상기 외부전극은 커패시터 본체의 홈에 충진되는 것을 특징으로 하는 저ESL 적층형 커패시터.
12. 청구항 1, 청구항 2, 청구항 5중 어느 한 항의 적층형 커패시터가 실장되는 배선기판.

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