KR20070070162A - 무선 디지털 통신 시스템에서 데이터 심볼들의 적응성디지털 로킹 및 소프트 평가를 위한 장치 및 방법 - Google Patents

무선 디지털 통신 시스템에서 데이터 심볼들의 적응성디지털 로킹 및 소프트 평가를 위한 장치 및 방법 Download PDF

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Abstract

데이터 통신 시스템은 동기신호 및 시작 패턴을 검출하며, 수신기에 전송된 직렬로 인코딩된 디지털 데이터 스트림으로부터 데이터 심볼들을 추출한다. 통신 시스템은 전송될 직렬로 인코딩된 데이터의 심볼들의 프레임을 생성하는 프레임 포맷터를 포함하는 전송 장치를 포함한다. 통신 시스템은 심볼들의 시리즈를 획득하기 위하여 전송 장치와 통신하는 수신 장치를 포함한다. 수신 장치는 샘플 및 홀드 장치와 통신하며, 샘플 및 홀드 장치에 의하여 수신된 신호의 샘플링 시에 발생한 다수의 비트들로 구성된 심볼들의 시리즈를 수신하는 레지스터를 포함한다. 다수의 비트들의 수신시에, 비트들의 위치는 레지스터 내에서 조절된다. 심볼 평가기는 다수의 비트들을 검사하여 다수의 비트들에 대한 심볼값을 결정하기 위하여 레지스터와 통신한다. 심볼값은 동기값, 시작값, 및 데이터값을 포함한다. 동기값은 신호의 타이밍을 지시하는 동기 패턴을 지시한다. 시작값은 메시지의 시작부의 시작 패턴을 지시한다. 데이터값은 데이터 메시지의 듀얼-비트 데이터 심볼들중 적어도 하나를 지시한다. 심볼값은 모든 가능한 심볼값들의 가장 가능한 값이다.
디지털 통신, 레지스터, 평가기, PLL, 심볼

Description

무선 디지털 통신 시스템에서 데이터 심볼들의 적응성 디지털 로킹 및 소프트 평가를 위한 장치 및 방법{AN APPARATUS AND METHOD FOR ADAPTIVE DIGITAL LOCKING AND SOFT EVALUATION OF DATA SYMBOLS IN A WIRELESS DIGITAL COMMUNICATION SYSTEM}
본 출원은 2004년 9월 22일에 출원된 미국 가특허 출원번호 제60/612,008호에 대한 우선권을 주장하며, 이 출원은 여기에 참조문헌으로서 통합된다.
관련 특허 출원들은 "무선 또는 유선 디지털 오디오 통신 시스템에서 고품질 오디오 재생을 보장하는 방법 및 장치"라는 명칭으로 2004년 9월 22일에 출원된 미국 가특허 출원번호 제60/612,007호이며, 이 출원은 본 발명의 양수인에게 양도되었다.
본 발명은 디지털 데이터 통신 신호를 전송 및 수신하기 위한 장치 및 방법에 관한 것이다. 특히, 본 발명은 수신된 디지털 데이터 통신 신호들에의 수신기의 동기화, 디지털 데이터 통신 신호들의 시작 패턴들의 검출, 및 디지털 통신 신호들로부터 디지털 데이터 메시지들의 추출에 관한 것이다.
디지털 데이터의 무선 전송은 디지털 데이터의 직렬로 포맷팅된 프레임들을 전송함으로서 이루어진다. 2001년 5월 버전 1.4 적외선 데이터 관련의 IrDA "직렬 적외선 물리층 명세(Serial Infrared Physical Layer Specification)"에 의해 열거된 시스템들에서, 단락 5.4.2에 도시된 바와 같은 프레임은 프리앰블 필드(PA), 시작 플래그 필드(FA), 데이터 필드(DD), 및 중지 플래그 필드(STO)를 갖는다. 수신기는 인입 메시지에 수신기의 클록킹(clocking) 시스템을 동기시키기 위하여 프리앰블 필드를 사용한다. 일반적으로, 위상 고정 루프 발진기는 프리앰블 필드에 수신기를 동기시키기 위하여 사용된다.
일단 프리앰블 필드가 검출되고 수신기가 동기되면, 수신기는 심볼 동기화를 설정하기 위하여 시작 플래그 필드를 검출하기 시작한다. 만일 시작 플래그 필드가 정확하면, 그 후 수신기는 데이터 필드의 데이터 심볼들을 해석하기 시작하며 중지 플래그 필드가 수신될 때까지 데이터 심볼들을 계속해서 해석할 것이다.
명세서는 단락 5.4.1에서 데이터의 인코딩을 상세히 설명한다. 디지털 데이터는 4-펄스 위치 변조를 사용하여 전송된다. 이러한 예에서, 듀얼-비트 데이터 구조는 심볼 내에서 펄스를 위치시킴으로써 인코딩된다. 심볼은 심볼의 지속 시간의 4개의 시간 위치들로 분리되며, 각각의 위치는 듀얼-비트 데이터 구조의 코딩을 나타낸다. 프리앰블 필드, 시작 플래그 필드 및 중지 플래그 필드는 듀얼-비트 데이터 구조의 4-펄스 위치와 혼동될 수 없는 심볼 스트림들을 가진 각각의 고유 코드들이다.
위상 고정 루프를 사용하는 수신기의 동기화는 전송된 데이터의 주파수와 매칭하도록 로컬 수신기의 주파수를 풀링할때 지터에 영향을 받는다. 로컬 발진기의 임의의 드리프트는 로컬 발진기가 주기적으로 재로크되도록 한다. 신호에 대한 로 컬 발진기의 주기적인 재로크없이, 데이터 수신과 함께 에러가 발생할 수 있다. 게다가, 다중경로 수신 문제들은 수신된 타이밍 데이터가 경로들의 지연 차이들에 따라 변동될 수 있다.
미국특허 제6,198,766호(Schuppe 등에 의한)는 복조기에 전송되기 위해 수신기에 의하여 생성된 펄스가 연장되거나(예컨대, 추가 동작을 사용하여) 또는 단축되어야 하는지(예컨대, 삭제 동작을 사용함으로서) 여부를 결정함으로써 적응형 펄스 정형화를 위한 방법 및 장치를 제공한다. 펄스 정형화 논리는 바람직하게 패킷의 부분을 전달하는 나머지 데이터를 위하여 요구된 적절한 추가 또는 삭제 레벨을 결정하기 위하여 4Mbps PPM 패킷의 프리앰블 위상을 사용하도록 채택된다.
미국특허 제6,188,496호(Krishna 등에 의한)는 신호를 수신하는 수신기 및 수신된 신호에 수신기를 동기시키는 클록 생성기를 가진 중계기를 갖는 무선 통신 시스템을 기술한다. 클록 생성기는 일반적으로 위상 고정 루프이다. 검증 모듈은 서명이 수신된 신호에 존재하는지 여부를 결정한다. 무효화 모듈은 원하지 않는 신호 성분들이 수신된 신호에 존재하는지 여부를 결정한다. 수신된 신호는 서명이 존재하는 경우에 그리고 원하지 않은 신호 성분들이 존재하지 않는 경우에 전송된다.
미국특허 제5,691,665호(Ohtani)는 수신된 PPM 신호로부터 재생된 클록 신호를 제공하는 클록 재생 유닛을 가진 펄스 위치 변조(PPM) 복조장치를 개시한다. 재생된 클록 신호로 PPM 신호를 샘플링하는 결과들은 샘플 결과 홀딩 유닛에 의하여 유지된다. 심볼 동기화는 심볼 동기화 신호 생성 유닛에 의하여 수신된 PPM 신 호로부터 이루어진다. 샘플 결과에 따라서, 재생된 클록 신호 및 심볼 동기화, 수신 데이터 재생 유닛은 수신 데이터를 디코딩하기 위하여 다수의 이전 샘플들의 결과를 분석한다.
본 발명의 목적은 수신기에 전송될 직렬로 인코딩된 디지털 데이터 스트림에서 동기 신호를 검출하는데 있다.
본 발명의 다른 목적은 수신기에 전송될 직렬로 인코딩된 디지털 데이터 스트림에 삽입된 시작 패턴을 검출하는데 있다.
또한, 본 발명의 또 다른 목적은 수신기에 전송될 직렬로 인코딩된 디지털 데이터 스트림의 데이터 심볼들을 검출하는데 있다.
이들 목적들 및 다른 목적들 중 적어도 하나를 달성하기 위하여, 데이터 통신 시스템은 전송될 직렬로 인코딩된 디지털 데이터의 심볼들의 데이터 프레임을 생성하는 프레임 포맷터를 포함하는 전송 장치를 가진다. 데이터 프레임은 시작 패턴 및 인코딩 데이터를 포함한다. 데이터 프레임은 동기 신호에 선행된다. 동기화 신호는 인코딩된 데이터의 주파수를 지시한다. 시작 패턴은 다음의 데이터 스트림이 유효 디지털 데이터인 것을 나타내는 프레임의 고유 패턴이다. 인코딩된 데이터는 4-펄스 위치 변조된 듀얼-비트 데이터이다. 심볼들의 각각의 프레임은 프레임 포맷터로부터 송신기로 전송된다. 송신기는 개방 대기와 같은 전송매체에 방송을 위한 일련의 심볼들로 구성된 신호를 생성한다.
통신 시스템은 심볼들의 시리즈를 획득하기 위하여 전송 장치와 통신하는 수신 장치를 가진다. 수신 장치는 신호를 수신하여 조절(condition)하기 위하여 수신 증폭기를 가진다. 수신 장치는 4-펄스 위치 변조의 주파수보다 높은 주파수로 신호를 샘플링하는 샘플 및 홀드 회로를 가진다. 수신 장치는 수신 장치에 의하여 수신된 신호의 샘플링으로부터 발생하는 다수의 비트들로 구성된 심볼들의 시리즈를 수신하고 다수의 비트들의 수신시에 레지스터 내의 비트들의 위치를 조정하기 위하여 수신기 증폭기와 통신하는 레지스터를 가진다.
심볼 평가기는 다수의 비트들에 대한 심볼값을 결정하기 위해 다수의 비트들을 검사하기 위한 레지스터와 통신한다. 심볼값은 동기값, 시작값 및 데이터값을 포함한다. 동기값은 신호의 타이밍을 지시하는 동기화 패턴을 지시한다. 시작값은 데이터 메시지의 시작부의 시작 패턴을 지시한다. 데이터값은 데이터 메시지의 듀얼-비트 데이터 심볼들 중 적어도 하나를 지시한다. 심볼값은 모든 가능한 심볼값들중 가장 가능한 값이다.
수신기에 의하여 수신되고 레지스터에 전송되는 신호는 심볼들의 시리즈로 구성된다. 심볼들의 제 1 시리즈는 동기화 신호를 포함하고, 제 2 시리즈는 시작 패턴을 포함하며, 제 3 시리즈는 인코딩된 데이터를 형성한다. 심볼 평가기는 신호와의 동기 로크를 수립하기 위하여 레지스터에 의하여 수신된 심볼들의 제 1 시리즈를 검사한다. 그 후 심볼 평가기는 데이터 메시지의 시작부를 결정하기 위하여 레지스터에 의하여 수신된 심볼들의 제 2 시리즈를 검사한다. 최종적으로, 심볼 평가기는 데이터 메시지를 결정하기 위하여 레지스터에 의하여 수신된 심볼들의 제 3 시리즈를 검사한다.
동기 로크를 설정하기 위하여 심볼들의 제 1 시리즈를 검사하는 것은 제 1 시리즈의 제 1 심볼의 제 1 전이가 발생하였는지를 결정하기 위하여 레지스터에서 다수의 비트들을 검사함으로서 시작한다. 제 1 전이를 결정할 때, 평가기는 다수가 동기화 값을 가지는지의 여부를 결정하기 위하여 레지스터에 존재하는 다수의 비트들을 검사한다. 만일 다수의 비트들이 동기화 값을 가지면, 평가기는 심볼들의 각각의 심볼이 동기값을 가지는지를 결정하기 위하여 레지스터에 의하여 수신된 다음 심볼들의 각각을 반복적으로 평가한다. 다음 심볼들이 동기값이라는 것을 각각의 평가가 결정할 때, 수시기는 로킹된다. 그러나, 만일 다음 심볼들이 동기화 값이 아니면, 평가기는 제 1 동기화 값의 초기 전이를 재설정해야 한다.
데이터 메시지의 시작부를 결정하기 위하여 심볼들의 제 2 시리즈를 검사하는 것은 심볼들의 제 2 시리즈의 각각이 시작값을 가지는지를 결정하기 위하여 레지스터에 의하여 수신된 심볼들의 제 2 시리즈의 각각을 평가하는 것을 포함한다. 만일 심볼들의 제 2 시리즈가 시작값을 가지면, 메시지의 시작부가 설정된다. 선택적으로, 만일 심볼들의 제 2 시리즈들 중 일부가 시작값이 아니면, 심볼들의 제 1 시리즈는 수신되어야 하며 동기 로크는 다시 설정되어야 한다.
각각의 심볼의 심볼값을 결정하기 위하여 심볼들이 제 1, 제 2 및 제 3 시리즈의 각각의 심볼을 검사하는 것은 심볼을 구성하는 비트들의 다수의 서브그룹들의 각 서브그룹의 제 1 확률값을 할당함으로써 시작한다. 제 1 확률값은 비트들의 서브그룹이 두 개의 2진수 중 제 1의 2진수를 나타내는 확률을 지시한다. 그 다음에, 제 2 확률값은 심볼을 구성하는 비트들의 다수의 서브그룹들의 각각에 할당된다. 제 2 확률값은 비트들의 서브그룹이 두 개의 2진수 중 제 2의 2진수를 나타내는 확률을 지시한다. 데이터 메시지의 형성시에 사용되는 심볼 코드의 심볼 문자의 디지트를 나타내는 각각의 서브그룹에 대한 하나의 확률값이 선택된다. 그 후 서브그룹들의 확률값들은 심볼이 심볼 코드의 각각의 심볼 문자를 나타내는 확률을 형성하기 위하여 합산된다. 심볼이 심볼 코드의 심볼 문자를 나타내는 최대 확률을 가진 심볼 문자가 선택된다. 그 다음에, 심볼은 심볼 문자의 심볼값에 할당된다. 확률값들은 비트들의 서브그룹들의 각각의 가능한 비트 조합에 대하여 휴리스틱적으로 결정된다.
각각의 심볼의 심볼값을 결정하기 위하여 심볼들의 제 1, 제 2 및 제 3 시리즈의 각각의 심볼을 검사하는 제 2 절차는 제 1 서브-심볼이 두 개의 2진수 중 하나일 최대 가능성에 따라 심볼의 제 1 서브-심볼에 두 개의 2진수 중 한 2진수를 할당함으로서 시작된다. 할당은 각각의 다음 서브-심볼에 두 개의 2진수 중 한 2진수가 할당될 때까지 반복적으로 수행된다.
데이터 심볼들은 4-펄스 위치 변조이며, 4-펄스 위치 변조의 각각의 디지트에 대한 샘플은 심볼의 비트들의 서브그룹을 형성한다. 샘플링은 펄스 위치 변조 클록킹 레이트보다 적어도 5배 빠른 샘플링 레이트로 수행된다.
도 1은 본 발명의 통신 시스템의 블록도.
도 2는 본 발명의 통신 시스템의 4-펄스 위치 변조의 타이밍에 대한 상대적인 타이밍들을 도시한 플롯.
도 3은 본 발명의 통신 시스템의 디지털 데이터의 프레임 포맷을 도시한 도면.
도 4는 본 발명의 통신 시스템의 수신기에 의하여 획득된 신호의 샘플링의 구조를 도시한 도면.
도 5는 도 4의 평가 서브-윈도우들에 포함된 가능한 심볼 문자들에 할당된 확률들을 도시한 챠트.
도 6a 및 도 6b는 동기화 신호의 패턴을 설정하고, 시작 패턴을 결정하며 본 발명의 듀얼-비트 데이터 심볼들을 추출하는 방법을 기술한 흐름도.
도 7은 본 발명의 가장 가능한 심볼을 평가하는 제 1 방법에 대한 흐름도.
도 8은 본 발명의 가장 가능한 심볼을 평가하는 제 2 방법에 대한 흐름도.
도 9는 본 발명의 시작 패턴의 패턴을 평가하는 흐름도.
도 1에 도시된 바와 같이, 본 발명의 디지털 데이터 통신 시스템은 송신기(5)를 가진다. 송신기는 듀얼-비트 직렬화를 위하여 디지털 데이터 메시지들(D0, D2, ..., D12)을 수신하는 포맷터(10)를 가진다. 그 다음에, 프레임 포맷터(10)는 인코딩된 디지털 데이터 메시지들(D0, D2, ..., D12)을 나타내는 4-펄스 위치 변조 신호를 생성한다. 그 다음에, 프레임 포맷터(10)는 데이터 메시지의 시작부에 시작 패턴을 연쇄시킨다.
데이터 메시지를 형성하기 위한 논의가 도 2를 참조로하여 기술된다. 데이터 클록은 디지털 데이터 메시지들(D0, D2, ..., D12)이 프레임 포맷터(10)에 게이 팅되는 주파수 레이트를 가진다. 프레임 포맷터는 데이터 메시지의 4-펄스 위치 변조된 신호를 생성하기 위하여 사용되는 변조 클록(PPM CLK)을 가진다. 데이터 메시지의 4-펄스 위치 변조된 신호는 듀얼-비트 데이터의 4개의 가능한 비트 조합들의 변조를 기술하며 다음과 같이 설명된다.
시간 슬롯 듀얼-비트 코드 PPM 인코딩
t1 00 1000
t2 01 0100
t3 10 0010
t4 11 0001
프레임의 구조는 도 3에 기술된다. 데이터 메시지의 데이터 심볼들은 데이터 프레임을 형성하기 위하여 시작 패턴들에 연결된다. 동기화 패턴은 인코딩된 듀얼-비트 코드 00이거나 또는 데이터 프레임이 전송될 때까지 반복적으로 전송된 패턴(100)이다(1000 1000,...).
동기화 패턴(1000 1000,...)은 도 1의 수신기(30)가 적정 샘플링 위치에 그 자체를 정렬하도록 시작 패턴들 전에 일정하게 전송된다. 동기화 패턴의 "1000" 구조는 데이터 메시지의 다음 데이터 심볼들을 수신하는데 중요하다. 수신기(30)는 데이터 메시지의 다음 데이터 심볼들의 비트 구조에 대한 적절한 타이밍을 구성하기 위한 제 1 기준 비트로서 "1"을 사용한다. 시작 패턴을 형성한 비트들의 시퀀스는 수신기(30)내의 상태 머신이 다음 데이터 필드 및 데이터 프레임의 시작부를 검사하기전에 식별되어야 한다.
동기화 패턴의 구조는 수신기(30)의 상태 머신이 시작 패턴들의 인식 및 데이터 프레임들의 시작을 만족하는 모든 조건들에 대하여 4-펄스 위치 변조된 신호를 검사하기 때문에 데이터 비트에 대하여 잘못될 수 없다. 일단 그것이 잠긴 데 이터 프레임을 가진다는 것이 수학적으로 확실하면, 수신기의 상태 머신은 카운터가 실행되고 데이터 프레임이 완료될때까지 데이터 메시지의 데이터 심볼들의 데이터 비트를 수신한다. 그 다음에, 상태 머신은 종료하고 시작 패턴들에 대하여 수신된 메시지의 검사를 다시 시작한다.
이론적으로, 동기화 패턴은 동기화를 인에이블하기 위해 단지 하나의 동기화 심볼("1000")만을 필요로 한다. 수신기(30)의 상태 머신은 다른 동기화 심볼("1000")이 수신되거나 또는 상태 패턴의 제 1 심볼 비트들이 수신되는지를 식별하기 위하여 동기화 심볼("1000")후에 다음 4 비트 심볼을 평가한다. 시작 패턴의 제 1 심볼은 수신기(30)의 상태 머신이 4-펄스 위치 변조된 신호를 평가하여 시작 패턴을 식별하도록 하기 위하여 "1000"과 다르게 선택된다. 예컨대, 만일 시작 패턴이 0100 0000 1000 0100 0100 0000 0100 0100이도록 선택되면, 수신기(30)의 상태 머신은 동기화를 인에이블하며 이하의 비트 시퀀스를 평가함으로써 시작 패턴을 식별한다.
Figure 112007022801082-PCT00001
시작 패턴들은 데이터를 결코 정확하게 나타내지 않는 심볼들의 고유 패턴들이다. 본 발명의 바람직한 실시예에 있어서 심볼들의 시작 패턴들은 도 3에 도시된 바와같이 심볼 패턴 (0100)(0000)(1000)(0100)(0100)(0000)(0100)(0100)이다. 그 다음에, 데이터 심볼들은 형성되어 시작 패턴들에 연결된다. 바람직하게, 데이터 메시지의 데이터 심볼들의 데이터 프레임은 데이터 메시지가 복원되도록 고정 수의 심볼들을 가진다. 그러나, 가변 길이 메시지의 형태는 인입 데이터 메시지의 길이를 수신기(30)에 알리기 위하여 상태 패턴들 사이에 메시지를 추가함으로써 구현될 수 있다.
일단 데이터 프레임이 포맷팅되면, 데이터 프레임 및 동기화 신호는 프레임 포맷터(10)로부터 광학 드라이버(15)에 전송된다. 광학 드라이버(15)는 광 신호(25)로 프레임 데이터 및 동기화 신호를 전송하기 위하여 발광 다이오드(LED)(20)를 활성화한다. 바람직한 실시예에 있어서, 광 신호(25)는 야외에서 전송된다. 광 신호(25)는 수신기(30)에 통합된 광다이오드(D1)(35) 상에 충돌한다.
광 신호(25)는 증폭기(40)에 의하여 조절되는 전기 신호로 광다이오드(D1)(35)에 의하여 변환된다. 그 다음에, 조절된 전기 신호는 수신기가 전기 신호로부터 디지털 데이터 메시지를 추출하도록 전송된 데이터 프레임 및 동기화 신호에 수신기(30)를 동기시키도록 평가를 위한 조절된 전기 신호의 일부분을 주기적으로 샘플링 및 유지하는 샘플 및 홀드 회로(45)에 전송된다.
도 2에 도시된 샘플링 클록(50)(SAMP CLK)은 4-펄스 위치 변조 클록(PPM CLK)의 배수이다. 바람직한 실시예에 있어서, 샘플링 클록(50)의 배수 인자는 대략 6이다. 곱셈 인자는 임의의 종래의 수일 수 있으나, 4-펄스 위치 변조 클록(PPM CLK)에 비하여 3배 만큼 낮은 배수 인자는 전송된 데이터 프레임 및 동기화 패턴의 지터와 광 신호(25)의 다중 전송 경로로 인하여 실제적이지 않다. 6의 바람직한 인자는 4-펄스 위치 변조 클록(PPM CLK)이 대략 4MHz이기 때문에 선택되어, 샘플링 레이트 24MHz를 형성하며, 이것은 편리한 디자인 포인트이다. 샘플링 클록(50)의 실제 최소 배수는 대략 5이며, 실제 최대 인자는 수신기의 구성 요소들의 물리적 특성에 의하여 결정된다.
샘플링 클록(50)의 배수 인자는 정확하게 6이 아니다. 배수 인자의 차이는 심볼 경계들이 임의의 지점에서 샘플링 클록(50)에 비례하여 시프트되도록 한다. 최대 프레임 길이는 이용가능한 상업적 결정 클록 허용오차 및 드리프트 사양들을 결정함으로서 설정된다. 이는 최악의 시나리오 하에서 복원된 데이터 메시지가 정확하도록 기껏해야 하나의 클록 사이클이 데이터 메시지의 끝에서 수신기 시스템에 추가 또는 감산됨을 보장한다.
시작 패턴의 시프팅은 문제가 시간에 따라 자체적으로 명백해지기 때문에 긴 메시지 주파수 드리프트를 보상하는데 불충분하다. 비록 짧은 메시지들을 보상할지라도, 전체 시스템은 그러한 주파수 시프트가 데이터 메시지에 대한 심각한 데이터 손상을 야기할 만큼 너무 크기 때문에 작동하지 않을 수 있다. 수신기가 로킹 단계에서 주파수 드리프트를 예측하기 위한 기회는 거의 희박하다. 넓은 허용오차를 보장하는 방법들 중 하나는 심볼 경계 차이들을 보상하고 수집된 데이터의 데이터 무결성을 검사하기 위하여 상이한 로크 위치들을 사용하여 데이터 메시지를 동시에 획득하는 것이다. 정확한 동작을 보장하기 위해 데이터 프레임 길이 및 모든 경계 조건들이 선택된다.
샘플링된 전기 신호는 동기화 신호의 전체 심볼에 대한 샘플들, 시작 패턴 및 듀얼-비트 데이터 심볼을 평가하는 시프트 레지스터(55)에 전송된다. 바람직한 실시예에 있어서, 시프트 레지스터(55)는 전기 신호의 28 비트 또는 샘플들을 가진다. 여분의 4개의 샘플들은 정확한 동기, 시작 패턴의 평가 및 듀얼-비트 데이터들의 추출을 보증하기 위해 샘플들이 시프트 레지스터내에서 시프트될 수 있도록 샘플들의 처리를 고려하도록 유지된다. 시프트 레지스터(55)에 의하여 유지되는 전기 신호의 모든 비트들은 심볼 평가기 회로(60)에 전송된다. 시프트 레지스터(55)의 콘텐츠들을 평가하기 위하여, 시프트 레지스터 콘텐츠들은 도 4에 도시된 바와 같이 서브-윈도우들로 분할된다. 심볼을 나타내는 24 비트들은 4 6-비트 평가 서브-윈도우들로 분할된다. 나머지 4비트는 최하위 레지스터 위치들(0,1)에서 제 1의 2비트 및 최상위 레지스터 위치들(26, 27)에서 마지막 2비트이다. 각각의 평가 서브-윈도우는 4-펄스 위치 변조된 심볼의 심볼 디지트를 결정한다.
전기 심볼들의 샘플들에 대한 제 1 시리즈는 수신된 전기 신호에 수신기(30)를 로킹하기 위하여 동기화 심볼들의 존재를 설정하도록 평가기 회로(6)에 의하여 검사된다. 전기 심볼들의 샘플들에 대한 제 2 시리즈는 샘플들의 다음 제 3 시리즈가 데이터 메시지의 심볼들인 심볼들을 나타낸다는 것을 지시하는 시작 패턴들의 존재를 설정하기 위하여 평가기 회로(60)에 의하여 검사된다.
각각의 심볼에 대한 샘플들의 심볼값의 결정은 시프트 레지스터(55)의 서브-윈도우의 콘텐츠들이 특정 2진(0 또는 1) 값을 가진 심볼 디지트를 나타낼 확률에 기초한다. 이제, 도 5를 참조하면 특정 패턴이 시프트 레지스터(55)의 서브-윈도우에 존재하도록 전기 신호의 샘플링이 수행될 확률이 설명될 것이다. 확률들은 0 내지 3의 가중치들이며, 여기서 3은 가장 높은 확률을 나타내며 0은 불가능한 발생 을 나타낸다. 서브-윈도우 콘텐츠들의 그룹 A는 0을 가진 심볼 디지트를 나타내는 3의 확률 가중치를 가진다. 서브-윈도우 콘텐츠들의 그룹 B는 0을 가진 심볼 디지트를 나타내는 2의 확률 가중치를 가진다. 서브-윈도우 콘텐츠의 그룹 C는 0을 가진 심볼 디지트를 나타내는 1의 확률 가중치를 가진다. 그룹들 A, B 및 C는 실제로 2진수 1을 가진 심볼 디지트를 나타내는 0 확률을 가진다.
서브-윈도우 콘텐츠들의 그룹 D는 1을 가진 심볼 디지트를 나타내는 3의 확률 가중치를 가진다. 서브-윈도우 콘텐츠들의 그룹 E는 1을 가진 심볼 디지트를 나타내는 2의 확률 가중치를 가진다. 서브-윈도우 콘텐츠의 그룹 F는 1을 가진 심볼 디지트를 나타내는 1의 확률 가중치를 가진다. 그룹들 D, E 및 F는 실제로 2진수 0을 가진 심볼 디지트를 나타내는 0 확률을 가진다.
도 5에 도시된 챠트는 시프트 레지스터(55)의 서브-윈도우들의 각각에 대한 가능한 64 2진 조합들 중 36 조합을 포함한다. 나머지 28 조합들은 발생하지 않을 것이며 따라서 2진수 0로서 할당되고 1인 0 확률을 가진다. 확률 가중치들은 심볼 값들의 모든 조합들에 대하여 휴리스틱적으로 선택된다. 확률 가중치들은 채널 특성들에 기초하여 유도된다. 예컨대, 적외선 채널이 전송된 신호의 "테일 효과"의 확장에 기여한다는 것을 도시할 수 있다. 예컨대, 전송된 비트 시퀀스 "00000 11111 00000 11111 00000"를 갖는 메시지는 수신기단에서 비트 시퀀스 "00000 11111 10000 11111 10000" 또는 "00000 11111 11000 11111 11000"가 될 수 있다. 따라서, 이 예에서 확률 가중치들은 비트 시퀀스가 "10000" 또는 "11000"이도록 할당되며, 여기서 가장 높은 확률은 실제로 "0000"이다.
전송된 광 신호에 수신기의 동기를 설정하기 위하여 동기화 신호의 평가는 시프트 레지스터 내에서 제 1 전이의 위치를 결정함으로써 시작한다. 일단 전이가 발견되면, 각각의 서브-윈도우는 동기화 심볼을 결정하기 위하여 평가된다. 일단 동기화 심볼들이 결정되면, 서브-윈도우들은 시작 패턴을 결정하기 위하여 평가된다. 시작 패턴의 수신시에, 서브-윈도우들의 각각은 데이터 메시지의 데이터 심볼들을 결정하기 위하여 평가된다.
동기화 신호를 결정하고, 시작 패턴을 결정하며 데이터 심볼들을 추출하는 방법에 대한 상세한 설명이 도 6a 및 도 6b를 참조하여 지금 논의될 것이다. 평가기 회로(60)는 방법의 초기에 초기화되는 3개의 카운터 회로들(동기 심볼 카운트 i, 시작 심볼 카운트 j, 및 데이터 심볼 카운트 k)(박스들 100, 105, 110)을 유지한다. 비트들이 단일 비트를 동시에 레지스터(55)로 시프트된다(박스 115). 고차 비트들(27, 26, 25)은 이들이 초기 전이를 지시하는 패턴(001)을 포함하는지를 결정하기 위하여 검사된다(박스 120). 만일 패턴이 전이를 지시하지 않으면, 시프트 레지스터는 한 비트씩 좌측으로 시프트되며(박스 115), 이에 따라 비트(25)에 새로운 비트를 시프트한다. 새로운 고차 비트들(27, 26, 25)은 전송의 시작부를 지시하는 초기 전이 동안 다시 검사된다(박스 120).
초기 전이의 수신시에, 시프트 레지스터(55)의 심볼 콘텐츠들이 평가되며(박스 125) 가장 가능한 심볼이 결정된다. 시프트 레지스터(55)의 결정된 심볼 값은 동기화 신호 심볼과 비교된다(박스 130). 만일 이것이 동기화 심볼이 아니면, 시프트 레지스터(55)는 초기 전이를 결정하기 위하여 시프트되며(박스 115), 새로운 초기 전이의 수신시에 시프트 레지스터(55)의 콘텐츠들의 심볼값을 평가한다(박스 125). 만일 시프트 레지스터(55)의 콘텐츠들의 심볼값과 동기화 신호 심볼의 비교시에 시프트 레지스터(55)의 콘텐츠들의 심볼값이 동기화 심볼이면, 동기화 심볼 카운터(i)는 증가된다(박스 135). 시프트 레지스터(55)는 새로운 완전한 윈도우가 윈도우내에 존재하도록 시프트된다(박스 140). 시프트 레지스터(55)의 콘텐츠들은 가장 가능한 심볼에 대하여 평가된다(박스 145). 시프트 레지스터(55)의 심볼값은 동기화 심볼값과 비교된다(박스 150). 만일 시프트 레지스터(55)의 콘텐츠들의 심볼값이 동기화 값이 아니면, 에러가 발생하고 방법이 재시작된다. 그러나, 만일 시프트 레지스터(55)의 콘텐츠들에 대한 심볼값이 동기 심볼의 심볼값이면, 동기화 심볼 카운트값(i)은 인입 신호와의 동기를 달성하는데 필요한 동기화 값(R)의 수와 비교된다(박스 155). 만일 모든 동기화 심볼값이 결정되지 않으면, 동기화 심볼 카운터(i)는 증분되며(박스 135), 시프트 레지스터는 샘플들의 다음 전체 윈도우까지 시프트되고(박스 140), 시프트 레지스터(55)의 콘텐츠들에 대한 심볼값이 평가된다(박스 145). 앞서 언급된 바와 같이, 이론적으로, 하나의 동기화 심볼은 로크를 위하여 요구된다. 그러나, 최적 시스템 성능을 위하여, 수신기(30)가 데이터 메시지의 인입 데이터 심볼들에 로킹되도록 하기 위하여 동기화 심볼들을 연속적으로 전송함으로써 미사용 대역폭을 사용할 요건이 존재한다.
동기화 심볼들의 정확한 수(R)가 결정될때, 시프트 레지스터는 샘플들의 다음 전체 윈도우로 시프트된다(박스 160). 시프트 레지스터(55)의 콘텐츠들은 가능한 심볼값을 결정하기 위하여(박스 165) 평가된다. 시프트 레지스터의 콘텐츠들의 가능한 심볼값은 현재의 시작 심볼(j)의 시작 심볼 패턴과 비교된다(박스 170). 앞서 기술된 바와같이, 시작 심볼은 데이터 메시지에 복사되지 않은 고유 패턴이다. 만일 시프트 레지스터(55)의 콘텐츠들의 심볼값이 적절한 심볼값이 아니면, 본 방법은 초기 전이에 대한 탐색과 함께 완전하게 재시작된다. 그러나, 만일 심볼값이 정확한 시작 심볼 패턴이면, 시작 심볼 카운터(j)는 시작 심볼 패턴에서 심볼들의 수와 비교된다. 만일 완전한 시작 심볼 패턴이 수신되지 않으면, 시작 심볼 카운터(j)는 증분되며(박스 180), 시프트 레지스터는 다음 윈도우로 시프트되고(박스 160), 시프트 레지스터의 콘텐츠들은 가능한 심볼에 대해 평가되며(박스 165), 평가된 심볼값은 시작 심볼들의 시퀀스의 현재 시작 심볼과 비교된다. 이러한 프로세스는 시작 심볼값들의 수가 평가되었다는 것을 지시할 때까지 계속된다.
완전한 시작 심볼 패턴의 성공적인 검출시에, 다음 완전한 윈도우는 시프트 레지스터(55)로 시프트된다(박스 185). 시프트 레지스터(55)의 콘텐츠들의 심볼값이 평가되고(박스 190), 데이터 메시지의 데이터 심볼은 추출된다. 데이터 심볼 카운터(k)는 데이터 프레임의 데이터 메시지에 포함된 심볼들(T)의 수와 비교된다. 만일 완전한 데이터 메시지가 추출되지 않으면, 데이터 심볼 카운터(k)는 증분되며(박스 200), 시프트 레지스터(55)는 데이터의 다음 전체 윈도우를 수신하기 위하여 시프트되며(박스 190), 시프트 레지스터(55)의 콘텐츠들은 현재 데이터 심볼의 데이터 심볼값을 추출하기 위하여 평가된다(박스 190). 모든 데이터 심볼값들이 평가되고 데이터가 추출될 때, 본 방법은 다음 데이터 프레임에 대한 다음 동기화 심볼들의 시작부를 결정하기 위하여 다시 시작된다.
도 6a 및 도 6b에 기술된 가능한 심볼들의 평가는 도 7 및 도 8에 도시된 두가지 방법들로 달성된다. 두 가지 방법들은 개별적으로 실행되거나 또는 다른 방법의 결과들에 대한 검증으로서 동작하는 하나의 방법과 동시에 실행된다. 도 7에서, 시프트 레지스터(55)의 콘텐츠들은 검사되며, 서브-윈도우들이 특정 콘텐츠들을 가지는 확률이 확인된다. 서브-윈도우들의 확률들은 합산되며, 가능한 심볼은 최대 확률을 가진 심볼들이 할당된다.
만일 도 7 및 도 8에 기술된 두가지 방법 모두가 심볼값을 결정하기 위하여 함께 사용되고 또한 두 가지 방법이 일치하지 않으면, 심볼값은 최대 확률에 기초하여 수학적으로 결정될 수 있다. 방법들은 정확한 심볼값을 확인하지 않도록 가장 가능한 심볼값을 지능적으로 추측하기 위하여 사용된다. 잡음 채널 환경에 영향을 받을 때 그리고 본 방법들이 인입 스트림으로부터 임의의 적절한 심볼들을 감지할 수 없는 경우, 이때 데이터 스트림에 로킹할 수 없을 것이다. 게다가, 시작 패턴들 및 데이터 메시지 외부에 삽입된 제어 데이터는 그들의 데이터 무결성을 보장하기 위하여 체크섬(checksum)들을 가진다.
심볼값이 특정 코딩과 동일한 최대 확률을 사용하여 심볼값을 결정하는 제 1 방법에 대한 더 상세한 설명이 도 7을 참조하여 지금 논의될 것이다. 본 방법은 평가기 회로(60) 내에서 서브-윈도우 카운터(swc)를 초기화하는 것(박스 205)과 함께 시작한다. 서브-윈도우 카운터(swc)는 데이터 메시지의 심볼에 대해 심볼 디지트들의 수를 계수한다. 4-펄스 위치 변조의 예에서, 심볼 디지트들의 수는 4개이다. 이러한 실시예에 있어서, 서브-윈도우 카운터는 0으로 설정되고 4 까지 증분 된다.
그 다음에, 템플릿 인덱스 카운터(tci)가 초기화된다(박스 210). 템플릿 인덱스 카운터(tci)는 확률들이 알려진 템플릿들의 수를 계수한다. 바람직한 실시예의 경우에서 비-제로 확률들을 가진 36개의 템플릿이 존재한다. 이들은 단지 2진수 0 또는 1 중 하나인 확률을 결정하기 위하여 검사될 필요가 있다. 그 다음에, 템플릿 인덱스 카운터(tci)는 단지 36개의 평가들을 추적할 필요가 있다.
서브-윈도우 카운터(swi)에 의하여 지시된 서브-윈도우는 템플릿 인덱스 카운터(tci)에 의하여 지시된 템플릿과 비교된다(박스 215). 만일 서브-윈도우가 템플릿과 동일하지 않으면, 템플릿 인덱스 카운터(tci)는 템플릿들의 수와 비교된다(박스 225). 만일 모든 템플릿들이 검사되지 않았다면, 템플릿 인덱스 카운터(tci)는 증분되며(박스 230), 서브-윈도우는 다음 템플릿과 비교된다(박스 215). 이는 서브-윈도우가 템플릿들 중 하나 또는 모든 템플릿들이 검사될때까지 계속된다.
만일 서브-윈도우가 템플릿들 중 하나와 동일하면, 서브-윈도우에 대한 확률들은 도 5에 설명된 바와 같이 템플릿들에 대하여 할당된다(박스 220). 예컨대, 만일 서브-윈도우가 2진수 0인 확률 2를 가지고 확률 1인 확률 0이면, 서브-윈도우의 확률은 값 0에 대하여 2가 할당되고 값 1에 대하여 0이 할당된다(박스 220). 만일 서브-윈도우가 템플릿값들 중 일부를 포함하지 않으면, 그 후 윈도우에 대한 확률은 어느 한 값에 대하여 0이 할당되며 심볼 디지트는 0 값 또는 1 값 중 어느 하나가 할당된다. 할당은 심볼값이 여기에서는 의미가 없기 때문에 1 값의 0을 임 의적으로 할당하는 것이다. 이는 로크 프로세스에 도움을 주지 못하기 때문에 0인지 또는 1인지의 여부에 관한 임의의 차이를 만들지 않는다. 그러나, 시스템 설계에서, 전송된 1들의 수는 전송된 0들의 수보다 적으며, 따라서 시스템 견지에서 볼때, 템플릿 검사를 실패한 심볼에 0을 할당하는 것이 바람직하다.
서브-윈도우 카운터(swc)는 심볼에서 서브-윈도우의 수와 비교된다(박스 235). 만일 모든 서브-윈도우가 그들의 템플릿 확률들에 대하여 평가되지 않으면, 단계들은 서브-윈도우들의 모든 확률들이 할당될 때까지 반복된다. 심볼 카운터(symc)는 초기화된다(박스 245). 심볼 카운터(symc)는 심볼의 가능한 코딩에서 심볼들의 전체 수를 지시한다. 4-펄스 위치 변조된 심볼의 예에서 데이터 심볼들에 대하여 사용된 4개의 가능한 심볼이 존재한다. 동기화 심볼은 데이터 심볼 00이며, 단일 심볼에 대하여 검사될 필요가 있다. 시작 패턴은 고유하며, 각각의 개별 특정 패턴에 대하여 검사될 필요가 있다.
그 후, 시프트 레지스터(55)의 콘텐츠들이 각각의 서브-윈도우의 확률의 합으로서 계산되는(박스 250) 확률은 심볼들의 심볼 디지트와 동일하다. 이는 다음과 같은 공식으로 표현된다.
Figure 112007022801082-PCT00002
여기서,
Figure 112007022801082-PCT00003
는 템플릿에 의하여 특정된 심볼 디지트들이다.
4-펄스 위치 변조에 있어서, 앞서 기술된 바와같이, 가능한 심볼들은 1000 0100 0010 및 0001이며, 각각의 심볼에 대한 확률들이 결정된다.
심볼 카운터는 심볼들의 수(nsym)와 비교된다(박스 255). 만일 모든 심볼들이 계산되지 않았으면(박스 250), 심볼 카운터는 증분되고(박스 260) 확률이 계산된다(박스 250). 모든 잠재적인 심볼 확률들이 계산될 때(박스 250), 심볼은 최대 확률을 가진 심볼 코드의 심볼값이 할당된다(박스 265).
시프트 레지스터의 콘텐츠들에 대한 심볼값을 결정하는 제 2 방법은 각각의 디지트에 대하여 가장 가능성 있는 심볼 디지트를 선택하여 이를 심볼 디지트 위치에 할당함으로써 수행된다. 이러한 방법만을 사용할 경우에 최종 심볼이 유효 디지트인지가 검증되지 않는다. 제 2 방법이 도 8을 참조하여 지금 논의될 것이다. 도 7에 기술된 바와 같이, 서브-윈도우 카운터(swc)는 초기화되고(박스 305) 템플릿 카운터(tci)가 초기화된다(박스 310). 서브-윈도우는 템플릿값과 비교된다(박스 315). 만일 서브-윈도우가 템플릿값과 동일하지 않으면, 템플릿은 템플릿들의 수(nt)와 비교된다(박스 320). 만일 모든 템플릿들이 검사되지 않았으면, 서브-윈도우는 다음 템플릿과 비교된다(박스 315). 서브-윈도우가 템플릿값과 동일하면, 템플릿에 대한 확률 할당은 서브-윈도우의 심볼 디지트의 확률에 할당된다(박스 310). 만일 모든 템플릿이 검사되고 서브-윈도우가 템플릿들 중 일부와 동일하지 않으면, 그 후 서브-윈도우는 2진수 0의 값이 할당된다. 확률은 0이 할당되며, 따라서 에러를 지시한다.
서브-윈도우는 2진수 디지트에 대한 최대 확률인 심볼 디지트값이 할당된다(박스 335). 서브-윈도우 카운터(swc)는 서브-윈도우의 수(nsw)와 비교된다(박스 340). 만일 모든 서브-윈도우들이 검사되지 않았으면, 서브-윈도우 카운터(swc)는 증분되며(박스 345) 다음 가능한 심볼 디지트값이 결정된다. 모든 심볼 디지트값들이 결정될때, 심볼들은 서브-심볼 디지트값 코딩의 연결로서 할당된다(박스 350).
도 6b의 시작 패턴(165)의 가능한 시작 심볼의 평가는 도 9의 방법으로서 기술된다. 시작 패턴의 평가는 비트 시프트 인덱스(bsi)를 초기화하는 것(박스 400)과 함께 시작된다. 시프트 레지스터(55)는 시작 패턴의 검출을 보증하기 위해 시작 패턴의 현재 심볼에 대하여 평가된 콘텐츠들 및 비트들의 수에 대하여 동시에 단일 비트로 시프트된다. 비트 시프트 인덱스(bsi)는 현재의 시작 패턴을 결정하기 위하여 사용되는 시프트들의 수를 제어하는데 사용되는 평가기(60) 내의 카운터이다.
시프트 레지스터(55)의 콘텐츠들은 시작 패턴의 현재의 심볼이 존재하는지의 여부를 결정하기 위하여 도 7 및/또는 8에 기술된 방법들에 따라 평가된다(박스 405). 시프트 레지스터(55)의 콘텐츠들이 시작 패턴의 정확한 심볼일 확률은 기록되고 추가 평가를 위하여 유지된다. 비트 시프트 인덱스(bsi)는 증분되며(박스 410), 비트 시프트 인덱스(bsi)는 시작 패턴의 심볼들의 평가를 위하여 할당된 시프트들의 수(n)와 비교된다(박스 415). 만일 시프트 레지스터(55)가 시프트들의 스(n)와 관련하여 시프트되지 않았다면, 시프트 레지스터는 1비트 만큼 변위된다. 시프트 레지스터(55)의 새로운 콘텐츠들은 지금 평가되며(박스 405), 심볼이 시작 패턴의 정확한 심볼일 확률은 기록되며 추가 평가를 위하여 유지된다. 비트 시프트 인덱스(bsi)는 다시 인덱싱된다(박스 410). 이는 시프트들의 수(n)가 완료될때 까지 계속된다. 바람직한 실시예에 있어서, 시프트들의 이러한 수(n)는 3이다.
최종 시프트가 완료될 때, 현재의 시작 심볼(j)은 정확한 최대 확률을 가진 시프트 레지스터(55)의 각각의 변화 동안 검출된 심볼이 할당된다. 검출 방법은 따라서 완료되며, 검출된 심볼은 현재의 시작 심볼값과 비교되며(도 6b의 박스 170), 시작 패턴 검증은 계속된다.
로크 프로세스 동안 데이터 심볼들의 시프팅은 데이터 메시지 획득 전에 가장 가능한 로크 위치를 획득한다. 이는 샘플링 클록에 대한 -1, 0, 및 +1 위치의 확률 가중치들을 평가하며, 가장 높은 확률 평가 수를 가진 위치를 선택한다. 이러한 방법은 인입 데이터 메시지가 정확하게 로킹되고 모든 획득된 데이터 비트들이 정확한 가장 높은 확률을 가지도록 수학적으로 보장한다. 예컨대, 만일 송신기가 200ns의 데이터 레이트로 데이터 펄스들을 전송하고 3개의 수신기들이 200ns, 230ns 및 170ns의 데이터 레이트로 데이터 펄스들을 재생하면, 생산 프로세스가 확산된다. 앞서 기술된 방법들은 확률들에 기초하기 때문에 데이터 펄스 폭 편차의 변동을 관리할 수 있으며 데이터 메시지 스트림이 중앙 펄스 위치에 로킹되는 최대 노력을 갖도록 보장한다. 만일 로크 위치가 고정되면, 확률 가중치들은 무시되며, 170ns 및 230ns를 가진 수신기는 실패할 것이다.
기술된 방법은 고정 프레임 길이 포맷을 가진다. 송신기 및 수신기 샘플링 클록의 속도 차이로 인하여 데이터 프레임의 길이가 제한된다. 그러므로, 보다 긴 데이터 프레임은 송신기 및 수신기 샘플링 클록이 몇몇 계산된 마진들과 상이한 경우에 쉽게 손상되는 데이터 프레임 데이터의 제 2 절반의 문제점을 가진다. 이러 한 샘플링 클록 메커니즘은 송신기 및 수신기 클록들이 거의 정확한 경우에 최상으로 작용한다. 만일 가변 길이 프레임이 구현되면, 일부 제어 데이터 비트들은 데이터 타입 및 메시지 길이를 수신기에 알리기 위하여 앞서 기술된 바와 같이 시작 패턴들에 삽입되어야 한다. 이러한 방식에서, 수신기는 데이터 메시지가 수신될 때 데이터 비트들의 수를 수집하기 위하여 데이터 카운터를 설정함으로써 적응될 수 있다.
시프트 레지스터(55) 및 평가기 회로(60)는 개별의 다른 회로로서 도시된다. 이들은 프로그램이 디지털 신호 프로세서 내에서 처리될 때 동기화, 시작 패턴의 검출 및 데이터의 추출이 실행될 수 있는 주문형 집적회로(ASIC) 또는 방법으로 구현될 수 있다. 도 6a, 도 6b, 도 7, 도 8 및 도 9에 기술된 방법들은 판독 전용 메모리(ROM), 전기-광학 디스크 또는 자기 디스크와 같은 매체내에서 유지되고 디지털 신호 프로세서에 의하여 실행되는 프로그램 코드이다.
본 발명이 특히 바람직한 실시예들을 참조하여 도시 및 설명되었지만, 당업자는 본 발명의 사상 및 범위로부터 벗어나지 않고 형태 및 세부사항에 있어서 다양한 변경들이 이루어질 수 있다는 것을 이해해야 한다.

Claims (87)

  1. 디지털 통신 수신기에 있어서,
    상기 디지털 통신 수신기에 의하여 수신된 신호의 샘플링으로부터 기인한 다수의 비트들로 구성된 심볼들의 시리즈를 수신하고, 상기 다수의 비트들의 수신시, 레지스터 내의 상기 비트들의 위치를 조정하기 위해 원격 측정 장치와 통신하는 레지스터; 및
    상기 다수의 비트들에 대한 심볼값을 결정하기 위해 상기 다수의 비트들을 검사하도록 상기 레지스터와 통신하는 심볼 평가기로서, 상기 심볼값은 상기 신호의 타이밍을 지시하는 동기값, 데이터 메시지의 시작부를 지시하는 시작값 및 상기 데이터 메시지의 적어도 하나의 데이터 비트를 지시하는 데이터 값을 포함하며, 상기 심볼값은 모든 가능한 심볼값들의 가장 가능한 값인, 상기 심볼 평가기를 포함하는, 디지털 통신 수신기.
  2. 제 1 항에 있어서,
    상기 평가기는,
    상기 신호와의 동기 로크(lock)를 설정하기 위하여 상기 레지스터에 의하여 수신된 심볼들의 제 1 시리즈를 검사하는 단계;
    상기 데이터 메시지의 시작부를 결정하기 위하여 상기 레지스터에 의하여 수신된 심볼들의 제 2 시리즈를 검사하는 단계; 및
    상기 데이터 메시지를 결정하기 위하여 상기 레지스터에 의하여 수신된 심볼들의 제 3 시리즈를 검사하는 단계를 실행하는, 디지털 통신 수신기.
  3. 제 2 항에 있어서,
    동기 로크를 설정하기 위하여 심볼들의 제 1 시리즈를 검사하는 상기 단계는,
    a) 상기 제 1 시리즈의 제 1 심볼의 제 1 전이를 결정하기 위하여 상기 레지스터에서 다수의 비트들을 검사하는 단계;
    b) 상기 제 1 전이를 결정할 때, 상기 다수의 비트들이 동기화 값을 가지는지의 여부를 결정하기 위하여 상기 레지스터에 존재하는 상기 다수의 비트들을 평가하는 단계;
    c) 상기 다수의 비트들이 동기화 값이면, 상기 심볼들의 각각이 동기화 값을 가지는지를 결정하기 위하여 상기 레지스터에 의하여 수신된 다음 심볼들의 각각을 반복적으로 평가하는 단계를 포함하고,
    상기 다음 심볼들의 각각의 반복 평가가 동기화 값이면, 상기 수신기는 로킹되고,
    상기 다수의 비트들 중 일부 비트의 반복 수신 및 평가가 동기화 값이 아니면, 상기 수신기가 로크될 때까지 단계들 a) 내지 c)가 반복되는, 디지털 통신 수신기.
  4. 제 2 항에 있어서,
    데이터 메시지의 시작부를 결정하기 위하여 심볼들의 제 2 시리즈를 검사하는 상기 단계는,
    상기 심볼들의 제 2 시리즈의 각각이 시작값을 가지는지를 결정하기 위하여 상기 레지스터에 의하여 수신된 심볼들의 제 2 시리즈의 각각을 평가하는 단계를 포함하고,
    상기 심볼들의 상기 제 2 시리즈의 일부가 시작값을 가지지 않은 경우에, 상기 심볼들의 제 1 시리즈가 동기 로크를 다시 설정하기 위하여 수신되는지를 결정하기 위하여 상기 레지스터에 의하여 수신된 심볼들의 상기 시리즈를 평가하고,
    상기 심볼들의 제 2 시리즈가 시작값을 가지면, 상기 메시지의 시작부가 설정되는, 디지털 통신 수신기.
  5. 제 2 항에 있어서,
    상기 각각의 심볼의 심볼값을 결정하기 위하여 상기 심볼들의 제 1 시리즈, 제 2 시리즈 및 제 3 시리즈의 각각의 심볼을 검사하는 상기 단계는,
    상기 심볼을 구성하는 비트들의 다수의 서브그룹핑들의 각각에 대한 제 1 확률값을 할당하는 단계로서, 상기 제 1 확률값은 상기 비트들의 서브-그룹이 두 개의 2진수 중 제 1의 2진수를 나타내는 확률을 지시하는, 상기 제 1 확률값 할당 단계,
    상기 심볼들을 구성하는 비트들의 다수의 서브그룹핑들의 각각에 대한 제 2 확률값을 할당하는 단계로서, 상기 제 2 확률값은 상기 비트들의 서브-그룹이 상기 두 개의 2진수 중 제 2의 2진수를 나타내는 확률을 지시하는, 상기 제 2 확률값 할당 단계;
    상기 데이터 메시지의 형성시 사용되는 심볼 코드의 심볼 문자의 디지트를 나타내는 각각의 서브그룹핑에 대한 하나의 확률값을 선택하는 단계;
    상기 심볼이 상기 심볼 코드의 각각의 심볼 문자를 나타내는 확률을 형성하기 위하여 상기 서브그룹핑들의 확률값들을 합산하는 단계;
    상기 심볼이 상기 심볼 코드의 각각의 심볼 문자를 나타내는 최대 확률을 가진 심볼 문자를 선택하는 단계; 및
    상기 심볼 문자의 심볼값을 상기 심볼에 할당하는 단계를 포함하는, 디지털 통신 수신기.
  6. 제 5 항에 있어서,
    상기 제 1 및 제 2 확률값들은 상기 비트들의 서브그룹핑들의 각각의 가능한 비트 조합에 대하여 휴리스틱적으로(heuristically) 결정되는, 디지털 통신 수신기.
  7. 제 2 항에 있어서,
    상기 각각의 심볼의 심볼값을 결정하기 위하여 상기 심볼들의 제 1 시리즈, 제 2 시리즈 및 제 3 시리즈에 대한 각각의 심볼을 검사하는 상기 단계는,
    상기 제 1 서브-심볼이 두 개의 2진수 중 하나일 최대 가능성에 따라 상기 심볼의 제 1 서브-심볼에 상기 두 개의 2진수 중 하나를 할당하는 단계; 및
    상기 각각의 다음 서브-심볼에 상기 두 개의 2진수 중 하나가 할당될 때까지 상기 할당 단계를 반복해서 수행하는 단계를 포함하는, 디지털 통신 수신기.
  8. 제 1 항에 있어서,
    상기 심볼들은 4-펄스 위치 변조인, 디지털 통신 수신기.
  9. 제 8 항에 있어서,
    상기 4-펄스 위치 변조의 각각의 디지트의 샘플링은 상기 심볼의 비트들의 서브그룹핑들을 형성하는, 디지털 통신 수신기.
  10. 제 9 항에 있어서,
    상기 샘플링은 펄스 위치 변조 클록킹 레이트(clocking rate)보다 적어도 5배 높은 샘플링 레이트를 가지는, 디지털 통신 수신기.
  11. 데이터 통신 시스템에 있어서,
    전송 장치로서,
    디지털 데이터를 심볼들의 시리즈로 인코딩하는 프레임 포맷터, 및
    상기 심볼들의 시리즈를 수신하고 상기 심볼들의 시리즈로 구성된 신호를 전송하기 위해 상기 프레임 포맷터와 통신하는 송신기를 포함하는, 상기 전송 장치, 및
    상기 심볼들의 시리즈를 획득하기 위해 상기 전송 장치와 통신하는 수신 장치로서,
    상기 신호를 수신 및 조절하는 수신 증폭기;
    상기 신호를 샘플링하는 샘플 및 홀드 회로;
    상기 수신기 장치에 의하여 수신된 신호의 샘플링으로부터 기인한 다수의 비트들로 구성된 심볼들의 시리즈를 수신하고, 상기 다수의 비트들을 수신할 때 레지스터 내의 상기 비트들의 위치를 조정하기 위해 상기 샘플 및 홀드 회로와 통신하는 레지스터; 및
    상기 다수의 비트들에 대한 심볼값을 결정하기 위해 상기 다수의 비트들을 검사하도록 상기 레지스터와 통신하는 심볼 평가기로서, 상기 심볼값은 상기 신호의 타이밍을 지시하는 동기값, 데이터 메시지의 시작부를 지시하는 시작값 및 상기 데이터 메시지의 적어도 하나의 데이터 비트를 지시하는 데이터 값을 포함하며, 상기 심볼값은 모든 가능한 심볼값들의 가장 가능한 값인, 상기 심볼 평가기를 포함하는, 상기 수신 장치를 포함하는, 데이터 통신 시스템.
  12. 제 11 항에 있어서,
    상기 평가기는,
    상기 신호와의 동기 로크를 설정하기 위하여 상기 레지스터에 의하여 수신된 심볼들의 제 1 시리즈를 검사하는 단계;
    상기 데이터 메시지의 시작부를 결정하기 위하여 상기 레지스터에 의하여 수신된 심볼들의 제 2 시리즈를 검사하는 단계; 및
    상기 데이터 메시지를 결정하기 위하여 상기 레지스터에 의하여 수신된 심볼들의 제 3 시리즈를 검사하는 단계를 실행하는, 데이터 통신 시스템.
  13. 제 12 항에 있어서,
    동기 로크를 설정하기 위하여 심볼들의 제 1 시리즈를 검사하는 상기 단계는,
    a) 상기 제 1 시리즈의 제 1 심볼의 제 1 전이를 결정하기 위하여 상기 레지스터에서 다수의 비트들을 검사하는 단계;
    b) 상기 제 1 전이를 결정할 때, 상기 다수의 비트들이 동기화 값을 가지는지의 여부를 결정하기 위하여 상기 레지스터에 존재하는 상기 다수의 비트들을 평가하는 단계;
    c) 상기 다수의 비트들이 동기화 값을 가지는 경우에 상기 심볼들의 각각이 동기화 값을 가지는지를 결정하기 위하여 상기 레지스터에 의하여 수신된 다음 심볼들의 각각을 반복적으로 평가하는 단계를 포함하고,
    상기 다음 심볼들의 각각의 반복 평가가 동기화 값이면, 상기 수신기가 로크되고,
    상기 다수의 비트들 중 일부 비트의 반복 수신 및 평가가 동기화 값이 아니면, 상기 수신기가 로크될 때까지 단계들 a) 내지 c)가 반복되는, 데이터 통신 시스템.
  14. 제 12 항에 있어서,
    데이터 메시지의 시작부를 결정하기 위하여 심볼들의 제 2 시리즈를 검사하는 상기 단계는,
    상기 심볼들의 제 2 시리즈의 각각이 시작값을 가지는지를 결정하기 위하여 상기 레지스터에 의하여 수신된 심볼들의 제 2 시리즈의 각각을 평가하는 단계를 포함하고,
    상기 심볼들의 상기 제 2 시리즈의 일부가 시작값을 가지지 않은 경우에, 상기 심볼들의 제 1 시리즈가 동기 로크를 다시 설정하기 위하여 수신되는지를 결정하기 위하여 상기 레지스터에 의하여 수신된 심볼들의 상기 시리즈를 평가하고,
    상기 심볼들의 제 2 시리즈가 시작값을 가지면, 상기 메시지의 시작부가 설정되는, 데이터 통신 시스템.
  15. 제 12 항에 있어서,
    상기 각각의 심볼의 심볼값을 결정하기 위하여 상기 심볼들의 제 1 시리즈, 제 2 시리즈 및 제 3 시리즈의 각각의 심볼을 검사하는 상기 단계는,
    상기 심볼을 구성하는 비트들의 다수의 서브그룹핑들의 각각에 대한 제 1 확 률값을 할당하는 단계로서, 상기 제 1 확률값은 상기 비트들의 서브-그룹이 두 개의 2진수 중 제 1의 2진수를 나타내는 확률을 지시하는, 상기 제 1 확률값 할당 단계,
    상기 심볼들을 구성하는 비트들의 다수의 서브그룹핑들의 각각에 대한 제 2 확률값을 할당하는 단계로서, 상기 제 2 확률값은 상기 비트들의 서브-그룹이 상기 두 개의 2진수 중 제 2의 2진수를 나타내는 확률을 지시하는, 상기 제 2 확률값 할당 단계;
    상기 데이터 메시지의 형성시 사용되는 심볼 코드의 심볼 문자의 디지트를 나타내는 각각의 서브그룹핑에 대한 하나의 확률값을 선택하는 단계;
    상기 심볼이 상기 심볼 코드의 각각의 심볼 문자를 나타내는 확률을 형성하기 위하여 상기 서브그룹핑들의 확률값들을 합산하는 단계;
    상기 심볼이 상기 심볼 코드의 각각의 심볼 문자를 나타내는 최대 확률을 가진 심볼 문자를 선택하는 단계; 및
    상기 심볼 문자의 심볼값을 상기 심볼에 할당하는 단계를 포함하는, 데이터 통신 시스템.
  16. 제 15 항에 있어서,
    상기 제 1 및 제 2 확률값들은 상기 비트들의 서브그룹핑들의 각각의 가능한 비트 조합에 대하여 휴리스틱적으로 결정되는, 데이터 통신 시스템.
  17. 제 12 항에 있어서,
    상기 각각의 심볼의 심볼값을 결정하기 위하여 상기 심볼들의 제 1 시리즈, 제 2 시리즈 및 제 3 시리즈에 대한 각각의 심볼을 검사하는 상기 단계는,
    상기 제 1 서브-심볼이 두 개의 2진수 중 하나일 최대 가능성에 따라 상기 심볼의 제 1 서브-심볼에 상기 두 개의 2진수 중 하나를 할당하는 단계; 및
    상기 각각의 다음 서브-심볼에 상기 두 개의 2진수 중 하나가 할당될 때까지 상기 할당 단계를 반복해서 수행하는 단계를 포함하는, 데이터 통신 시스템.
  18. 제 11 항에 있어서,
    상기 심볼들은 4-펄스 위치 변조인, 데이터 통신 시스템.
  19. 제 18 항에 있어서,
    상기 4-펄스 위치 변조의 각각의 디지트의 샘플링은 상기 심볼의 비트들의 서브그룹핑들을 형성하는, 데이터 통신 시스템.
  20. 제 19 항에 있어서,
    상기 샘플링은 펄스 위치 변조 클록킹 레이트보다 적어도 5배 높은 샘플링 레이트를 가지는, 데이터 통신 시스템.
  21. 디지털 통신 수신기 내의 동기화 장치에 있어서,
    상기 디지털 통신 수신기에 의하여 수신된 신호의 샘플링으로부터 기인한 다수의 비트들로 구성된 심볼들의 시리즈를 수신하고 상기 다수의 비트들의 수신시, 레지스터 내의 상기 비트들의 위치를 조정하기 위해 원격 측정 장치와 통신하는 레지스터; 및
    상기 다수의 비트들에 대한 동기화 심볼값을 결정하기 위해 상기 다수의 비트들을 검사하도록 상기 레지스터와 통신하는 심볼 평가기로서, 상기 동기화 심볼값은 모든 가능한 심볼값들의 가장 가능한 값이고, 상기 동기화 심볼값을 각각 갖는 상기 심볼들의 시리즈의 수신시, 상기 통신 수신기는 심볼 로크를 설정하는, 상기 심볼 평가기를 포함하는, 동기화 장치.
  22. 제 21 항에 있어서,
    동기 로크를 설정하기 위하여 심볼들의 상기 시리즈의 검사는,
    a) 제 1 시리즈의 제 1 심볼의 제 1 전이를 결정하기 위하여 상기 레지스터에서 다수의 비트들을 검사하는 단계;
    b) 상기 제 1 전이를 결정할 때, 상기 다수의 비트들이 동기화 값을 가지는지의 여부를 결정하기 위하여 상기 레지스터에 존재하는 상기 다수의 비트들을 평가하는 단계;
    c) 상기 다수의 비트들이 동기화 값을 가지는 경우에 상기 심볼들의 각각이 동기화 값을 가지는지를 결정하기 위하여 상기 레지스터에 의하여 수신된 다음 심볼들의 각각을 반복적으로 평가하는 단계를 포함하고,
    상기 다음 심볼들의 각각의 반복 평가가 동기화 값이면, 상기 수신기가 로크되고,
    상기 다수의 비트들 중 일부 비트의 반복 수신 및 평가가 동기화 값이 아니면, 상기 수신기가 로크될 때까지 단계들 a) 내지 c)가 반복되는, 동기화 장치.
  23. 제 22 항에 있어서,
    각각의 심볼의 상기 동기화 심볼값을 결정하기 위하여 심볼들의 각각의 심볼 시리즈의 검사는,
    상기 심볼을 구성하는 비트들의 다수의 서브그룹핑들의 각각에 대한 제 1 확률값을 할당하는 단계로서, 상기 제 1 확률값은 상기 비트들의 서브-그룹이 두 개의 2진수 중 제 1의 2진수를 나타내는 확률을 지시하는, 상기 제 1 확률값 할당 단계,
    상기 심볼들을 구성하는 비트들의 다수의 서브그룹핑들의 각각에 대한 제 2 확률값을 할당하는 단계로서, 상기 제 2 확률값은 상기 비트들의 서브-그룹이 상기 두 개의 2진수 중 제 2의 2진수를 나타내는 확률을 지시하는, 상기 제 2 확률값 할당 단계;
    상기 데이터 메시지의 형성시 사용되는 심볼 코드의 심볼 문자의 디지트를 나타내는 각각의 서브그룹핑에 대한 하나의 확률값을 선택하는 단계;
    상기 심볼이 상기 심볼 코드의 각각의 심볼 문자를 나타내는 확률을 형성하기 위하여 상기 서브그룹핑들의 확률값들을 합산하는 단계;
    상기 심볼이 상기 심볼 코드의 각각의 심볼 문자를 나타내는 최대 확률을 가진 심볼 문자를 선택하는 단계; 및
    상기 심볼 문자의 심볼값을 상기 심볼에 할당하는 단계를 포함하는, 동기화 장치.
  24. 제 23 항에 있어서,
    상기 제 1 및 제 2 확률값들은 상기 비트들의 서브그룹핑들의 각각의 가능한 비트 조합에 대하여 휴리스틱적으로 결정되는, 동기화 장치.
  25. 제 22 항에 있어서,
    각각의 심볼의 상기 심볼값을 결정하기 위하여 동기화 심볼들의 상기 시리즈에 대한 각각의 심볼의 검사는,
    상기 제 1 서브-심볼이 두 개의 2진수 중 하나일 최대 가능성에 따라 상기 심볼의 제 1 서브-심볼에 상기 두 개의 2진수 중 하나를 할당하는 단계; 및
    상기 각각의 다음 서브-심볼에 상기 두 개의 2진수 중 하나가 할당될 때까지 상기 할당 단계를 반복해서 수행하는 단계를 포함하는, 동기화 장치.
  26. 제 21 항에 있어서,
    상기 심볼들은 4-펄스 위치 변조인, 동기화 장치.
  27. 제 26 항에 있어서,
    상기 4-펄스 위치 변조의 각각의 디지트의 샘플링은 상기 심볼의 비트들의 서브그룹핑들을 형성하는, 동기화 장치.
  28. 제 27 항에 있어서,
    상기 샘플링은 펄스 위치 변조 클록킹 레이트보다 적어도 5배 높은 샘플링 레이트를 가지는, 동기화 장치.
  29. 디지털 통신 수신기에 의하여 수신된 신호 내의 메시지의 시작부를 지시하는 시작 패턴을 결정하기 위한 상기 디지털 통신 수신기 내의 시작 패턴 결정 장치에 있어서,
    상기 디지털 통신 수신기에 의하여 수신된 신호의 샘플링으로부터 기인한 다수의 비트들로 구성된 심볼들의 시리즈를 수신하고 상기 다수의 비트들의 수신시, 레지스터 내의 상기 비트들의 위치를 조정하기 위해 원격 측정 장치와 통신하는 레지스터; 및
    상기 다수의 비트들에 대한 시작값을 결정하기 위해 상기 다수의 비트들을 검사하도록 상기 레지스터와 통신하는 심볼 평가기로서, 상기 시작값은 데이터 메시지의 시작부를 지시하고, 상기 시작값은 모든 가능한 심볼값들의 가장 가능한 값인, 상기 심볼 평가기를 포함하는, 시작 패턴 결정 장치.
  30. 제 29 항에 있어서,
    상기 데이터 메시지의 시작부를 결정하기 위하여 심볼들의 제 2 시리즈의 검사는,
    상기 심볼들의 시리즈의 각각이 시작값을 가지는지를 결정하기 위하여 상기 레지스터에 의하여 수신된 심볼들의 시리즈의 각각을 평가하는 단계를 포함하고,
    상기 심볼들의 상기 제 2 시리즈의 일부가 시작값을 가지지 않은 경우에, 동기 로크를 설정하기 위하여 상기 레지스터에 의하여 수신된 심볼들의 상기 시리즈를 평가하고,
    상기 심볼들의 제 2 시리즈가 시작값을 가지면, 상기 메시지의 시작부가 설정되는, 시작 패턴 결정 장치.
  31. 제 30 항에 있어서,
    각각의 심볼의 상기 심볼값을 결정하기 위하여 심볼들의 상기 시리즈의 각각의 심볼의 검사는,
    상기 심볼을 구성하는 비트들의 다수의 서브그룹핑들의 각각에 대한 제 1 확률값을 할당하는 단계로서, 상기 제 1 확률값은 상기 비트들의 서브-그룹이 두 개의 2진수 중 제 1의 2진수를 나타내는 확률을 지시하는, 상기 제 1 확률값 할당 단계,
    상기 심볼들을 구성하는 비트들의 다수의 서브그룹핑들의 각각에 대한 제 2 확률값을 할당하는 단계로서, 상기 제 2 확률값은 상기 비트들의 서브-그룹이 상기 두 개의 2진수 중 제 2의 2진수를 나타내는 확률을 지시하는, 상기 제 2 확률값 할당 단계;
    상기 데이터 메시지의 형성시 사용되는 심볼 코드의 심볼 문자의 디지트를 나타내는 각각의 서브그룹핑에 대한 하나의 확률값을 선택하는 단계;
    상기 심볼이 상기 심볼 코드의 각각의 심볼 문자를 나타내는 확률을 형성하기 위하여 상기 서브그룹핑들의 확률값들을 합산하는 단계;
    상기 심볼이 상기 심볼 코드의 각각의 심볼 문자를 나타내는 최대 확률을 가진 심볼 문자를 선택하는 단계; 및
    상기 심볼 문자의 심볼값을 상기 심볼에 할당하는 단계를 포함하는, 시작 패턴 결정 장치.
  32. 제 31 항에 있어서,
    상기 제 1 및 제 2 확률값들은 상기 비트들의 서브그룹핑들의 각각의 가능한 비트 조합에 대하여 휴리스틱적으로 결정되는, 시작 패턴 결정 장치.
  33. 제 29 항에 있어서,
    각각의 심볼의 상기 심볼값을 결정하기 위하여 심볼들의 상기 시리즈에 대한 각각의 심볼의 검사는,
    상기 제 1 서브-심볼이 두 개의 2진수 중 하나일 최대 가능성에 따라 상기 심볼의 제 1 서브-심볼에 상기 두 개의 2진수 중 하나를 할당하는 단계; 및
    상기 각각의 다음 서브-심볼들에 상기 두 개의 2진수 중 하나가 할당될 때까지 상기 할당 단계를 반복해서 수행하는 단계를 포함하는, 시작 패턴 결정 장치.
  34. 제 29 항에 있어서,
    상기 심볼들은 4-펄스 위치 변조인, 시작 패턴 결정 장치.
  35. 제 34 항에 있어서,
    상기 4-펄스 위치 변조의 각각의 디지트의 샘플링은 상기 심볼의 비트들의 서브-그룹들을 형성하는, 시작 패턴 결정 장치.
  36. 제 35 항에 있어서,
    상기 샘플링은 펄스 위치 변조 클록킹 레이트보다 적어도 5배 높은 샘플링 레이트를 가지는, 시작 패턴 결정 장치.
  37. 데이터 통신 수신기에 의하여 수신된 신호 내에서 인코딩된 데이터 메시지의 데이터 심볼들을 추출하기 위한 상기 데이터 통신 수신기내의 데이터 추출 장치에 있어서,
    상기 디지털 통신 수신기에 의하여 수신된 신호의 샘플링으로부터 기인한 다수의 비트들로 구성된 심볼들의 시리즈를 수신하고 상기 다수의 비트들의 수신시, 레지스터 내의 상기 비트들의 위치를 조정하기 위해 원격 측정 장치와 통신하는 레 지스터; 및
    상기 다수의 비트들에 대한 데이터 심볼값을 결정하기 위해 상기 다수의 비트들을 검사하도록 상기 레지스터와 통신하는 심볼 평가기로서, 상기 데이터 심볼값은 데이터 메시지의 적어도 하나의 데이터 비트를 지시하고, 상기 심볼값은 모든 가능한 심볼값들의 가장 가능한 값인, 상기 심볼 평가기를 포함하는, 데이터 추출 장치.
  38. 제 37 항에 있어서,
    상기 심볼 평가기는,
    상기 심볼을 구성하는 비트들의 다수의 서브그룹핑들의 각각에 대한 제 1 확률값을 할당하는 단계로서, 상기 제 1 확률값은 상기 비트들의 서브-그룹이 두 개의 2진수 중 제 1의 2진수를 나타내는 확률을 지시하는, 상기 제 1 확률값 할당 단계,
    상기 심볼들을 구성하는 비트들의 다수의 서브그룹핑들의 각각에 대한 제 2 확률값을 할당하는 단계로서, 상기 제 2 확률값은 상기 비트들의 서브-그룹이 상기 두 개의 2진수 중 제 2의 2진수를 나타내는 확률을 지시하는, 상기 제 2 확률값 할당 단계;
    상기 데이터 메시지의 형성시 사용되는 심볼 코드의 심볼 문자의 디지트를 나타내는 각각의 서브그룹핑에 대한 하나의 확률값을 선택하는 단계;
    상기 심볼이 상기 심볼 코드의 각각의 심볼 문자를 나타내는 확률을 형성하기 위하여 상기 서브그룹핑들의 확률값들을 합산하는 단계;
    상기 심볼이 상기 심볼 코드의 각각의 심볼 문자를 나타내는 최대 확률을 가진 심볼 문자를 선택하는 단계; 및
    상기 심볼 문자의 심볼값을 상기 심볼에 할당하는 단계에 의해, 상기 각각의 심볼의 데이터 심볼값을 결정하기 위하여 상기 심볼들의 시리즈의 각각의 심볼을 검사하는, 데이터 추출 장치.
  39. 제 38 항에 있어서,
    상기 제 1 및 제 2 확률값들은 상기 비트들의 서브그룹핑들의 각각의 가능한 비트 조합에 대하여 휴리스틱적으로 결정되는, 데이터 추출 장치.
  40. 제 37 항에 있어서,
    상기 심볼 평가기는,
    상기 제 1 서브-심볼이 두 개의 2진수 중 하나일 최대 가능성에 따라 상기 심볼의 제 1 서브-심볼에 상기 두 개의 2진수 중 하나를 할당하는 단계; 및
    상기 각각의 다음 서브-심볼에 상기 두 개의 2진수 중 하나가 할당될 때까지 상기 할당 단계를 반복해서 수행하는 단계에 의해, 상기 각각의 심볼의 데이터 심볼값을 결정하기 위하여 상기 심볼들의 시리즈에 대한 각각의 심볼을 검사하는, 데이터 추출 장치.
  41. 제 37 항에 있어서,
    상기 심볼들은 4-펄스 위치 변조인, 데이터 추출 장치.
  42. 제 41 항에 있어서,
    상기 4-펄스 위치 변조의 각각의 디지트의 샘플링은 상기 심볼의 비트들의 서브그룹핑들을 형성하는, 데이터 추출 장치.
  43. 제 42 항에 있어서,
    상기 샘플링은 펄스 위치 변조 클록킹 레이트보다 적어도 5배 높은 샘플링 레이트를 가지는, 데이터 추출 장치.
  44. 디지털 데이터 통신 신호를 수신하는 방법에 있어서,
    상기 신호를 반복적으로 샘플링하는 단계;
    레지스터에서 상기 신호의 샘플들을 유지하는 단계;
    상기 신호의 샘플링으로부터 기인한 다수의 비트들로 구성된 심볼들의 시리즈를 생성하기 위하여 상기 샘플들을 수집하는 단계;
    상기 레지스터 내의 상기 비트들의 위치를 조정하는 단계; 및
    상기 다수의 비트들에 대한 심볼값을 결정하기 위해 상기 다수의 비트들을 평가하는 단계로서, 상기 심볼값은 상기 신호의 타이밍을 지시하는 동기화 값, 데이터 메시지의 시작부를 지시하는 시작값 및 상기 데이터 메시지의 적어도 하나의 데이터 비트를 지시하는 데이터값을 포함하고, 상기 심볼값이 모든 가능한 심볼값들의 가장 가능한 값인, 상기 다수의 비트들을 평가하는 단계를 포함하는, 디지털 데이터 통신 신호 수신 방법.
  45. 제 44 항에 있어서,
    상기 다수의 비트들을 평가하는 단계는,
    상기 신호와의 동기 로크를 설정하기 위하여 상기 레지스터에 의하여 수신된 심볼들의 제 1 시리즈를 검사하는 단계;
    상기 데이터 메시지의 시작부를 결정하기 위하여 상기 레지스터에 의하여 수신된 심볼들의 제 2 시리즈를 검사하는 단계; 및
    상기 데이터 메시지를 결정하기 위하여 상기 레지스터에 의하여 수신된 심볼들의 제 3 시리즈를 검사하는 단계를 포함하는, 디지털 데이터 통신 신호 수신 방법.
  46. 제 45 항에 있어서,
    동기 로크를 설정하기 위하여 심볼들의 제 1 시리즈를 검사하는 상기 단계는,
    a) 상기 제 1 시리즈의 제 1 심볼의 제 1 전이를 결정하기 위하여 상기 레지스터에서 다수의 비트들을 검사하는 단계;
    b) 상기 제 1 전이를 결정할 때, 상기 다수의 비트들이 동기화 값을 가지는 지의 여부를 결정하기 위하여 상기 레지스터에 존재하는 상기 다수의 비트들을 평가하는 단계;
    c) 상기 다수의 비트들이 동기화 값이면, 상기 심볼들의 각각이 동기화 값을 가지는지를 결정하기 위하여 상기 레지스터에 의하여 수신된 다음 심볼들의 각각을 반복적으로 평가하는 단계를 포함하고,
    상기 다음 심볼들의 각각의 반복 평가가 동기화 값이면, 상기 수신기가 로크되고,
    상기 다수의 비트들 중 일부 비트의 반복 수신 및 평가가 동기화 값이 아니면, 상기 수신기가 로크될 때까지 단계들 a) 내지 c)가 반복되는, 디지털 데이터 통신 신호 수신 방법.
  47. 제 45 항에 있어서,
    데이터 메시지의 시작부를 결정하기 위하여 심볼들의 제 2 시리즈를 검사하는 상기 단계는,
    상기 심볼들의 제 2 시리즈의 각각이 시작값을 가지는지를 결정하기 위하여 상기 레지스터에 의하여 수신된 심볼들의 제 2 시리즈의 각각을 평가하는 단계를 포함하고,
    상기 심볼들의 상기 제 2 시리즈의 일부가 시작값을 가지지 않은 경우에, 상기 심볼들의 제 1 시리즈가 동기 로크를 다시 설정하기 위하여 수신되는지를 결정하기 위하여 상기 레지스터에 의하여 수신된 심볼들의 상기 시리즈를 평가하고,
    상기 심볼들의 제 2 시리즈가 시작값을 가지면, 상기 메시지의 시작부가 설정되는, 디지털 데이터 통신 신호 수신 방법.
  48. 제 45 항에 있어서,
    상기 각각의 심볼의 심볼값을 결정하기 위하여 상기 심볼들의 제 1 시리즈, 제 2 시리즈 및 제 3 시리즈의 각각의 심볼을 검사하는 상기 단계는,
    상기 심볼을 구성하는 비트들의 다수의 서브그룹핑들의 각각에 대한 제 1 확률값을 할당하는 단계로서, 상기 제 1 확률값은 상기 비트들의 서브-그룹이 두 개의 2진수 중 제 1의 2진수를 나타내는 확률을 지시하는, 상기 제 1 확률값 할당 단계,
    상기 심볼들을 구성하는 비트들의 다수의 서브그룹핑들의 각각에 대한 제 2 확률값을 할당하는 단계로서, 상기 제 2 확률값은 상기 비트들의 서브-그룹이 상기 두 개의 2진수 중 제 2의 2진수를 나타내는 확률을 지시하는, 상기 제 2 확률값 할당 단계;
    상기 데이터 메시지의 형성시 사용되는 심볼 코드의 심볼 문자의 디지트를 나타내는 각각의 서브그룹핑에 대한 하나의 확률값을 선택하는 단계;
    상기 심볼이 상기 심볼 코드의 각각의 심볼 문자를 나타내는 확률을 형성하기 위하여 상기 서브그룹핑들의 확률값들을 합산하는 단계;
    상기 심볼이 상기 심볼 코드의 각각의 심볼 문자를 나타내는 최대 확률을 가진 심볼 문자를 선택하는 단계; 및
    상기 심볼 문자의 심볼값을 상기 심볼에 할당하는 단계를 포함하는, 디지털 데이터 통신 신호 수신 방법.
  49. 제 48 항에 있어서,
    상기 제 1 및 제 2 확률값들은 상기 비트들의 서브그룹핑들의 각각의 가능한 비트 조합에 대하여 휴리스틱적으로 결정되는, 디지털 데이터 통신 신호 수신 방법.
  50. 제 45 항에 있어서,
    상기 각각의 심볼의 심볼값을 결정하기 위하여 상기 심볼들의 제 1 시리즈, 제 2 시리즈 및 제 3 시리즈에 대한 각각의 심볼을 검사하는 상기 단계는,
    상기 제 1 서브-심볼이 두 개의 2진수 중 하나일 최대 가능성에 따라 상기 심볼의 제 1 서브-심볼에 상기 두 개의 2진수 중 하나를 할당하는 단계; 및
    상기 각각의 다음 서브-심볼에 상기 두 개의 2진수 중 하나가 할당될 때까지 상기 할당 단계를 반복해서 수행하는 단계를 포함하는, 디지털 데이터 통신 신호 수신 방법.
  51. 제 44 항에 있어서,
    상기 심볼들은 4-펄스 위치 변조인, 디지털 데이터 통신 신호 수신 방법.
  52. 제 51 항에 있어서,
    상기 4-펄스 위치 변조의 각각의 디지트의 샘플링은 상기 심볼의 비트들의 서브그룹핑들을 형성하는, 디지털 데이터 통신 신호 수신 방법.
  53. 제 52 항에 있어서,
    상기 샘플링은 펄스 위치 변조 클록킹 레이트보다 적어도 5배 높은 샘플링 레이트를 가지는, 디지털 데이터 통신 신호 수신 방법.
  54. 수신된 디지털 데이터 신호에 디지털 데이터 통신 수신기를 동기화시키는 방법에 있어서,
    상기 신호를 반복적으로 샘플링하는 단계;
    레지스터에서 상기 신호의 샘플들을 유지하는 단계;
    상기 신호의 샘플링으로부터 기인한 다수의 비트들로 구성된 심볼들의 시리즈를 생성하기 위하여 상기 샘플들을 수집하는 단계;
    상기 레지스터 내의 상기 비트들의 위치를 조정하는 단계; 및
    상기 다수의 비트들에 대한 동기화 심볼값을 결정하기 위해 상기 다수의 비트들을 평가하는 단계로서, 상기 동기화 심볼값은 상기 신호의 타이밍을 지시하고, 상기 심볼값이 모든 가능한 심볼값들의 가장 가능한 값인, 상기 다수의 비트 평가 단계를 포함하는, 동기화 방법.
  55. 제 54 항에 있어서,
    상기 다수의 비트 평가 단계는 상기 신호와의 동기 로크를 설정하기 위하여 상기 레지스터에 의하여 수신된 심볼들의 시리즈를 검사하는 단계를 포함하는, 동기화 방법.
  56. 제 55 항에 있어서,
    동기 로크를 설정하기 위하여 심볼들의 시리즈를 검사하는 상기 단계는,
    a) 상기 제 1 시리즈의 제 1 심볼의 제 1 전이를 결정하기 위하여 상기 레지스터에서 다수의 비트들을 검사하는 단계;
    b) 상기 제 1 전이를 결정할 때, 상기 다수의 비트들이 동기화 값을 가지는지의 여부를 결정하기 위하여 상기 레지스터에 존재하는 상기 다수의 비트들을 평가하는 단계;
    c) 상기 다수의 비트들이 동기화 값이면, 상기 심볼들의 각각이 동기화 값을 가지는지를 결정하기 위하여 상기 레지스터에 의하여 수신된 다음 심볼들의 각각을 반복적으로 평가하는 단계를 포함하고,
    상기 다음 심볼들의 각각의 반복 평가가 동기화 값이면, 상기 수신기가 로크되고,
    상기 다수의 비트들 중 일부 비트의 반복 수신 및 평가가 동기화 값이 아니면, 상기 수신기가 로크될 때까지 단계들 a) 내지 c)가 반복되는, 동기화 방법.
  57. 제 55 항에 있어서,
    상기 각각의 심볼의 동기 심볼값을 결정하기 위하여 상기 심볼들의 시리즈의 각각의 심볼을 검사하는 상기 단계는,
    상기 심볼을 구성하는 비트들의 다수의 서브그룹핑들의 각각에 대한 제 1 확률값을 할당하는 단계로서, 상기 제 1 확률값은 상기 비트들의 서브-그룹이 두 개의 2진수 중 제 1의 2진수를 나타내는 확률을 지시하는, 상기 제 1 확률값 할당 단계,
    상기 심볼들을 구성하는 비트들의 다수의 서브그룹핑들의 각각에 대한 제 2 확률값을 할당하는 단계로서, 상기 제 2 확률값은 상기 비트들의 서브-그룹이 상기 두 개의 2진수 중 제 2의 2진수를 나타내는 확률을 지시하는, 상기 제 2 확률값 할당 단계;
    상기 데이터 메시지의 형성시 사용되는 심볼 코드의 심볼 문자의 디지트를 나타내는 각각의 서브그룹핑에 대한 하나의 확률값을 선택하는 단계;
    상기 심볼이 상기 심볼 코드의 각각의 심볼 문자를 나타내는 확률을 형성하기 위하여 상기 서브그룹핑들의 확률값들을 합산하는 단계;
    상기 심볼이 상기 심볼 코드의 각각의 심볼 문자를 나타내는 최대 확률을 가진 심볼 문자를 선택하는 단계; 및
    상기 심볼 문자의 심볼값을 상기 심볼에 할당하는 단계를 포함하는, 동기화 방법.
  58. 제 57 항에 있어서,
    상기 제 1 및 제 2 확률값들은 상기 비트들의 서브그룹핑들의 각각의 가능한 비트 조합에 대하여 휴리스틱적으로 결정되는, 동기화 방법.
  59. 제 55 항에 있어서,
    상기 각각의 심볼의 심볼값을 결정하기 위하여 상기 심볼들의 시리즈에 대한 각각의 심볼을 검사하는 상기 단계는,
    상기 제 1 서브-심볼이 두 개의 2진수 중 하나일 최대 가능성에 따라 상기 심볼의 제 1 서브-심볼에 상기 두 개의 2진수 중 하나를 할당하는 단계; 및
    상기 각각의 다음 서브-심볼에 상기 두 개의 2진수 중 하나가 할당될 때까지 상기 할당 단계를 반복해서 수행하는 단계를 포함하는, 동기화 방법.
  60. 제 54 항에 있어서,
    상기 심볼들은 4-펄스 위치 변조인, 동기화 방법.
  61. 제 60 항에 있어서,
    상기 4-펄스 위치 변조의 각각의 디지트의 샘플링은 상기 심볼의 비트들의 서브그룹핑들을 형성하는, 동기화 방법.
  62. 제 61 항에 있어서,
    상기 샘플링은 펄스 위치 변조 클록킹 레이트보다 적어도 5배 높은 샘플링 레이트를 가지는, 동기화 방법.
  63. 디지털 데이터 통신 신호의 메시지의 시작 패턴을 검출하는 방법에 있어서,
    상기 신호를 반복적으로 샘플링하는 단계;
    레지스터에서 상기 신호의 샘플들을 유지하는 단계;
    상기 신호의 샘플링으로부터 기인한 다수의 비트들로 구성된 심볼들의 시리즈를 생성하기 위하여 상기 샘플들을 수집하는 단계;
    상기 레지스터 내의 상기 비트들의 위치를 조정하는 단계; 및
    상기 다수의 비트들에 대한 시작 심볼값을 결정하기 위해 상기 다수의 비트들을 평가하는 단계로서, 상기 시작 심볼값은 데이터 메시지의 시작부를 지시하고, 상기 심볼값이 모든 가능한 심볼값들의 가장 가능한 값인, 상기 평가 단계를 포함하는, 메시지 시작 패턴 검출 방법.
  64. 제 63 항에 있어서,
    상기 데이터 메시지의 시작부를 결정하기 위하여 심볼들의 시리즈를 평가하는 상기 단계는,
    상기 심볼들의 제 2 시리즈의 각각이 시작값을 가지는지를 결정하기 위하여 상기 레지스터에 의하여 수신된 심볼들의 제 2 시리즈의 각각을 평가하는 단계를 포함하고,
    상기 심볼들의 상기 제 2 시리즈의 일부가 시작값을 가지지 않은 경우에, 상기 심볼들의 제 1 시리즈가 동기 로크를 다시 설정하기 위하여 수신되는지를 결정하기 위하여 상기 레지스터에 의하여 수신된 심볼들의 상기 시리즈를 평가하고,
    상기 심볼들의 제 2 시리즈가 시작값을 가지면, 상기 메시지의 시작부가 설정되는, 메시지 시작 패턴 검출 방법.
  65. 제 64 항에 있어서,
    상기 각각의 심볼의 시작 심볼값을 결정하기 위하여 상기 심볼들의 시리즈의 각각의 심볼을 평가하는 상기 단계는,
    상기 심볼을 구성하는 비트들의 다수의 서브그룹핑들의 각각에 대한 제 1 확률값을 할당하는 단계로서, 상기 제 1 확률값은 상기 비트들의 서브-그룹이 두 개의 2진수 중 제 1의 2진수를 나타내는 확률을 지시하는, 상기 제 1 확률값 할당 단계,
    상기 심볼들을 구성하는 비트들의 다수의 서브그룹핑들의 각각에 대한 제 2 확률값을 할당하는 단계로서, 상기 제 2 확률값은 상기 비트들의 서브-그룹이 상기 두 개의 2진수 중 제 2의 2진수를 나타내는 확률을 지시하는, 상기 제 2 확률값 할당 단계;
    상기 데이터 메시지의 형성시 사용되는 심볼 코드의 심볼 문자의 디지트를 나타내는 각각의 서브그룹핑에 대한 하나의 확률값을 선택하는 단계;
    상기 심볼이 상기 심볼 코드의 각각의 심볼 문자를 나타내는 확률을 형성하 기 위하여 상기 서브그룹핑들의 확률값들을 합산하는 단계;
    상기 심볼이 상기 심볼 코드의 각각의 심볼 문자를 나타내는 최대 확률을 가진 심볼 문자를 선택하는 단계; 및
    상기 심볼 문자의 심볼값을 상기 심볼에 할당하는 단계를 포함하는, 메시지 시작 패턴 검출 방법.
  66. 제 65 항에 있어서,
    상기 제 1 및 제 2 확률값들은 상기 비트들의 서브그룹핑들의 각각의 가능한 비트 조합에 대하여 휴리스틱적으로 결정되는, 메시지 시작 패턴 검출 방법.
  67. 제 64 항에 있어서,
    상기 각각의 심볼의 심볼값을 결정하기 위하여 상기 심볼들의 시리즈에 대한 각각의 심볼을 평가하는 상기 단계는,
    상기 제 1 서브-심볼이 두 개의 2진수 중 하나일 최대 가능성에 따라 상기 심볼의 제 1 서브-심볼에 상기 두 개의 2진수 중 하나를 할당하는 단계; 및
    상기 각각의 다음 서브-심볼에 상기 두 개의 2진수 중 하나가 할당될 때까지 상기 할당 단계를 반복해서 수행하는 단계를 포함하는, 메시지 시작 패턴 검출 방법.
  68. 제 63 항에 있어서,
    상기 심볼들은 4-펄스 위치 변조인, 메시지 시작 패턴 검출 방법.
  69. 제 68 항에 있어서,
    상기 4-펄스 위치 변조의 각각의 디지트의 샘플링은 상기 심볼의 비트들의 서브그룹핑들을 형성하는, 메시지 시작 패턴 검출 방법.
  70. 제 79 항에 있어서,
    상기 샘플링은 펄스 위치 변조 클록킹 레이트보다 적어도 5배 높은 샘플링 레이트를 가지는, 메시지 시작 패턴 검출 방법.
  71. 디지털 데이터 메시지 디지털 데이터 통신 신호를 추출하는 방법에 있어서,
    상기 신호를 반복적으로 샘플링하는 단계;
    레지스터에서 상기 신호의 샘플들을 유지하는 단계;
    상기 신호의 샘플링으로부터 기인한 다수의 비트들로 구성된 심볼들의 시리즈를 생성하기 위하여 상기 샘플들을 수집하는 단계;
    상기 레지스터 내의 상기 비트들의 위치를 조정하는 단계; 및
    상기 다수의 비트들에 대한 데이터 심볼값을 결정하기 위해 상기 다수의 비트들을 평가하는 단계로서, 상기 데이터 심볼값은 상기 데이터 메시지의 적어도 하나의 데이터 비트를 지시하고, 상기 심볼값이 모든 가능한 심볼값들의 가장 가능한 값인, 상기 평가 단계를 포함하는, 디지털 데이터 메시지 디지털 데이터 통신 신호 추출 방법.
  72. 제 71 항에 있어서,
    상기 각각의 심볼의 데이터 심볼값을 결정하기 위하여 심볼들의 시리즈의 각각의 심볼을 평가하는 상기 단계는,
    상기 심볼을 구성하는 비트들의 다수의 서브그룹핑들의 각각에 대한 제 1 확률값을 할당하는 단계로서, 상기 제 1 확률값은 상기 비트들의 서브-그룹이 두 개의 2진수 중 제 1의 2진수를 나타내는 확률을 지시하는, 상기 제 1 확률값 할당 단계,
    상기 심볼들을 구성하는 비트들의 다수의 서브그룹핑들의 각각에 대한 제 2 확률값을 할당하는 단계로서, 상기 제 2 확률값은 상기 비트들의 서브-그룹이 상기 두 개의 2진수 중 제 2의 2진수를 나타내는 확률을 지시하는, 상기 제 2 확률값 할당 단계;
    상기 데이터 메시지의 형성시 사용되는 심볼 코드의 심볼 문자의 디지트를 나타내는 각각의 서브그룹핑에 대한 하나의 확률값을 선택하는 단계;
    상기 심볼이 상기 심볼 코드의 각각의 심볼 문자를 나타내는 확률을 형성하기 위하여 상기 서브그룹핑들의 확률값들을 합산하는 단계;
    상기 심볼이 상기 심볼 코드의 각각의 심볼 문자를 나타내는 최대 확률을 가진 심볼 문자를 선택하는 단계; 및
    상기 심볼 문자의 심볼값을 상기 심볼에 할당하는 단계를 포함하는, 디지털 데이터 메시지 디지털 데이터 통신 신호 추출 방법.
  73. 제 72 항에 있어서,
    상기 제 1 및 제 2 확률값들은 상기 비트들의 서브그룹핑들의 각각의 가능한 비트 조합에 대하여 휴리스틱적으로 결정되는, 디지털 데이터 메시지 디지털 데이터 통신 신호 추출 방법.
  74. 제 71 항에 있어서,
    상기 각각의 심볼의 데이터 심볼값을 결정하기 위하여 상기 심볼들의 시리즈에 대한 각각의 심볼을 평가하는 상기 단계는,
    상기 제 1 서브-심볼이 두 개의 2진수 중 하나일 최대 가능성에 따라 상기 심볼의 제 1 서브-심볼에 상기 두 개의 2진수 중 하나를 할당하는 단계; 및
    상기 각각의 다음 서브-심볼에 상기 두 개의 2진수 중 하나가 할당될 때까지 상기 할당 단계를 반복해서 수행하는 단계를 포함하는, 디지털 데이터 메시지 디지털 데이터 통신 신호 추출 방법.
  75. 제 71 항에 있어서,
    상기 심볼들은 4-펄스 위치 변조인, 디지털 데이터 메시지 디지털 데이터 통신 신호 추출 방법.
  76. 제 75 항에 있어서,
    상기 4-펄스 위치 변조의 각각의 디지트의 샘플링은 상기 심볼의 비트들의 서브그룹핑들을 형성하는, 디지털 데이터 메시지 디지털 데이터 통신 신호 추출 방법.
  77. 제 76 항에 있어서,
    상기 샘플링은 펄스 위치 변조 클록킹 레이트보다 적어도 5배 높은 샘플링 레이트를 가지는, 디지털 데이터 메시지 디지털 데이터 통신 신호 추출 방법.
  78. 디지털 데이터 통신 신호를 수신하는 적어도 하나의 컴퓨팅 장치상에서 실행가능한 프로그램 명령 코드를 포함하는 프로그램 보존 장치에 있어서,
    상기 프로그램 명령 코드는,
    상기 신호를 반복적으로 샘플링하는 단계;
    레지스터에서 상기 신호의 샘플들을 유지하는 단계;
    상기 신호의 샘플링으로부터 기인한 다수의 비트들로 구성된 심볼들의 시리즈를 생성하기 위하여 상기 샘플들을 수집하는 단계;
    상기 레지스터 내의 상기 비트들의 위치를 조정하는 단계; 및
    상기 다수의 비트들에 대한 심볼값을 결정하기 위해 상기 다수의 비트들을 평가하는 단계로서, 상기 심볼값은 상기 신호의 타이밍을 지시하는 동기화 값, 데이터 메시지의 시작부를 지시하는 시작값 및 상기 데이터 메시지의 적어도 하나의 데이터 비트를 지시하는 데이터값을 포함하고, 상기 심볼값이 모든 가능한 심볼값들의 가장 가능한 값인, 상기 다수의 비트들을 평가하는 단계를 포함하는, 프로그램 보존 장치.
  79. 제 78 항에 있어서,
    상기 다수의 비트들을 평가하는 단계는,
    상기 신호와의 동기 로크를 설정하기 위하여 상기 레지스터에 의하여 수신된 심볼들의 제 1 시리즈를 검사하는 단계;
    상기 데이터 메시지의 시작부를 결정하기 위하여 상기 레지스터에 의하여 수신된 심볼들의 제 2 시리즈를 검사하는 단계; 및
    상기 데이터 메시지를 결정하기 위하여 상기 레지스터에 의하여 수신된 심볼들의 제 3 시리즈를 검사하는 단계를 실행하는, 프로그램 보존 장치.
  80. 제 79 항에 있어서,
    동기 로크를 설정하기 위하여 심볼들의 제 1 시리즈를 검사하는 상기 단계는,
    a) 상기 제 1 시리즈의 제 1 심볼의 제 1 전이를 결정하기 위하여 상기 레지스터에서 다수의 비트들을 검사하는 단계;
    b) 상기 제 1 전이를 결정할 때, 상기 다수의 비트들이 동기화 값을 가지는지의 여부를 결정하기 위하여 상기 레지스터에 존재하는 상기 다수의 비트들을 평 가하는 단계;
    c) 상기 다수의 비트들이 동기화 값이면, 상기 심볼들의 각각이 동기화 값을 가지는지를 결정하기 위하여 상기 레지스터에 의하여 수신된 다음 심볼들의 각각을 반복적으로 평가하는 단계를 포함하고,
    상기 다음 심볼들의 각각의 반복 평가가 동기화 값이면, 상기 수신기가 로크되고,
    상기 다수의 비트들 중 일부 비트의 반복 수신 및 평가가 동기화 값이 아니면, 상기 수신기가 로크될 때까지 단계들 a) 내지 c)가 반복되는, 프로그램 보존 장치.
  81. 제 79 항에 있어서,
    데이터 메시지의 시작부를 결정하기 위하여 심볼들의 제 2 시리즈를 검사하는 상기 단계는,
    상기 심볼들의 제 2 시리즈의 각각이 시작값을 가지는지를 결정하기 위하여 상기 레지스터에 의하여 수신된 심볼들의 제 2 시리즈의 각각을 평가하는 단계를 포함하고,
    상기 심볼들의 상기 제 2 시리즈의 일부가 시작값을 가지지 않은 경우에, 상기 심볼들의 제 1 시리즈가 동기 로크를 다시 설정하기 위하여 수신되는지를 결정하기 위하여 상기 레지스터에 의하여 수신된 심볼들의 상기 시리즈를 평가하고,
    상기 심볼들의 제 2 시리즈가 시작값을 가지면, 상기 메시지의 시작부가 설 정되는, 프로그램 보존 장치.
  82. 제 79 항에 있어서,
    상기 각각의 심볼의 심볼값을 결정하기 위하여 상기 심볼들의 제 1 시리즈, 제 2 시리즈 및 제 3 시리즈의 각각의 심볼을 검사하는 상기 단계는,
    상기 심볼을 구성하는 비트들의 다수의 서브그룹핑들의 각각에 대한 제 1 확률값을 할당하는 단계로서, 상기 제 1 확률값은 상기 비트들의 서브-그룹이 두 개의 2진수 중 제 1의 2진수를 나타내는 확률을 지시하는, 상기 제 1 확률값 할당 단계,
    상기 심볼들을 구성하는 비트들의 다수의 서브그룹핑들의 각각에 대한 제 2 확률값을 할당하는 단계로서, 상기 제 2 확률값은 상기 비트들의 서브-그룹이 상기 두 개의 2진수 중 제 2의 2진수를 나타내는 확률을 지시하는, 상기 제 2 확률값 할당 단계;
    상기 데이터 메시지의 형성시 사용되는 심볼 코드의 심볼 문자의 디지트를 나타내는 각각의 서브그룹핑에 대한 하나의 확률값을 선택하는 단계;
    상기 심볼이 상기 심볼 코드의 각각의 심볼 문자를 나타내는 확률을 형성하기 위하여 상기 서브그룹핑들의 확률값들을 합산하는 단계;
    상기 심볼이 상기 심볼 코드의 각각의 심볼 문자를 나타내는 최대 확률을 가진 심볼 문자를 선택하는 단계; 및
    상기 심볼 문자의 심볼값을 상기 심볼에 할당하는 단계를 포함하는, 프로그 램 보존 장치.
  83. 제 82 항에 있어서,
    상기 제 1 및 제 2 확률값들은 상기 비트들의 서브-그룹들의 각각의 가능한 비트 조합에 대하여 휴리스틱적으로 결정되는, 프로그램 보존 장치.
  84. 제 79 항에 있어서,
    상기 각각의 심볼의 심볼값을 결정하기 위하여 상기 심볼들의 제 1 시리즈, 제 2 시리즈 및 제 3 시리즈에 대한 각각의 심볼을 검사하는 상기 단계는,
    상기 제 1 서브-심볼이 두 개의 2진수 중 하나일 최대 가능성에 따라 상기 심볼의 제 1 서브-심볼에 상기 두 개의 2진수 중 하나를 할당하는 단계; 및
    상기 각각의 다음 서브-심볼에 상기 두 개의 2진수 중 하나가 할당될 때까지 상기 할당 단계를 반복해서 수행하는 단계를 포함하는, 프로그램 보존 장치.
  85. 제 84 항에 있어서,
    상기 심볼들은 4-펄스 위치 변조인, 프로그램 보존 장치.
  86. 제 85 항에 있어서,
    상기 4-펄스 위치 변조의 각각의 디지트의 샘플링은 상기 심볼의 비트들의 서브그룹핑들을 형성하는, 프로그램 보존 장치.
  87. 제 86 항에 있어서,
    상기 샘플링은 펄스 위치 변조 클록킹 레이트보다 적어도 5배 높은 샘플링 레이트를 가지는, 프로그램 보존 장치.
KR1020077006606A 2004-09-22 2005-09-20 무선 디지털 통신 시스템에서 데이터 심볼들의 적응성디지털 로킹 및 소프트 평가를 위한 장치 및 방법 KR20070070162A (ko)

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