KR20070067064A - 평판 영상 검출기의 정전기 방전 보호용 공정 중간체 및방법 - Google Patents
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Abstract
쇼팅 바들(18)은 포토다이오드 어레이에서 트레이스(10, 12) 일부의 증착으로서 정전기 방전 보호를 위해 제공된다. 금속층들의 에칭을 위한 일반적인 공정시, 쇼팅 바들은 추가의 공정을 요구하지 않고 제거된다. 추가의 쇼팅 요소들이 포토다이오드 저면 접속을 위해 비아를 개방하는 일반적인 공정시 이러한 쇼팅 요소들이 제거될 때까지 확대된 ESD 보호를 위해 어레이 트레이스들과 접속한 트레이스들(54)을 구비한 FET 실리콘층들(40, 42, 44)을 사용함으로써 제공된다.
포토다이오드 어레이, 쇼팅 바, ESD, FET 실리콘
Description
본 발명은 일반적으로 평판 영상 검출기의 제조 공정 분야에 관한 것으로, 더욱 구체적으로는 검출기의 표준 제조 공정들 동안 제거되고 구성요소들 사이에 정전기 방전 보호를 위하여 기본적인 공정에서 도전성 재료를 사용하는 하나 이상의 쇼팅 요소들의 사용에 관한 것이다.
입사하는 복사 에너지를 전기 신호로 전환하는 감광성 소자 어레이들은 일반적으로 영상 응용, 예로서 x-선 영상기 및 팩스 장치 어레이들에서 사용된다. 수화 아몰퍼스 실리콘(hydrogenated amorphous silicon, a-Si:H) 및 a-Si의 합금은 일반적으로 제조의 상대적인 용이성 및 a-Si의 유리한 특성들로 인하여 그러한 어레이용 감광성 소자들의 제조에 사용된다. 특히, 포토다이오드와 같은 감광성 소자들은 비교적 많은 어레이에서 필수 제어나 스위칭 소자들과 관련된, 박막 트랜지스터들(thin film transistors, TFTs)과 같은 재료들로부터 생성될 수 있다.
예를 들면, X-선 영상기들은 일반적으로 유리인 실질적으로 평평한 기판상에 형성된다. 영상기는 빛에 민감한 영상 소자들, 일반적으로 포토다이오드를 구비한 픽셀 어레이를 포함하고, 이들 각각은 TFT 또는 하나 이상의 추가 어드레싱 다이오드 같은 관련 스위칭 소자를 갖는다. 신틸레이터와 함께, X-선은 감광성 소자들을 갖는 영상화를 위하여 가시광선으로 변환된다. 감광성 소자들, 일반적으로 포토다이오드들은 일반적으로 TFT 같은 스위칭 소자에 일면에서 접속되고 모든 포토다이오드들을 평행하게 접속하는 공통 전극(common electrode)에 타면에서 접속된다. 어레이는 어레이의 측면들을 따라 위치한 접속 패드들을 구비하는 다수의 세로 및 가로 어드레스 라인(address line)들에 의해 어드레스된다. 작동시, 세로 라인들의 전압과 여기서 TFT들은 차례로 스위치가 켜지고 스캔된 라인의 포토다이오드들에의 충전이 외부 증폭기와 접속된 가로 어드레스 라인들을 통하여 송신되게 한다. 세로 어드레스 라인들은 일반적으로 "스캔 라인들(scan lines)"이라고 불리고 가로 어드레스 라인들은 "데이터 라인들(data lines)"이라고 불린다. 어드레스 라인들은 활동 영역에서 기판의 가장자리까지 연장된 접속 핑거들과 전기적으로 접촉하고 기판의 가장자리에서 이들은 접속 패드들에 전기적으로 차례로 접속된다. 외부 스캔 라인 드라이브 및 데이터 라인 송신 회로에의 접속은 접속 패드들을 통하여 이루어진다.
대부분의 마이크로 회로 소자들과 함께, 이 어레이들의 소자들은 정전기 방전(electrostatic discharge, ESD)에 의해 손상되기 쉽다. 이는 특히 트레이스들의 상대적인 사이즈, 길이 및 간격이 상대적으로 더 작은 정전용량이 되게 한다. ESD로부터 보호를 위하여, 종래 회로들은 희생 커패시터들을 사용하여 ESD 에너지를 흡수함으로써 영상 어레이를 손상으로부터 보호하였다. 그러나 손상된 커패시터들 은 레이저 치료나 추가의 공정 단계들에 의해 완전히 제거될 필요가 있는 트레이스들 사이에 격렬한 쇼트(short)를 발생시킨다. 공지된 종래 장치들 중 일부는 ESD 보호 장치로서 TFT를 사용한다. TFT의 게이트는 드레인 전극(drain electrode)에 접속되어, 다량의 정전압이 트랜지스터를 켜고 어떤 손상을 일으키기 전에 정전기 충전을 누출시킬 것이다. TFT의 온저항(on-resistance)은 일반적으로 500KΩ보다 크고, 50pf의 평균 라인 정전용량에 대해 100ns가 정전기 충전을 완전히 방전시키기 위해 필요하다. 산화물 및 질화물 방전과 같은 ESD 피해는 10ns 이내에 발생할 수 있다. 그러므로 TFT형 ESD 보호 장치들은 상대적으로 느린 충전에 효과적일 뿐이다.
종래에 가장 효과적인 ESD 보호 방법은 단순히 접지와 함께 모든 금속 트레이스들을 접속하여, 이들 사이에 어떤 바이어스 전압도 쌓이지 않도록 하는 것이다. 금속 트레이스들은 패널 테스팅 또는 조립을 위하여 레이저 또는 기계식 유리 스크라이버를 사용하여 나중에 분리된다. 그러나 레이저 절단은 반드시 도전성 파편이나 입자들을 생성한다. 금속 트레이스들을 통한 기계식 스크라이빙은 자체적으로 스크라이빙 하는 동안 ESD 위험을 일으킨다. 또한, 금속 트레이스들을 습식 또는 건식 에칭 공정들을 이용하여 접지로부터 분리시키는 것이 가능하다. 그러나 이는 추가의 공정 단계를 필요로 한다.
그러므로 공정 시 마이크로 회로 소자들에 대한 ESD 보호를 위하여 보호 장치가 추가의 공정 단계 없는 공정 동안 제거되는 것이 바람직하다. 또한, 보호 장치로부터 어떤 파편이나 다른 오염 물질도 없어서 공정 소자들을 오염시키지 않거 나 성능에 영향을 주는 최종 산물에 잔여의 특징을 주지 않는 것이 바람직하다.
본 발명은 포토다이오드 어레이 패널의 제조 공정 시 정전기 방전 보호 방법을 구성한다. 제1 트레이스 및 패드 형성부를 구비하는 제1 금속층이 유리 기판상에 증착된다. 제1 금속층은 트레이스 및 패드 윤곽을 정의하기 위해 에칭되고 유전체층이 제1 금속층 위에 증착된다. 유전체층은 유전체층을 통하여 제1 비아(via)를 제공하기 위해 에칭되고 제2 금속층은 ESD 보호를 위한 취급 및 공정 시 트레이스들 사이에 접속하는 쇼팅 바(shorting bar)를 제공하는 제1 비아를 통하여 제1 금속층을 접속하면서 증착된다. 이후에 제2 유전체층이 증착되고 쇼팅 바 주변에 제2 비아가 제2 금속층에 제3 금속층을 접속하는 일반적인 공정 동안 생성된다. 제3 금속층은 에칭을 위해 증착되고 마스크 된다. 쇼팅 바 주변의 포토레지스트(photoresist)는 제거되고 제3 금속층의 습식 에칭이 쇼팅바를 제거하여 어레이의 정상 작동을 가능하게 한다.
변경 실시예에서, 추가의 ESD 보호가 금속 쇼팅 바뿐만 아니라 도핑되지 않은 FET 실리콘층을 통하여 생성된 누설 경로들에 의해 행해진다. 금속 쇼팅 바들의 에칭은 FET 실리콘 쇼팅 바들이 동시에 제거되는 동안 포토다이오드 저면 접속(photodiode bottom contact)을 위해 에칭할 때까지 계속 ESD 보호를 하는 누설 경로로서 FET 실리콘을 남긴다.
본 발명의 상기 및 다른 특징들 및 장점들은 첨부하는 도면들과 관련하여 고 려될 때 이하의 상세한 설명을 참조함으로써 더욱 잘 이해될 것이다.
도 1은 본 발명의 제1 실시예에 따른 영상기 어레이의 회로 특성들 및 예시적인 트레이스들의 평면도이다;
도 2a는 에칭하기 전 어레이 층들의 측 단면도이다;
도 2b는 에칭 후 어레이 층들의 측 단면도이다;
도 3a는 제2 금속 증착 단계 전 본 발명의 변경 실시예를 적용하는 어레이 층들의 측 단면도이다;
도 3b는 제2 금속 증착 단계 및 제2 금속 에칭 후 도 3a의 어레이 층들의 측 단면도이다;
도 3c는 아몰퍼스 실리콘 나이트라이드의 증착 및 다이오드 에칭 후 어레이 층들의 측 단면도이다; 그리고
도 4는 다이오드 에칭 후 본 발명의 쇼팅바의 에칭된 부분을 도시하는 도 3a-3c의 어레이의 평면도이다.
도면들을 참조하면, 도 1은 제시된 실시예에서 스캔 라인(scan line)인 트레이스(trace; 10)와 제시된 실시예에서 접지 선(ground line)인 트레이스(12)를 도시하고, 이들은 이하에 기술될 다양한 증착 공정들 동안 생성되는 어레이의 대표적인 트레이스들이다. 제시된 실시예에서, 추가의 패드 형상부들(14, 16)은 제1 및 제2 트레이스에서 각각 쇼팅 바(shorting bar; 18)에 의한 상호연결을 위해 연장된다. 변경 실시예에서, 쇼팅 바 접속을 위해 사용된 형상부들은 그런 목적에 특유한 것이 아니라 이하에 기술될 쇼팅 바의 제거 이후에 계속적인 목적을 갖는 현존하는 형상부들이다. 쇼팅 바는 트레이스들을 형성하는 일반적인 공정 동안 증착된다.
도 2a에 도시된 바와 같이, 제1 트레이스 및 패드 형상부들은 유리 기판(22)이 제1 금속층(20)에 증착된다. 트레이스 및 패드 윤곽을 정의하는 에칭 공정들이 수행되고 아몰퍼스 실리콘(a-Si)의 제1 유전체 층이 제1 금속 위에 증착된다. a-Si 층의 에칭은 a-Si 층을 통하여 제1 비아(via; 26)를 제공한다. 제2 금속층(28)은 제시된 어레이의 실시예에서 TFT 소스 및 드레인 전극(drain electrode)들에 대해 증착된다. 이 제2 금속층은 ESD 보호를 위한 취급 및 공정 동안 a-Si 소자들뿐만 아니라 제1 및 제2 트레이스들 사이에 쇼팅 접속을 제공하는 제1 비아를 통하여 제1 금속층을 접속시킨다.
제2 유전체 SiO2 다층(30)이 증착되고 제2 비아(second via; 32)가 제2 금속층에 제3 금속층(34)의 접속을 위한 일반적인 공정 동안 쇼팅 바 주변에 생성된다. 제시된 실시예에 대하여, 이 제2 비아는 대략 20㎛ × 40㎛이다. 그리고 나서 제시된 실시예에 대한 어레이에서 데이터 라인들을 위한 제3 금속층이 증착된다. 공지의 포토레지스트 마스킹 기술(photoresist masking technique)을 사용하여, 쇼팅 바를 에칭하는 동안 마스크하고, 제3 금속층의 증착 이후에 쇼팅 바 주변의 포토레지스트를 제거한다. 제3 금속층을 습식 에칭(wet etching)하는 동안, 상부 금속층은 제1 금속층과 떨어져 에칭되고, 그리고 나서 쇼팅 바가 동일 공정에 의해 제거된다. 제2 비아의 영역에서, 제2 및 제3 금속층은 모두 떨어져서 에칭된다. 쇼팅 바는 동일한 에칭법으로 에칭을 하기에 충분히 좁은 상당 폭으로 만들어진다. 제시된 실시예에서, 쇼팅 바 폭은 5㎛일 뿐이며, 이로써 측면 에칭이 상부 에칭보다 더 빠르게 일어나고 쇼팅 바는 에칭되는 동안 완전히 제거된다. 공정 단계에서 전체 에칭 시간은 쇼팅 바가 없는 경우와 동일하다.
제시된 실시예에서, 제2 금속층은 제1 금속층보다 더 두꺼워서 단계의 적용범위를 더욱 좁게 한다. 쇼팅 바를 구성하는 제2 금속은 제2 비아로 에워싸이므로 제2 금속의 좁은 단계 적용범위를 따라서 임의의 터널 에칭(tunneling etching)이 제2 비아에 의해 한계가 정해진다. 제2 비아의 영역은 쇼팅 바의 제거를 나타내는 습식 에칭 이후에 도 2b에서 단면도로 도시된다.
도 1, 2a 및 2b에 대하여 개시된 제1 실시예는 어레이 공정의 거의 마지막의 하나의 에칭 단계에서 제거되는 쇼팅 바와 같은 금속층에 의지한다. 다른 층들의 다수의 쇼팅 요소들에 의지하는 제2 실시예가 도 3a-3c 및 4에 개시되어 있다. 이 실시예는 공정에서 사용된 얇은 금속층 내에 제1 쇼팅 요소를 제공하고 제2 쇼팅 요소로서 내층(intrinsic layer)을 구비한 아몰퍼스 실리콘 포스퍼 도핑층(amorphous silicon phosphor doped layer)을 제공한다.
도 3a에 도시된 바와 같이, TFT 증착 공정은 먼저 PECVD 챔버 내부에 세 개의 층, 즉 아몰퍼스 실리콘 나이트라이드(amorphous Silicon Nitride, a-SiN) 층(40), 도핑되지 않은 a-Si:H 층(42) 및 포스포러스(phosphorus) 도핑된 a-Si:H 층(44)을 연속적으로 생성하고 이들 세 층은 공동으로 FET 실리콘이라고 불린다. 그리고 나서 n+ a-Si:H는 제시된 실시예에서 몰리브덴의 얇은 금속층(46)에 의해 덮인다. 이때, 금속 트레이스들은 ESD 보호용 이 금속 캡에 증착된 쇼팅 바 트레이스들과 함께 단락된다. 제시된 실시예에 대하여, 얇은 금속 캡층과 동일한 재료인 제2 금속층(48)이 어레이에서 트레이스들에 대하여 증착된다. 도 3b에서 도시된 메탈 에칭(metal etching) 이후에, 얇은 금속 캡층이 금속 트레이스들(50, 52)을 떠나는 제2 금속층과 함께 에칭되기 때문에 금속 쇼팅 바들이 제거된다. 모든 금속 트레이스(예로서 50, 52)는 정전기의 충전을 위해 계속 누설 전류 경로를 제공하는 도핑되지 않은 FET 실리콘 바(54, 도 4에 도시)를 통하여 여전히 접속되어 있다.
다음 공정은 TFT 패널 상에 a-SiN 패시베이션층(a-SiN passivation layer; 56)의 증착 및 포토다이오드 저면 접속(photodiode bottom contact)을 위한 어레이에서 각 픽셀에 비아를 개방하는 것이다. 또한, 비아(58)는 FET 실리콘 쇼팅 바 위에 똑바로 놓인다. 다이오드에 대해 약 1㎛의 a-Si:H를 에칭하는 동안, 얇은 FET 실리콘은 또한 제거되고, 그리고 나서 도 3a-3c에서 단면으로 도시된 어레이 소자들의 평면도로서 도 4에 도시된 모든 트레이스를 완전히 절연시킨다.
상술된 두 실시예에서, 부분적으로 완성된 포토다이오드 어레이 패널은 취급 및 공정 시 패널에 대해 ESD 보호를 하는 공정 중간체를 포함한다. 제1 실시예는 제3 금속층의 에칭이 완료될 때까지 일부의 공정 중간체로 남아 있는 금속 쇼팅 바를 제공한다. 제2 실시예는 두 경로, 즉 제1 세트의 금속 쇼팅 바 트레이스들 및 도핑되지 않은 FET 실리콘을 통한 누설 경로를 통하여 ESD 보호를 하며, 이들 경로 각각은 미리 결정된 공정 단계들에서 제거된다.
특허법에서 요구하는 만큼 상세하게 본 발명을 기재하였기 때문에 당해 분야의 기술자들은 여기에 개시된 구체적인 실시예들에 대한 변경 및 치환을 알 수 있을 것이다. 이러한 변경은 다음의 청구항들에서 정의되는 바와 같이 본 발명의 범위 및 목적 내에서 이루어진다.
Claims (24)
- 포토다이오드 어레이 패널(photodiode array panel)의 제조 공정 시 정전기 방전(electrostatic discharge) 보호 방법에 있어서,유리 기판상의 제1 금속층에 제1 트레이스(trace) 및 패드 형성부(pad feature)를 증착하는 단계;상기 트레이스 및 패드 윤곽을 정의하기 위해 에칭하는 단계;상기 제1 금속층 위에 제1 유전체층을 증착하는 단계;상기 유전체층을 통하여 제1 비아(via)를 제공하기 위하여 상기 제1 유전체층을 에칭하는 단계;ESD 보호를 위한 취급 및 공정 시 상기 트레이스들 사이에 접속하는 쇼팅 바(shorting bar)를 제공하는 상기 제1 비아를 통하여 상기 제1 금속층을 접속하는 제2 금속층을 증착하는 단계;제2 유전체층을 증착하는 단계;상기 제2 금속층에 제3 금속층을 접속하기 위한 일반적인 공정 시 상기 쇼팅 바 주변에 제2 비아를 생성하는 단계;상기 제3 금속층을 증착하는 단계;에칭을 위해 상기 제3 금속을 마스크하는 단계;상기 쇼팅 바 주변의 포토레지스트(photoresist)를 제거하는 단계; 및상기 제3 금속층 및 상기 쇼팅 바를 에칭하는 단계를 포함하는 것을 특징으 로 하는 포토다이오드 어레이 패널의 제조 공정 시 정전기 방전 보호 방법.
- 제1항에 있어서, 상기 제2 비아는 약 20㎛ × 40㎛인 것을 특징으로 하는 포토다이오드 어레이 패널의 제조 공정 시 정전기 방전 보호 방법.
- 제1항에 있어서, 상기 쇼팅 바는 상기 제3 금속층의 제거를 위한 동일한 에칭법으로 상기 쇼팅 바의 에칭을 하기에 충분히 좁은 상당 폭으로 만들어지는 것을 특징으로 하는 포토다이오드 어레이 패널의 제조 공정시 정전기 방전 보호 방법.
- 제3항에 있어서, 상기 쇼팅 바의 폭은 측면 에칭이 상부 에칭보다 더 빠르게 일어나고 상기 쇼팅 바가 에칭되는 동안 완전히 제거될 정도로 정의되는 것을 특징으로 하는 포토다이오드 어레이 패널의 제조 공정시 정전기 방전 보호 방법.
- 제4항에 있어서, 상기 쇼팅 바의 폭은 약 5㎛인 것을 특징으로 하는 포토다이오드 어레이 패널의 제조 공정 시 정전기 방전 보호 방법.
- 제1항에 있어서, 상기 제1 유전체층이 a-Si인 것을 특징으로 하는 포토다이오드 어레이 패널의 제조 공정 시 정전기 방전 보호 방법.
- 제1항에 있어서, 상기 제2 유전체층이 SiO2 다층인 것을 특징으로 하는 포토다이오드 어레이 패널의 제조 공정 시 정전기 방전 보호 방법.
- 포토다이오드 어레이 패널의 제조 공정시 정전기 방전 보호 방법에 있어서,적어도 하나는 도핑되지 않은 다수의 FET 실리콘 유전체층을 먼저 생성하기 위해 TFT 증착을 수행하는 단계;ESD 보호용 쇼팅 바 트레이스들을 구비하는 얇은 금속층에 의해 상기 유전체층들을 덮는 단계;상기 쇼팅 바 트레이스들과 접속하고 있는 어레이에서 상기 트레이스들에 대해 제2 금속층을 증착하는 단계;정전기 충전을 위하여 누설 전류 경로를 계속 제공하기 위해 도핑되지 않은 FET 실리콘 바들을 통하여 접속된 모든 금속 트레이스들을 구비한 금속 트레이스들을 떠나는 상기 금속 쇼팅 바들을 제거하기 위해 메탈 에칭(metal etching)하는 단계;패시베이션층(passivation layer)을 증착하는 단계;포토다이오드 저면 접속(photodiode bottom contact)을 위하여 어레이에서 각 픽셀의 비아들 및 각 FET 실리콘 쇼팅 바 위의 비아를 개방하는 단계; 및다이오드들에 대해 상기 FET 실리콘을 에칭하고 동시에 모든 트레이스를 완전히 절연시키기 위해 상기 도핑되지 않은 FET 실리콘 바들을 제거하는 단계를 포 함하는 것을 특징으로 하는 포토다이오드 어레이 패널의 제조 공정 시 정전기 방전 보호 방법.
- 제8항에 있어서, 상기 다수의 유전체층은 아몰퍼스 실리콘 나이트라이드(amorphous Silicon Nitride, a-SiN)층, 도핑되지 않은 a-Si:H 층 및 포스포러스(phosphorus) 도핑된 a-Si:H 층을 포함하는 세 개의 층인 것을 특징으로 하는 포토다이오드 어레이 패널의 제조 공정 시 정전기 방전 보호 방법.
- 제9항에 있어서, 상기 패시베이션 층은 a-SiN인 것을 특징으로 하는 포토다이오드 어레이 패널의 제조 공정 시 정전기 방전 보호 방법.
- 제10항에 있어서, 상기 FET 실리콘을 에칭하는 단계는 약 1㎛의 상기 a-Si:H 층을 에칭하는 단계를 포함하는 것을 특징으로 하는 포토다이오드 어레이 패널의 제조 공정 시 정전기 방전 보호 방법.
- 제8항에 있어서, 상기 얇은 금속 캡층은 몰리브덴인 것을 특징으로 하는 포토다이오드 어레이 패널의 제조 공정 시 정전기 방전 보호 방법.
- 제8항에 있어서, 상기 제2 금속층은 상기 얇은 금속 캡층과 동일 재료인 것을 특징으로 하는 포토다이오드 어레이 패널의 제조 공정 시 정전기 방전 보호 방 법.
- 포토다이오드 어레이 패널의 제조 공정시 정전기 방전 보호용 공정 중간체에 있어서,유리 기판(22) 상의 제1 금속층(20)에 증착되고 그 윤곽을 정의하기 위해 에칭되는 제1 트레이스 및 패드 형성부;상기 제1 금속층 위에 증착되고 제1 비아(26)를 제공하기 위해 에칭되는 제1 유전체층(24);ESD 보호를 위한 취급 및 공정시 상기 트레이스들 사이에 접속하는 쇼팅 바를 제공하는 상기 제1 비아를 통하여 상기 제1 금속층을 접속하고 증착된 제2 금속층(28);상기 제2 금속층에 제3 금속층(34)을 접속하는 일반적인 공정 시 상기 쇼팅 바 주변에 제2 비아(32)를 생성하는 상기 제2 금속층 위에 증착된 제2 유전체층(30);상기 쇼팅 바 주변의 포토레지스트 제거를 포함하는 에칭을 위하여 마스크되는 제3 금속층(34)을 포함하는 것을 특징으로 하는 포토다이오드 어레이 패널의 제조 공정 시 정전기 방전 보호용 공정 중간체.
- 제14항에 있어서, 상기 제1 유전체층은 a-Si인 것을 특징으로 하는 포토다이오드 어레이 패널의 제조 공정 시 정전기 방전 보호용 공정 중간체.
- 제14항에 있어서, 상기 제2 유전체층은 SiO2인 것을 특징으로 하는 포토다이오드 어레이 패널의 제조 공정 시 정전기 방전 보호용 공정 중간체.
- 제14항에 있어서, 상기 제2 비아는 약 20㎛ × 40㎛인 것을 특징으로 하는 포토다이오드 어레이 패널의 제조 공정 시 정전기 방전 보호용 공정 중간체.
- 제14항에 있어서, 상기 쇼팅 바는 상기 제3 금속층의 제거를 위한 동일한 에칭법으로 상기 쇼팅 바의 에칭을 하기에 충분히 좁은 상당 폭으로 만들어지는 것을 특징으로 하는 포토다이오드 어레이 패널의 제조 공정 시 정전기 방전 보호용 공정 중간체.
- 제18항에 있어서, 상기 쇼팅 바의 폭은 측면 에칭이 상부 에칭보다 더 빠르게 일어나고 상기 쇼팅 바가 에칭되는 동안 완전히 제거될 정도로 정의되는 것을 특징으로 하는 포토다이오드 어레이 패널의 제조 공정 시 정전기 방전 보호용 공정 중간체.
- 제4항에 있어서, 상기 쇼팅 바의 폭은 약 5㎛인 것을 특징으로 하는 포토다이오드 어레이 패널의 제조 공정 시 정전기 방전 보호용 공정 중간체.
- 포토다이오드 어레이 패널의 제조 공정 시 정전기 방전 보호용 공정 중간체에 있어서,적어도 하나는 도핑되지 않은 채 쇼팅 바들을 제공하는 다수의 FET 실리콘 유전체층(40, 42, 44);ESD 보호용 쇼팅 바 트레이스들을 구비하고 상기 FET 실리콘을 덮는 얇은 금속층(46);상기 얇은 금속 캡 및 상기 도핑되지 않은 FET 실리콘 바들의 상기 쇼팅 바 트레이스들과 접속하고 있는 어레이의 상기 트레이스들에 대한 제2 금속층(48)을 포함하고,상기 금속 쇼팅바들은 현재의 상기 금속 트레이스들을 접속하고 에칭에 의해 상기 금속 쇼팅 바들을 제거하면서 정전기 충전을 위한 누설 전류 경로를 계속 제공하기 위해 도핑되지 않은 FET 실리콘 바들을 통하여 접속된 모든 금속 트레이스와 접속하는 것을 특징으로 하는 포토다이오드 어레이 패널의 제조 공정 시 정전기 방전 보호용 공정 중간체.
- 제21항에 있어서, 상기 얇은 금속 캡층은 몰리브덴인 것을 특징으로 하는 포토다이오드 어레이 패널의 제조 공정 시 정전기 방전 보호용 공정 중간체.
- 제21항에 있어서, 상기 제2 금속층은 상기 얇은 금속 캡층과 동일 재료인 것 을 특징으로 하는 포토다이오드 어레이 패널의 제조 공정 시 정전기 방전 보호용 공정 중간체.
- 제21항에 있어서, 상기 다수의 유전체층은 아몰퍼스 실리콘 나이트라이드(a-SiN)층, 도핑되지 않은 a-Si:H 층 및 포스포러스 도핑된 a-Si:H 층을 포함하는 세 개의 층인 것을 특징으로 하는 포토다이오드 어레이 패널의 제조 공정 시 정전기 방전 보호용 공정 중간체.
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