JP4424720B2 - 光電変換装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、複数の画素を有する光電変換装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、水素化アモルファスシリコン（ａ−Ｓｉ）に代表される半導体材料を用いて、スキャナーやデジタル複写機、Ｘ線検出装置、光電変換装置等の読み取り素子や、スイッチＴＦＴを大面積の基板に１次元もしくは２次元に形成する半導体装置が実用化されている。
【０００３】
特に、ａ−Ｓｉは大面積基板に均一且つ低温で形成できるため安価なガラス基板を使用できる利点がある。しかも、ＴＦＴの半導体材料としてだけではなく、光電変換材料としても用いることができるため、光電変換半導体層とＴＦＴとを同時に形成できるという利点もあり、光電変換素子としてＭＩＳ型フォトダイオードを用いたものも実用化されている。
【０００４】
図１４はＴＦＴ８と光電変換素子７から成る複数の画素を有する光電変換装置の基本的な等価回路図である。同図において、ＴＦＴ８のゲート電極は共通のゲート配線（Ｖｇ）１に接続されており、Ｖｇ線はＴＦＴ８のオン、オフを制御するゲートドライバー２に接続されている。各ＴＦＴ８のソース又はドレイン電極は共通の信号配線（Ｓｉｇ）３に接続され、信号配線３はアンプＩＣ４に接続されている。また、バイアス配線（Ｖｓ）５は共通電極ドライバー６に接続されている。
【０００５】
信号配線３はＴＦＴ８及びゲート配線１とのクロス部により信号配線容量Ｃ２を形成し、光電変換装置においてＳｉｇ配線の出力は光電変換素子部のフォトダイオードの容量Ｃ１とＳｉｇ配線容量Ｃ２により決定される。即ち、入射光より光電変換素子に発生、蓄積された電荷はＴＦＴ８により容量Ｃ１及びＣ２に分配され、そのＳｉｇ線電位をアンプＩＣ４により読み出すことにより画像情報が得られる。
【０００６】
図１５は上述の光電変換装置の１画素の模式的平面図を示す。図１５では図１４と同一部分は同一符号を付している。即ち、１はゲート配線、３は信号配線、５はバイアス配線、７は光電変換素子部、８はＴＦＴ部である。
【０００７】
ここで、真性半導体層の膜厚は光電変換素子部では厚い方が感度が高く、ＴＦＴ部では薄い方が転送能力が向上する。即ち、ａ−Ｓｉを用いて光電変換半導体層とＴＦＴとを同時に形成する光電変換装置では、光電変換素子とＴＦＴとが真性半導体層の膜厚に関してトレードオフの関係にある。
【０００８】
このようにＴＦＴと光電変換素子を同一のレイヤーで形成するタイプの層構成では、それぞれの最適膜厚を選択するため、例えば、特開２００１−３２０４０号公報に記載されているように真性半導体層成膜後にエッチング等によりＴＦＴ部の真性半導体層を、光電変換素子部の真性半導体層よりも薄くする方法が採られている（特許文献１参照）。
【０００９】
図１７〜図１８は同公報の従来の製造方法の工程図を示す。図１７、図１８は１画素の断面図である。また、図１６は光電変換装置の製造に用いられるフォトマスクを示す。なお、図１７〜図１８は図１５のＡ、Ｂ、Ｃラインにおける断面図であり、Ａ領域は光電変換素子部、Ｂ領域はＴＦＴ部、Ｃ領域は信号配線部を示す。
【００１０】
（１）まず、ガラス基板（絶縁基板）上に第１の導電層１０１として、Ａｌ−Ｎｄ２５００Å、Ｍｏ３００Åをスパッターにより成膜する。
【００１１】
（２）図１６（ａ）に示すフォトマスクを用いてゲート配線及び光電変換素子の下電極を形成する。この時の模式的断面図を図１７（ａ）に示す。１００はガラス基板である。
【００１２】
（３）層間絶縁層及び真性半導体層として、ＳｉＮ膜１０２及びａ−Ｓｉ（ｉ）膜１０３をそれぞれ２０００Å／４０００Å、ＣＶＤにより成膜する。
【００１３】
（４）図１６（ｂ）に示すフォトマスクを用いてドライエッチングによりハーフエッチングを行い、ＴＦＴ部の真性半導体層１０３の膜厚を２０００Åとする。この時の模式的断面図を図１７（ｂ）に示す。
【００１４】
（５）酸化膜除去処理を行う。
【００１５】
（６）オーミックコンタクト層として、ａ−Ｓｉ（ｎ+）膜１０４、２００ÅをＣＶＤにより成膜する。
【００１６】
（７）図１６（ｃ）に示すフォトマスクを用いてドライエッチングによりコンタクトホールＣＨを形成する。図１７（ｃ）は模式的断面図を示す。
【００１７】
（８）第２の導電層１０５として、Ｍｏ／Ａｌ／Ｍｏをスパッターにより１５０Å／４０００Å／５００Å成膜する。
【００１８】
（９）図１６（ｄ）に示すフォトマスクを用いてウエットエッチングによりＶｓ配線を形成する。この時の模式的断面図を図１７（ｄ）に示す。
【００１９】
（１０）オーミックコンタクト層（ａ−Ｓｉ（ｎ+））上に導電層としてＩＴＯ膜１０６を４００Åスパッターにより成膜する。
【００２０】
（１１）図１６（ｅ）に示すフォトマスクを用いてウエットエッチングにより光電変換素子部の上電極を形成する。図１８（ａ）はこの時の模式的断面図を示す。
【００２１】
（１２）図１６（ｆ）に示すフォトマスクを用いてウエットエッチングによりＴＦＴ部のソースドレイン（ＳＤ）電極及びＳｉｇ配線を形成する。引き続いて、同レジストパターンを用いてドライエッチングによりＴＦＴチャネル部のａ−Ｓｉ（ｎ+）層１０４を除去する。この時の模式的断面図を図１８（ｂ）に示す。
【００２２】
（１３）図１６（ｇ）に示すフォトマスクを用いてドライエッチングにより素子間分離を行う。この時の模式的断面図を図１８（ｃ）に示す。その後、不図示の保護膜を積層する。
【００２３】
なお、Ｘ線検出装置として構成する場合には、光電変換装置のＸ線を受ける側にＸ線を可視光に変換する蛍光体を設けるのが一般的である。
【００２４】
【特許文献１】
特開２００１−３２０４０号公報
【００２５】
【発明が解決しようとする課題】
ところで、近年においては光電変換装置の基板サイズはコストとタクトの観点から大型化が進んでいる。しかしながら、基板サイズが大型化すると、真性半導体層の応力による基板のそりが原因で不良品が発生するという問題があった。特に、感度向上のため真性半導体層を厚くした場合には、そりの発生が顕著になる問題があった。
【００２６】
本発明は、上記従来の問題点に鑑みなされたもので、その目的は、基板上に大面積で成膜された真性半導体層の応力を分断し、基板のそりを解消することが可能な光電変換装置の製造方法を提供することにある。
【００２７】
【課題を解決するための手段】
上記目的を達成するため、本発明の光電変換装置の製造方法は、基板上に、第１の導電層、絶縁層、真性半導体層、第２の導電層を順に含む複数の層を積層することによって構成された光電変換素子部と、前記基板上に、前記第１の導電層、前記絶縁層、前記真性半導体層、前記第２の導電層を順に含む複数の層を積層することによって前記光電変換素子部とは別に構成されたＴＦＴ部とを含む画素が二次元に複数配列され、前記第１の導電層からなるゲート配線により前記ＴＦＴ部の前記第１の導電層からなるゲート端子を駆動するためのゲート配線部と、前記真性半導体層上に積層された前記第２の導電層からなる信号配線により前記ＴＦＴ部の前記第２の導電層からの信号を読み出す信号配線部とを備えた光電変換装置の製造方法において、前記光電変換素子部と、前記信号配線部と前記ゲート配線部との交差部とをマスクするフォトマスクを使用して前記真性半導体層をエッチングする工程を有し、前記ＴＦＴ部の前記真性半導体層と、前記信号配線部と前記ゲート配線部との交差部を除く前記信号配線部の前記真性半導体層とをエッチングすることにより、前記ＴＦＴ部の前記真性半導体層の膜厚と、前記信号配線部と前記ゲート配線部との交差部を除く前記信号配線部の前記真性半導体層の膜厚とを、前記光電変換素子部の前記真性半導体層の膜厚より薄くすることを特徴とする。
【００２８】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００２９】
（第１の実施形態）
第１の実施形態では、ＭＩＳ型＋ＴＦＴ光電変換装置において、ＴＦＴ部及び信号配線部の真性半導体層をハーフエッチングすることによって、ＴＦＴ部及び信号配線部の真性半導体層の膜厚を、光電変換素子部の真性半導体層の膜厚より薄くするものである。なお、本実施形態の光電変換装置は上述の膜厚の違い以外は図１４と同様である。
【００３０】
図１、図２は本実施形態の光電変換装置の製造方法を示す断面図、図３はその製造に用いるフォトマスクを示す平面図である。図１〜図３はいずれも１画素分を示す。始めに、本実施形態による光電変換装置の製造方法について説明する。なお、図１、図２は図４に示す１画素の模式的平面図のＡ、Ｂ、Ｃラインにおける断面図であり、Ａ領域は光電変換素子部、Ｂ領域はＴＦＴ部、Ｃ領域は信号配線部を示す。
【００３１】
（１）まず、第１の導電層１０１として、ガラス基板（絶縁基板）上にＡｌ−Ｎｄ２５００Å、Ｍｏ３００Åをスパッターにより成膜する。
【００３２】
（２）図３（ａ）に示すフォトマスクを用いてゲート配線及び光電変換素子の下電極を形成する。この時の模式的断面図を図１（ａ）に示す。１００はガラス基板である。
【００３３】
（３）層間絶縁層及び真性半導体層として、ＳｉＮ膜１０２／ａ−Ｓｉ（ｉ）膜１０３をそれぞれ２０００Å／４０００Å、ＣＶＤにより成膜する。
【００３４】
（４）図３（ｂ）に示すフォトマスクを用いてドライエッチングによりハーフエッチングを行い、ＴＦＴ部及び配線部分の真性半導体層の膜厚を２０００Åとする。この時の模式的断面図を図１（ｂ）に示す。
【００３５】
（５）酸化膜除去処理を行う。
【００３６】
（６）オーミックコンタクト層として、ａ−Ｓｉ（ｎ+）膜１０４、２００ÅをＣＶＤにより成膜する。
【００３７】
（７）図３（ｃ）に示すフォトマスクを用いてドライエッチングによりコンタクトホールＣＨを形成する。模式的断面図を図１（ｃ）に示す。
【００３８】
（８）第２の導電層として、Ｍｏ／Ａｌ／Ｍｏ１０５をスパッターにより１５０／４０００／５００Å成膜する。
【００３９】
（９）図３（ｄ）に示すフォトマスクを用いてウエットエッチングによりＶｓ配線（バイアス配線）を形成する。この時の模式的断面図を図１（ｄ）に示す。
【００４０】
（１０）オーミックコンタクト層（ａ−Ｓｉ（ｎ+））１０４上に導電層として、ＩＴＯ膜１０６、４００Åをスパッターにより成膜する。
【００４１】
（１１）図３（ｅ）に示すフォトマスクを用いてウエットエッチングにより光電変換素子部の上電極を形成する。この時の模式的断面図を図２（ａ）に示す。
【００４２】
（１２）図３（ｆ）に示すフォトマスクを用いてウエットエッチングによりＴＦＴ部のソースドレイン（ＳＤ）電極及びＳｉｇ配線（信号配線）を形成する。引き続いて、同レジストパターンを用いてドライエッチングによりＴＦＴチャネル部のａ−Ｓｉ（ｎ+）層１０４を除去する。この時の模式的断面図を図２（ｂ）に示す。
【００４３】
（１３）図３（ｇ）に示すフォトマスクを用いてドライエッチングにより素子間分離パターンを形成する。この時の模式的断面図を図２（ｃ）に示す。その後、不図示の保護膜を積層する。
【００４４】
図４は１画素の模式的平面図を示す。１はゲート配線、３は信号配線、５はバイアス配線、７は光電変換素子部、８はＴＦＴ部である。なお、２ｎｄマスク（図３（ｂ）のハーフエッチパターン）はＴＦＴチャネル配線よりも幅が大きい領域で、真性半導体層の段差（図中ａ部分）を形成する。これは、ＴＦＴ部のＳＤ配線の断線防止を考慮したものである。
【００４５】
本実施形態では、大型基板上に大面積で成膜された真性半導体層１０３をＴＦＴ部の最適膜厚を選択するためにハーフエッチングを行う工程で、信号配線部もエッチングすることにより、真性半導体層１０３をスリット状に薄く加工している。即ち、真性半導体層１０３のスリット状に薄くした部分で応力が分断されるため、真性半導体層１０３の膜厚によって生じる応力を緩和することが出来る。
【００４６】
従って、工程の初期段階（２ｎｄマスク）で応力を分断できるので、後工程でのガラス基板のそりによる不良品の発生を抑制でき、高性能な光電変換装置の安定生産が可能となる。
【００４７】
（第２の実施形態）
次に、本発明の第２実施形態について説明する。第２の実施形態では、ＭＩＳ型＋ＴＦＴ光電変換装置において、ＴＦＴ部及び信号配線部、ゲート配線部の真性半導体層をハーフエッチングすることによって、ＴＦＴ部及び信号配線部、ゲート配線部の真性半導体層の膜厚を、光電変換素子部の真性半導体層の膜厚より薄くするものである。他は第１の実施形態と同様である。
【００４８】
第１の実施形態との製造方法の違いは、２ｎｄマスク（第１の実施形態の図３（ｂ）のフォトマスク）のパターン形状が異なっているだけで、その他は第１の実施形態と同様である。図５は第２の実施形態で用いる２ｎｄフォトマスクの平面図を示す。図３（ｂ）との違いは信号配線部だけでなくゲート配線部の真性半導体層もハーフエッチングする点である。
【００４９】
図６は本実施形態で作製した１画素の模式的平面図、図７（ａ）〜（ｃ）は１画素の模式的断面図を示す。図６、図７では第１の実施形態の図１、図２、図４と同一部分は同一符号を付している。また、図７（ａ）は図６のＡ、Ｂ、Ｃラインにおける断面図、図７（ｂ）はＤラインにおける断面図、図７（ｃ）はＥラインにおける断面図である。図７のＡ領域は光電変換素子部、Ｂ領域はＴＦＴ部、Ｃ領域は信号配線部、Ｄ領域は信号配線部とゲート配線部との交差部、Ｅ領域はゲート配線部を示す。
【００５０】
本実施形態では、基板上に成膜された真性半導体層１０３を、ＴＦＴ部の最適膜厚を選択するためのハーフエッチング工程で、信号配線部とゲート線部もエッチングする。この結果、図７（ｂ）、（ｃ）に示すようにゲート配線部の真性半導体層１０３の膜厚が、図７（ａ）の光電変換素素子の真性半導体層１０３の膜厚より薄く形成される。
【００５１】
このように本実施形態では、ＴＦＴ部及び信号配線部だけでなく、ゲート配線部の真性半導体層１０３の膜厚を光電変換素子部の真性半導体層１０３の膜厚よりも薄くすることによって、真性半導体層１０３を格子状に薄く加工している。即ち、真性半導体層１０４の応力を信号配線部とゲート配線部で分断できるので、第１の実施形態に比べて更に応力を緩和することが出来る。従って、同様に工程の初期段階（２ｎｄマスク）で応力を分断できるので、後工程でのガラス基板のそりによる不良品の発生を抑制でき、高性能な光電変換装置の安定生産が可能となる。
【００５２】
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。第３の実施形態では、ＭＩＳ型＋ＴＦＴ光電変換装置において、光電変換素子部、信号配線部とゲート配線部との交差部を除くＴＦＴ部、信号配線部、ゲート配線部の真性半導体層をハーフエッチングすることで、信号配線部とゲート配線部との交差部を除く信号配線部、ゲート配線部、ＴＦＴ部の真性半導体層の膜厚を、光電変換素子部の真性半導体層の膜厚より薄くするものである。それ以外は第１の実施形態と同様である。
【００５３】
第１の実施形態との製造方法の違いは、２ｎｄフォトマスク（第１の実施形態の図３（ｂ）のフォトマスク）のパターン形状が異なるだけで、その他は第１の実施形態と同様である。図８は本実施形態で用いる２ｎｄフォトマスクの平面図を示す。
【００５４】
また、図９は１画素の模式的平面図、図１０（ａ）〜（ｃ）は１画素の模式的断面図を示す。図１０（ａ）は図９のＡ、Ｂ、Ｃラインにおける断面図、図１０（ｂ）はＤラインにおける断面図、図１０（ｃ）はＥラインにおける断面図を示す。図９、図１０では第１の実施形態の図１、図２、図４と同一部分は同一符号を付している。Ａ領域は光電変換素子部、Ｂ領域はＴＦＴ部、Ｃ領域は信号配線部、Ｄ領域は信号配線部とゲート配線部との交差部、Ｅ領域はゲート配線部を示す。
【００５５】
本実施形態では、大基板上に大面積で成膜された真性半導体層を、ＴＦＴ部の最適膜厚を選択するためのハーフエッチング工程で、光電変換素子部、信号配線部とゲート配線部との交差部を除く、ＴＦＴ部、信号配線部、ゲート配線部をエッチングする。
【００５６】
従って、図１０（ｂ）に示すように信号配線部とゲート配線部との交差部における真性半導体層１０３の膜厚は光電変換素子部の真性半導体層１０３の膜厚と同じある。また、その交差部を除く信号配線部、ゲート配線部、ＴＦＴ部の真性半導体層１０３の膜厚は、光電変換素子部の真性半導体層１０３の膜厚より薄く形成される。
【００５７】
本実施形態では、第２の実施形態と同様に応力の大きい真性半導体層を格子状に薄く形成することで、真性半導体層の応力を緩和でき、後工程のガラス基板のそりによる不良品の発生を抑制できる。また、信号配線部とゲート配線部との交差部の真性半導体層の膜厚を元のまま残すことで、信号配線部とゲート配線部との配線間リークを防止することが出来る。
【００５８】
（参考実施形態）
次に、本発明の第４の実施形態について説明する。第４の実施形態では、ＭＩＳ型＋ＴＦＴ光電変換装置において、ＴＦＴ部の真性半導体層をハーフエッチングした後に、次のフォトマスク(コンタクトホール形成用フォトマスク)を用い光電変換素子部、ＴＦＴ部、信号配線部とゲート配線部との交差部を除く信号配線部、ゲート配線部のエッチングを行う。それ以外は第１の実施形態と同様である。
【００５９】
ここで、本実施形態では、ゲート配線上のＳｉ膜（層間絶縁層、真性半導体層、オーミックコンタクト層）をエッチングすることから、第１〜第３の実施のように第１の導電層１０１と第２の導電層１０５が同じ材料で、エッチング選択比がとれないような層構成では実施できない。本実施形態では、第１の導電層１０１としてＣｒ、３０００Åとする。
【００６０】
第１の実施形態との製造方法の違いは、２ｎｄフォトマスク（第１の実施形態の図３（ｂ））と３ｎｄフォトマスク（第１の実施形態の図３（ｃ））のパターン形状が異なるだけで、その他は第１の実施形態と同様である。図１１（ａ）は本実施形態で用いる２ｎｄフォトマスク、図１１（ｂ）は３ｎｄフォトマスクを示す平面図である。
【００６１】
図１２は作製した１画素の模式的平面図、図１３（ａ）〜（ｃ）は１画素の模式的断面図を示す。図１３（ａ）は図１２のＡ、Ｂ、Ｃラインにおける断面図、図１３（ｂ）はＤラインにおける断面図、図１３（ｃ）はＥラインにおける断面図を示す。図１２、図１３では第１の実施形態の図１、図２、図４と同一部分は同一符号を付している。Ａ領域は光電変換素子部、Ｂ領域はＴＦＴ部、Ｃ領域は信号配線部、Ｄ領域は信号配線部とゲート配線部との交差部、Ｅ領域はゲート配線部を示す。
【００６２】
本実施形態では、図１１（ａ）のフォトマスクを用いてＴＦＴ部の真性半導体層をエッチングした後、図１１（ｂ）のフォトマスクを用いてコンタクトホールを形成する工程で、信号配線部とゲート配線部との交差部を除く信号配線部、ゲート配線部をエッチングする。
【００６３】
従って、図１３（ａ）に示すように信号配線部の真性半導体層１０３、層間絶縁層１０２、オーミックコンタクト層１０４はない。また、図１３（ｃ）に示すようにゲート配線部における真性半導体層１０３、層間絶縁層１０２、オーミックコンタクト層１０４もエッチングされ、これらの層は残っていない。なお、図１３（ｂ）に示すように信号配線部とゲート配線部との交差部には、これらの層は残っている。
【００６４】
このように本実施形態では、ガラス基板上に成膜された応力の大きい真性半導体層１０３及び層間絶縁層１０２を、光電変換素子部、ＴＦＴ部、信号配線部とゲート配線部の交差部を除く信号配線部とゲート配線部でエッチングすることにより、真性半導体層の応力をゲート配線部と信号配線部で確実に分断することができる。
【００６５】
従って、第１〜第３の実施形態に比べて、真性半導体層１０３とさらに層間絶縁層１０２による応力も分断できるので、後工程でのガラス基板１００のそりによる不良品の発生を防止でき、高性能な光電変換装置の安定生産が可能となる。
【００６６】
なお、以上の実施形態では、光電変換装置の構成や製造方法について説明したが、これらの第１〜第４の実施形態の光電変換装置を用いて放射線検出装置を構成する場合には、それらの光電変換装置の放射線入射側に放射線を可視光に変換する蛍光体を設ければ良い。放射線としては、Ｘ線の他にα線、β線、γ線等を用いることができる。
【００６７】
次に、本発明の実施態様を以下に列挙する。
【００６８】
（実施態様１） 基板上に、光電変換素子部とＴＦＴ部が絶縁層、真性半導体層を含む複数の層を積層することによって構成され、且つ、前記基板上に前記光電変換素子部とＴＦＴ部を含む複数の画素が二次元に配列された光電変換装置において、前記ＴＦＴ部と、前記ＴＦＴ部の信号を読み出す信号配線部との真性半導体層の膜厚が、前記光電変換素子部の真性半導体層の膜厚より薄いことを特徴とする光電変換装置。
【００６９】
（実施態様２） 基板上に、光電変換素子部とＴＦＴ部が絶縁層、真性半導体層を含む複数の層を積層することによって構成され、且つ、前記基板上に前記光電変換素子部とＴＦＴ部を含む複数の画素が二次元に配列された光電変換装置において、前記ＴＦＴ部と、前記ＴＦＴ部の信号を読み出す信号配線部と、前記ＴＦＴのゲート端子を駆動するためのゲート配線部との真性半導体層の膜厚が、前記光電変換素子部の真性半導体層の膜厚より薄いことを特徴とする光電変換装置。
【００７０】
（実施態様３） 前記信号配線部とゲート配線部との交差部の真性半導体層の膜厚は、前記光電変換素子部の真性半導体層の膜厚と等しいことを特徴とする実施態様２に記載の光電変換装置。
【００７１】
（実施態様４） 前記信号配線部とゲート配線部との交差部を除いて、前記信号配線部とゲート配線部の真性半導体層及び絶縁層がないことを特徴とする実施態様２に記載の光電変換装置。
【００７２】
（実施態様５） 実施態様１〜４のいずれか１項に記載の光電変換装置と、前記光電変換素子部の放射線入射側に設けられ、放射線を可視光に変換する蛍光体とを有することを特徴とする放射線検出装置。
【００７３】
（実施態様６） 基板上に、光電変換素子部とＴＦＴ部が絶縁層、真性半導体層を含む複数の層を積層することによって構成され、且つ、前記基板上に前記光電変換素子部とＴＦＴ部を含む複数の画素が二次元に配列された光電変換装置の製造方法において、前記ＴＦＴ部の真性半導体層を所定の膜厚にエッチングする際に、前記ＴＦＴ部の信号を読み出す信号配線部の真性半導体層の膜厚を同時に所定の膜厚にエッチングすることを特徴とする光電変換装置の製造方法。
【００７４】
（実施態様７） 基板上に、光電変換素子部とＴＦＴ部が絶縁層、真性半導体層を含む複数の層を積層することによって構成され、且つ、前記基板上に前記光電変換素子部とＴＦＴ部を含む複数の画素が二次元に配列された光電変換装置の製造方法において、前記ＴＦＴ部の真性半導体層の膜厚を所定の膜厚にエッチングする際に、前記ＴＦＴ部の信号を読み出す信号配線部の真性半導体層及び前記ＴＦＴのゲート端子を駆動するためのゲート配線部の真性半導体層の膜厚を同時に所定の膜厚にエッチングすることを特徴とする光電変換装置の製造方法。
【００７５】
（実施態様８） 前記信号配線部とゲート配線部との交差部の真性半導体層の膜厚は、前記光電変換素子部の真性半導体層と等しいことを特徴とする実施態様７に記載の光電変換装置の製造方法。
【００７６】
（実施態様９） 基板上に、光電変換素子部とＴＦＴ部が絶縁層、真性半導体層を含む複数の層を積層することによって構成され、且つ、前記基板上に前記光電変換素子部とＴＦＴ部を含む複数の画素が二次元に配列された光電変換装置の製造方法において、前記ＴＦＴ部の真性半導体層の膜厚を所定膜厚にエッチングした後、前記信号配線部とゲート配線部との真性半導体層及び絶縁層を除去することを特徴とする光電変換装置の製造方法。
【００７７】
（実施態様１０） 前記信号配線部とゲート配線部との交差部の前記真性半導体層と絶縁層は、除去しないことを特徴とする実施態様９に記載の光電変換装置の製造方法。
【００７８】
【発明の効果】
以上説明したように本発明によれば、ＴＦＴ部だけでなく配線部分の真性半導体層の膜厚を光電変換素子部の真性半導体層の膜厚よりも薄くすることにより、基板上に成膜された真性半導体層の応力を分断できるので、基板のそりの発生を抑制でき、高性能な光電変換装置の安定した生産を実現することができる。
【図面の簡単な説明】
【図１】本発明による第１の実施形態の光電変換装置の製造方法を説明するための図である。
【図２】本発明による第１の実施形態の光電変換装置の製造方法を説明するための図である。
【図３】本発明の第１の実施形態に用いる１画素のフォトマスクを示す図である。
【図４】本発明の光電変換装置の１画素を示す平面図である。
【図５】本発明の第２の実施形態に用いる１画素のフォトマスクを示す図である。
【図６】本発明の第２の実施形態の１画素を示す平面図である。
【図７】図６のＡ〜Ｅラインにおける断面図である。
【図８】本発明の第３の実施形態に用いる１画素のフォトマスクを示す図である。
【図９】本発明の第３の実施形態の１画素を示す平面図である。
【図１０】図９のＡ〜Ｅラインにおける断面図である。
【図１１】本発明の第４の実施形態に用いる１画素のフォトマスクを示す図である。
【図１２】本発明の第４の実施形態の１画素を示す平面図である。
【図１３】本発明の第４の実施形態の１画素を示す断面図である。
【図１４】従来例の代表的な光電変換装置を示す等価回路図である。
【図１５】従来例の光電変換装置の1画素を示す平面図である。
【図１６】従来の光電変換装置の製造に用いられる１画素のフォトマスクを示す図である。
【図１７】従来の光電変換装置の製造方法を説明するための１画素分の断面図である。
【図１８】従来の光電変換装置の製造方法を説明するための１画素分の断面図である。
【符号の説明】
１ ゲート配線
２ ゲートドライバー
３ 信号配線
４ アンプＩＣ
５ バイアス配線
６ 共通電極ドライバー
７ 光電変換素子
８ ＴＦＴ
１００ ガラス基板
１０１ 第１の導電層
１０２ 層間絶縁層
１０３ 真性半導体層
１０４ オーミックコンタクト層
１０５ 第２の導電層
１０６ ＩＴＯ膜
【発明の属する技術分野】
本発明は、複数の画素を有する光電変換装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、水素化アモルファスシリコン（ａ−Ｓｉ）に代表される半導体材料を用いて、スキャナーやデジタル複写機、Ｘ線検出装置、光電変換装置等の読み取り素子や、スイッチＴＦＴを大面積の基板に１次元もしくは２次元に形成する半導体装置が実用化されている。
【０００３】
特に、ａ−Ｓｉは大面積基板に均一且つ低温で形成できるため安価なガラス基板を使用できる利点がある。しかも、ＴＦＴの半導体材料としてだけではなく、光電変換材料としても用いることができるため、光電変換半導体層とＴＦＴとを同時に形成できるという利点もあり、光電変換素子としてＭＩＳ型フォトダイオードを用いたものも実用化されている。
【０００４】
図１４はＴＦＴ８と光電変換素子７から成る複数の画素を有する光電変換装置の基本的な等価回路図である。同図において、ＴＦＴ８のゲート電極は共通のゲート配線（Ｖｇ）１に接続されており、Ｖｇ線はＴＦＴ８のオン、オフを制御するゲートドライバー２に接続されている。各ＴＦＴ８のソース又はドレイン電極は共通の信号配線（Ｓｉｇ）３に接続され、信号配線３はアンプＩＣ４に接続されている。また、バイアス配線（Ｖｓ）５は共通電極ドライバー６に接続されている。
【０００５】
信号配線３はＴＦＴ８及びゲート配線１とのクロス部により信号配線容量Ｃ２を形成し、光電変換装置においてＳｉｇ配線の出力は光電変換素子部のフォトダイオードの容量Ｃ１とＳｉｇ配線容量Ｃ２により決定される。即ち、入射光より光電変換素子に発生、蓄積された電荷はＴＦＴ８により容量Ｃ１及びＣ２に分配され、そのＳｉｇ線電位をアンプＩＣ４により読み出すことにより画像情報が得られる。
【０００６】
図１５は上述の光電変換装置の１画素の模式的平面図を示す。図１５では図１４と同一部分は同一符号を付している。即ち、１はゲート配線、３は信号配線、５はバイアス配線、７は光電変換素子部、８はＴＦＴ部である。
【０００７】
ここで、真性半導体層の膜厚は光電変換素子部では厚い方が感度が高く、ＴＦＴ部では薄い方が転送能力が向上する。即ち、ａ−Ｓｉを用いて光電変換半導体層とＴＦＴとを同時に形成する光電変換装置では、光電変換素子とＴＦＴとが真性半導体層の膜厚に関してトレードオフの関係にある。
【０００８】
このようにＴＦＴと光電変換素子を同一のレイヤーで形成するタイプの層構成では、それぞれの最適膜厚を選択するため、例えば、特開２００１−３２０４０号公報に記載されているように真性半導体層成膜後にエッチング等によりＴＦＴ部の真性半導体層を、光電変換素子部の真性半導体層よりも薄くする方法が採られている（特許文献１参照）。
【０００９】
図１７〜図１８は同公報の従来の製造方法の工程図を示す。図１７、図１８は１画素の断面図である。また、図１６は光電変換装置の製造に用いられるフォトマスクを示す。なお、図１７〜図１８は図１５のＡ、Ｂ、Ｃラインにおける断面図であり、Ａ領域は光電変換素子部、Ｂ領域はＴＦＴ部、Ｃ領域は信号配線部を示す。
【００１０】
（１）まず、ガラス基板（絶縁基板）上に第１の導電層１０１として、Ａｌ−Ｎｄ２５００Å、Ｍｏ３００Åをスパッターにより成膜する。
【００１１】
（２）図１６（ａ）に示すフォトマスクを用いてゲート配線及び光電変換素子の下電極を形成する。この時の模式的断面図を図１７（ａ）に示す。１００はガラス基板である。
【００１２】
（３）層間絶縁層及び真性半導体層として、ＳｉＮ膜１０２及びａ−Ｓｉ（ｉ）膜１０３をそれぞれ２０００Å／４０００Å、ＣＶＤにより成膜する。
【００１３】
（４）図１６（ｂ）に示すフォトマスクを用いてドライエッチングによりハーフエッチングを行い、ＴＦＴ部の真性半導体層１０３の膜厚を２０００Åとする。この時の模式的断面図を図１７（ｂ）に示す。
【００１４】
（５）酸化膜除去処理を行う。
【００１５】
（６）オーミックコンタクト層として、ａ−Ｓｉ（ｎ+）膜１０４、２００ÅをＣＶＤにより成膜する。
【００１６】
（７）図１６（ｃ）に示すフォトマスクを用いてドライエッチングによりコンタクトホールＣＨを形成する。図１７（ｃ）は模式的断面図を示す。
【００１７】
（８）第２の導電層１０５として、Ｍｏ／Ａｌ／Ｍｏをスパッターにより１５０Å／４０００Å／５００Å成膜する。
【００１８】
（９）図１６（ｄ）に示すフォトマスクを用いてウエットエッチングによりＶｓ配線を形成する。この時の模式的断面図を図１７（ｄ）に示す。
【００１９】
（１０）オーミックコンタクト層（ａ−Ｓｉ（ｎ+））上に導電層としてＩＴＯ膜１０６を４００Åスパッターにより成膜する。
【００２０】
（１１）図１６（ｅ）に示すフォトマスクを用いてウエットエッチングにより光電変換素子部の上電極を形成する。図１８（ａ）はこの時の模式的断面図を示す。
【００２１】
（１２）図１６（ｆ）に示すフォトマスクを用いてウエットエッチングによりＴＦＴ部のソースドレイン（ＳＤ）電極及びＳｉｇ配線を形成する。引き続いて、同レジストパターンを用いてドライエッチングによりＴＦＴチャネル部のａ−Ｓｉ（ｎ+）層１０４を除去する。この時の模式的断面図を図１８（ｂ）に示す。
【００２２】
（１３）図１６（ｇ）に示すフォトマスクを用いてドライエッチングにより素子間分離を行う。この時の模式的断面図を図１８（ｃ）に示す。その後、不図示の保護膜を積層する。
【００２３】
なお、Ｘ線検出装置として構成する場合には、光電変換装置のＸ線を受ける側にＸ線を可視光に変換する蛍光体を設けるのが一般的である。
【００２４】
【特許文献１】
特開２００１−３２０４０号公報
【００２５】
【発明が解決しようとする課題】
ところで、近年においては光電変換装置の基板サイズはコストとタクトの観点から大型化が進んでいる。しかしながら、基板サイズが大型化すると、真性半導体層の応力による基板のそりが原因で不良品が発生するという問題があった。特に、感度向上のため真性半導体層を厚くした場合には、そりの発生が顕著になる問題があった。
【００２６】
本発明は、上記従来の問題点に鑑みなされたもので、その目的は、基板上に大面積で成膜された真性半導体層の応力を分断し、基板のそりを解消することが可能な光電変換装置の製造方法を提供することにある。
【００２７】
【課題を解決するための手段】
上記目的を達成するため、本発明の光電変換装置の製造方法は、基板上に、第１の導電層、絶縁層、真性半導体層、第２の導電層を順に含む複数の層を積層することによって構成された光電変換素子部と、前記基板上に、前記第１の導電層、前記絶縁層、前記真性半導体層、前記第２の導電層を順に含む複数の層を積層することによって前記光電変換素子部とは別に構成されたＴＦＴ部とを含む画素が二次元に複数配列され、前記第１の導電層からなるゲート配線により前記ＴＦＴ部の前記第１の導電層からなるゲート端子を駆動するためのゲート配線部と、前記真性半導体層上に積層された前記第２の導電層からなる信号配線により前記ＴＦＴ部の前記第２の導電層からの信号を読み出す信号配線部とを備えた光電変換装置の製造方法において、前記光電変換素子部と、前記信号配線部と前記ゲート配線部との交差部とをマスクするフォトマスクを使用して前記真性半導体層をエッチングする工程を有し、前記ＴＦＴ部の前記真性半導体層と、前記信号配線部と前記ゲート配線部との交差部を除く前記信号配線部の前記真性半導体層とをエッチングすることにより、前記ＴＦＴ部の前記真性半導体層の膜厚と、前記信号配線部と前記ゲート配線部との交差部を除く前記信号配線部の前記真性半導体層の膜厚とを、前記光電変換素子部の前記真性半導体層の膜厚より薄くすることを特徴とする。
【００２８】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００２９】
（第１の実施形態）
第１の実施形態では、ＭＩＳ型＋ＴＦＴ光電変換装置において、ＴＦＴ部及び信号配線部の真性半導体層をハーフエッチングすることによって、ＴＦＴ部及び信号配線部の真性半導体層の膜厚を、光電変換素子部の真性半導体層の膜厚より薄くするものである。なお、本実施形態の光電変換装置は上述の膜厚の違い以外は図１４と同様である。
【００３０】
図１、図２は本実施形態の光電変換装置の製造方法を示す断面図、図３はその製造に用いるフォトマスクを示す平面図である。図１〜図３はいずれも１画素分を示す。始めに、本実施形態による光電変換装置の製造方法について説明する。なお、図１、図２は図４に示す１画素の模式的平面図のＡ、Ｂ、Ｃラインにおける断面図であり、Ａ領域は光電変換素子部、Ｂ領域はＴＦＴ部、Ｃ領域は信号配線部を示す。
【００３１】
（１）まず、第１の導電層１０１として、ガラス基板（絶縁基板）上にＡｌ−Ｎｄ２５００Å、Ｍｏ３００Åをスパッターにより成膜する。
【００３２】
（２）図３（ａ）に示すフォトマスクを用いてゲート配線及び光電変換素子の下電極を形成する。この時の模式的断面図を図１（ａ）に示す。１００はガラス基板である。
【００３３】
（３）層間絶縁層及び真性半導体層として、ＳｉＮ膜１０２／ａ−Ｓｉ（ｉ）膜１０３をそれぞれ２０００Å／４０００Å、ＣＶＤにより成膜する。
【００３４】
（４）図３（ｂ）に示すフォトマスクを用いてドライエッチングによりハーフエッチングを行い、ＴＦＴ部及び配線部分の真性半導体層の膜厚を２０００Åとする。この時の模式的断面図を図１（ｂ）に示す。
【００３５】
（５）酸化膜除去処理を行う。
【００３６】
（６）オーミックコンタクト層として、ａ−Ｓｉ（ｎ+）膜１０４、２００ÅをＣＶＤにより成膜する。
【００３７】
（７）図３（ｃ）に示すフォトマスクを用いてドライエッチングによりコンタクトホールＣＨを形成する。模式的断面図を図１（ｃ）に示す。
【００３８】
（８）第２の導電層として、Ｍｏ／Ａｌ／Ｍｏ１０５をスパッターにより１５０／４０００／５００Å成膜する。
【００３９】
（９）図３（ｄ）に示すフォトマスクを用いてウエットエッチングによりＶｓ配線（バイアス配線）を形成する。この時の模式的断面図を図１（ｄ）に示す。
【００４０】
（１０）オーミックコンタクト層（ａ−Ｓｉ（ｎ+））１０４上に導電層として、ＩＴＯ膜１０６、４００Åをスパッターにより成膜する。
【００４１】
（１１）図３（ｅ）に示すフォトマスクを用いてウエットエッチングにより光電変換素子部の上電極を形成する。この時の模式的断面図を図２（ａ）に示す。
【００４２】
（１２）図３（ｆ）に示すフォトマスクを用いてウエットエッチングによりＴＦＴ部のソースドレイン（ＳＤ）電極及びＳｉｇ配線（信号配線）を形成する。引き続いて、同レジストパターンを用いてドライエッチングによりＴＦＴチャネル部のａ−Ｓｉ（ｎ+）層１０４を除去する。この時の模式的断面図を図２（ｂ）に示す。
【００４３】
（１３）図３（ｇ）に示すフォトマスクを用いてドライエッチングにより素子間分離パターンを形成する。この時の模式的断面図を図２（ｃ）に示す。その後、不図示の保護膜を積層する。
【００４４】
図４は１画素の模式的平面図を示す。１はゲート配線、３は信号配線、５はバイアス配線、７は光電変換素子部、８はＴＦＴ部である。なお、２ｎｄマスク（図３（ｂ）のハーフエッチパターン）はＴＦＴチャネル配線よりも幅が大きい領域で、真性半導体層の段差（図中ａ部分）を形成する。これは、ＴＦＴ部のＳＤ配線の断線防止を考慮したものである。
【００４５】
本実施形態では、大型基板上に大面積で成膜された真性半導体層１０３をＴＦＴ部の最適膜厚を選択するためにハーフエッチングを行う工程で、信号配線部もエッチングすることにより、真性半導体層１０３をスリット状に薄く加工している。即ち、真性半導体層１０３のスリット状に薄くした部分で応力が分断されるため、真性半導体層１０３の膜厚によって生じる応力を緩和することが出来る。
【００４６】
従って、工程の初期段階（２ｎｄマスク）で応力を分断できるので、後工程でのガラス基板のそりによる不良品の発生を抑制でき、高性能な光電変換装置の安定生産が可能となる。
【００４７】
（第２の実施形態）
次に、本発明の第２実施形態について説明する。第２の実施形態では、ＭＩＳ型＋ＴＦＴ光電変換装置において、ＴＦＴ部及び信号配線部、ゲート配線部の真性半導体層をハーフエッチングすることによって、ＴＦＴ部及び信号配線部、ゲート配線部の真性半導体層の膜厚を、光電変換素子部の真性半導体層の膜厚より薄くするものである。他は第１の実施形態と同様である。
【００４８】
第１の実施形態との製造方法の違いは、２ｎｄマスク（第１の実施形態の図３（ｂ）のフォトマスク）のパターン形状が異なっているだけで、その他は第１の実施形態と同様である。図５は第２の実施形態で用いる２ｎｄフォトマスクの平面図を示す。図３（ｂ）との違いは信号配線部だけでなくゲート配線部の真性半導体層もハーフエッチングする点である。
【００４９】
図６は本実施形態で作製した１画素の模式的平面図、図７（ａ）〜（ｃ）は１画素の模式的断面図を示す。図６、図７では第１の実施形態の図１、図２、図４と同一部分は同一符号を付している。また、図７（ａ）は図６のＡ、Ｂ、Ｃラインにおける断面図、図７（ｂ）はＤラインにおける断面図、図７（ｃ）はＥラインにおける断面図である。図７のＡ領域は光電変換素子部、Ｂ領域はＴＦＴ部、Ｃ領域は信号配線部、Ｄ領域は信号配線部とゲート配線部との交差部、Ｅ領域はゲート配線部を示す。
【００５０】
本実施形態では、基板上に成膜された真性半導体層１０３を、ＴＦＴ部の最適膜厚を選択するためのハーフエッチング工程で、信号配線部とゲート線部もエッチングする。この結果、図７（ｂ）、（ｃ）に示すようにゲート配線部の真性半導体層１０３の膜厚が、図７（ａ）の光電変換素素子の真性半導体層１０３の膜厚より薄く形成される。
【００５１】
このように本実施形態では、ＴＦＴ部及び信号配線部だけでなく、ゲート配線部の真性半導体層１０３の膜厚を光電変換素子部の真性半導体層１０３の膜厚よりも薄くすることによって、真性半導体層１０３を格子状に薄く加工している。即ち、真性半導体層１０４の応力を信号配線部とゲート配線部で分断できるので、第１の実施形態に比べて更に応力を緩和することが出来る。従って、同様に工程の初期段階（２ｎｄマスク）で応力を分断できるので、後工程でのガラス基板のそりによる不良品の発生を抑制でき、高性能な光電変換装置の安定生産が可能となる。
【００５２】
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。第３の実施形態では、ＭＩＳ型＋ＴＦＴ光電変換装置において、光電変換素子部、信号配線部とゲート配線部との交差部を除くＴＦＴ部、信号配線部、ゲート配線部の真性半導体層をハーフエッチングすることで、信号配線部とゲート配線部との交差部を除く信号配線部、ゲート配線部、ＴＦＴ部の真性半導体層の膜厚を、光電変換素子部の真性半導体層の膜厚より薄くするものである。それ以外は第１の実施形態と同様である。
【００５３】
第１の実施形態との製造方法の違いは、２ｎｄフォトマスク（第１の実施形態の図３（ｂ）のフォトマスク）のパターン形状が異なるだけで、その他は第１の実施形態と同様である。図８は本実施形態で用いる２ｎｄフォトマスクの平面図を示す。
【００５４】
また、図９は１画素の模式的平面図、図１０（ａ）〜（ｃ）は１画素の模式的断面図を示す。図１０（ａ）は図９のＡ、Ｂ、Ｃラインにおける断面図、図１０（ｂ）はＤラインにおける断面図、図１０（ｃ）はＥラインにおける断面図を示す。図９、図１０では第１の実施形態の図１、図２、図４と同一部分は同一符号を付している。Ａ領域は光電変換素子部、Ｂ領域はＴＦＴ部、Ｃ領域は信号配線部、Ｄ領域は信号配線部とゲート配線部との交差部、Ｅ領域はゲート配線部を示す。
【００５５】
本実施形態では、大基板上に大面積で成膜された真性半導体層を、ＴＦＴ部の最適膜厚を選択するためのハーフエッチング工程で、光電変換素子部、信号配線部とゲート配線部との交差部を除く、ＴＦＴ部、信号配線部、ゲート配線部をエッチングする。
【００５６】
従って、図１０（ｂ）に示すように信号配線部とゲート配線部との交差部における真性半導体層１０３の膜厚は光電変換素子部の真性半導体層１０３の膜厚と同じある。また、その交差部を除く信号配線部、ゲート配線部、ＴＦＴ部の真性半導体層１０３の膜厚は、光電変換素子部の真性半導体層１０３の膜厚より薄く形成される。
【００５７】
本実施形態では、第２の実施形態と同様に応力の大きい真性半導体層を格子状に薄く形成することで、真性半導体層の応力を緩和でき、後工程のガラス基板のそりによる不良品の発生を抑制できる。また、信号配線部とゲート配線部との交差部の真性半導体層の膜厚を元のまま残すことで、信号配線部とゲート配線部との配線間リークを防止することが出来る。
【００５８】
（参考実施形態）
次に、本発明の第４の実施形態について説明する。第４の実施形態では、ＭＩＳ型＋ＴＦＴ光電変換装置において、ＴＦＴ部の真性半導体層をハーフエッチングした後に、次のフォトマスク(コンタクトホール形成用フォトマスク)を用い光電変換素子部、ＴＦＴ部、信号配線部とゲート配線部との交差部を除く信号配線部、ゲート配線部のエッチングを行う。それ以外は第１の実施形態と同様である。
【００５９】
ここで、本実施形態では、ゲート配線上のＳｉ膜（層間絶縁層、真性半導体層、オーミックコンタクト層）をエッチングすることから、第１〜第３の実施のように第１の導電層１０１と第２の導電層１０５が同じ材料で、エッチング選択比がとれないような層構成では実施できない。本実施形態では、第１の導電層１０１としてＣｒ、３０００Åとする。
【００６０】
第１の実施形態との製造方法の違いは、２ｎｄフォトマスク（第１の実施形態の図３（ｂ））と３ｎｄフォトマスク（第１の実施形態の図３（ｃ））のパターン形状が異なるだけで、その他は第１の実施形態と同様である。図１１（ａ）は本実施形態で用いる２ｎｄフォトマスク、図１１（ｂ）は３ｎｄフォトマスクを示す平面図である。
【００６１】
図１２は作製した１画素の模式的平面図、図１３（ａ）〜（ｃ）は１画素の模式的断面図を示す。図１３（ａ）は図１２のＡ、Ｂ、Ｃラインにおける断面図、図１３（ｂ）はＤラインにおける断面図、図１３（ｃ）はＥラインにおける断面図を示す。図１２、図１３では第１の実施形態の図１、図２、図４と同一部分は同一符号を付している。Ａ領域は光電変換素子部、Ｂ領域はＴＦＴ部、Ｃ領域は信号配線部、Ｄ領域は信号配線部とゲート配線部との交差部、Ｅ領域はゲート配線部を示す。
【００６２】
本実施形態では、図１１（ａ）のフォトマスクを用いてＴＦＴ部の真性半導体層をエッチングした後、図１１（ｂ）のフォトマスクを用いてコンタクトホールを形成する工程で、信号配線部とゲート配線部との交差部を除く信号配線部、ゲート配線部をエッチングする。
【００６３】
従って、図１３（ａ）に示すように信号配線部の真性半導体層１０３、層間絶縁層１０２、オーミックコンタクト層１０４はない。また、図１３（ｃ）に示すようにゲート配線部における真性半導体層１０３、層間絶縁層１０２、オーミックコンタクト層１０４もエッチングされ、これらの層は残っていない。なお、図１３（ｂ）に示すように信号配線部とゲート配線部との交差部には、これらの層は残っている。
【００６４】
このように本実施形態では、ガラス基板上に成膜された応力の大きい真性半導体層１０３及び層間絶縁層１０２を、光電変換素子部、ＴＦＴ部、信号配線部とゲート配線部の交差部を除く信号配線部とゲート配線部でエッチングすることにより、真性半導体層の応力をゲート配線部と信号配線部で確実に分断することができる。
【００６５】
従って、第１〜第３の実施形態に比べて、真性半導体層１０３とさらに層間絶縁層１０２による応力も分断できるので、後工程でのガラス基板１００のそりによる不良品の発生を防止でき、高性能な光電変換装置の安定生産が可能となる。
【００６６】
なお、以上の実施形態では、光電変換装置の構成や製造方法について説明したが、これらの第１〜第４の実施形態の光電変換装置を用いて放射線検出装置を構成する場合には、それらの光電変換装置の放射線入射側に放射線を可視光に変換する蛍光体を設ければ良い。放射線としては、Ｘ線の他にα線、β線、γ線等を用いることができる。
【００６７】
次に、本発明の実施態様を以下に列挙する。
【００６８】
（実施態様１） 基板上に、光電変換素子部とＴＦＴ部が絶縁層、真性半導体層を含む複数の層を積層することによって構成され、且つ、前記基板上に前記光電変換素子部とＴＦＴ部を含む複数の画素が二次元に配列された光電変換装置において、前記ＴＦＴ部と、前記ＴＦＴ部の信号を読み出す信号配線部との真性半導体層の膜厚が、前記光電変換素子部の真性半導体層の膜厚より薄いことを特徴とする光電変換装置。
【００６９】
（実施態様２） 基板上に、光電変換素子部とＴＦＴ部が絶縁層、真性半導体層を含む複数の層を積層することによって構成され、且つ、前記基板上に前記光電変換素子部とＴＦＴ部を含む複数の画素が二次元に配列された光電変換装置において、前記ＴＦＴ部と、前記ＴＦＴ部の信号を読み出す信号配線部と、前記ＴＦＴのゲート端子を駆動するためのゲート配線部との真性半導体層の膜厚が、前記光電変換素子部の真性半導体層の膜厚より薄いことを特徴とする光電変換装置。
【００７０】
（実施態様３） 前記信号配線部とゲート配線部との交差部の真性半導体層の膜厚は、前記光電変換素子部の真性半導体層の膜厚と等しいことを特徴とする実施態様２に記載の光電変換装置。
【００７１】
（実施態様４） 前記信号配線部とゲート配線部との交差部を除いて、前記信号配線部とゲート配線部の真性半導体層及び絶縁層がないことを特徴とする実施態様２に記載の光電変換装置。
【００７２】
（実施態様５） 実施態様１〜４のいずれか１項に記載の光電変換装置と、前記光電変換素子部の放射線入射側に設けられ、放射線を可視光に変換する蛍光体とを有することを特徴とする放射線検出装置。
【００７３】
（実施態様６） 基板上に、光電変換素子部とＴＦＴ部が絶縁層、真性半導体層を含む複数の層を積層することによって構成され、且つ、前記基板上に前記光電変換素子部とＴＦＴ部を含む複数の画素が二次元に配列された光電変換装置の製造方法において、前記ＴＦＴ部の真性半導体層を所定の膜厚にエッチングする際に、前記ＴＦＴ部の信号を読み出す信号配線部の真性半導体層の膜厚を同時に所定の膜厚にエッチングすることを特徴とする光電変換装置の製造方法。
【００７４】
（実施態様７） 基板上に、光電変換素子部とＴＦＴ部が絶縁層、真性半導体層を含む複数の層を積層することによって構成され、且つ、前記基板上に前記光電変換素子部とＴＦＴ部を含む複数の画素が二次元に配列された光電変換装置の製造方法において、前記ＴＦＴ部の真性半導体層の膜厚を所定の膜厚にエッチングする際に、前記ＴＦＴ部の信号を読み出す信号配線部の真性半導体層及び前記ＴＦＴのゲート端子を駆動するためのゲート配線部の真性半導体層の膜厚を同時に所定の膜厚にエッチングすることを特徴とする光電変換装置の製造方法。
【００７５】
（実施態様８） 前記信号配線部とゲート配線部との交差部の真性半導体層の膜厚は、前記光電変換素子部の真性半導体層と等しいことを特徴とする実施態様７に記載の光電変換装置の製造方法。
【００７６】
（実施態様９） 基板上に、光電変換素子部とＴＦＴ部が絶縁層、真性半導体層を含む複数の層を積層することによって構成され、且つ、前記基板上に前記光電変換素子部とＴＦＴ部を含む複数の画素が二次元に配列された光電変換装置の製造方法において、前記ＴＦＴ部の真性半導体層の膜厚を所定膜厚にエッチングした後、前記信号配線部とゲート配線部との真性半導体層及び絶縁層を除去することを特徴とする光電変換装置の製造方法。
【００７７】
（実施態様１０） 前記信号配線部とゲート配線部との交差部の前記真性半導体層と絶縁層は、除去しないことを特徴とする実施態様９に記載の光電変換装置の製造方法。
【００７８】
【発明の効果】
以上説明したように本発明によれば、ＴＦＴ部だけでなく配線部分の真性半導体層の膜厚を光電変換素子部の真性半導体層の膜厚よりも薄くすることにより、基板上に成膜された真性半導体層の応力を分断できるので、基板のそりの発生を抑制でき、高性能な光電変換装置の安定した生産を実現することができる。
【図面の簡単な説明】
【図１】本発明による第１の実施形態の光電変換装置の製造方法を説明するための図である。
【図２】本発明による第１の実施形態の光電変換装置の製造方法を説明するための図である。
【図３】本発明の第１の実施形態に用いる１画素のフォトマスクを示す図である。
【図４】本発明の光電変換装置の１画素を示す平面図である。
【図５】本発明の第２の実施形態に用いる１画素のフォトマスクを示す図である。
【図６】本発明の第２の実施形態の１画素を示す平面図である。
【図７】図６のＡ〜Ｅラインにおける断面図である。
【図８】本発明の第３の実施形態に用いる１画素のフォトマスクを示す図である。
【図９】本発明の第３の実施形態の１画素を示す平面図である。
【図１０】図９のＡ〜Ｅラインにおける断面図である。
【図１１】本発明の第４の実施形態に用いる１画素のフォトマスクを示す図である。
【図１２】本発明の第４の実施形態の１画素を示す平面図である。
【図１３】本発明の第４の実施形態の１画素を示す断面図である。
【図１４】従来例の代表的な光電変換装置を示す等価回路図である。
【図１５】従来例の光電変換装置の1画素を示す平面図である。
【図１６】従来の光電変換装置の製造に用いられる１画素のフォトマスクを示す図である。
【図１７】従来の光電変換装置の製造方法を説明するための１画素分の断面図である。
【図１８】従来の光電変換装置の製造方法を説明するための１画素分の断面図である。
【符号の説明】
１ ゲート配線
２ ゲートドライバー
３ 信号配線
４ アンプＩＣ
５ バイアス配線
６ 共通電極ドライバー
７ 光電変換素子
８ ＴＦＴ
１００ ガラス基板
１０１ 第１の導電層
１０２ 層間絶縁層
１０３ 真性半導体層
１０４ オーミックコンタクト層
１０５ 第２の導電層
１０６ ＩＴＯ膜
Claims (3)
- 基板上に、第１の導電層、絶縁層、真性半導体層、第２の導電層を順に含む複数の層を積層することによって構成された光電変換素子部と、前記基板上に、前記第１の導電層、前記絶縁層、前記真性半導体層、前記第２の導電層を順に含む複数の層を積層することによって前記光電変換素子部とは別に構成されたＴＦＴ部とを含む画素が二次元に複数配列され、前記第１の導電層からなるゲート配線により前記ＴＦＴ部の前記第１の導電層からなるゲート端子を駆動するためのゲート配線部と、前記真性半導体層上に積層された前記第２の導電層からなる信号配線により前記ＴＦＴ部の前記第２の導電層からの信号を読み出す信号配線部とを備えた光電変換装置の製造方法において、
前記光電変換素子部と、前記信号配線部と前記ゲート配線部との交差部とをマスクするフォトマスクを使用して前記真性半導体層をエッチングする工程を有し、
前記ＴＦＴ部の前記真性半導体層と、前記信号配線部と前記ゲート配線部との交差部を除く前記信号配線部の前記真性半導体層とをエッチングすることにより、前記ＴＦＴ部の前記真性半導体層の膜厚と、前記信号配線部と前記ゲート配線部との交差部を除く前記信号配線部の前記真性半導体層の膜厚とを、前記光電変換素子部の前記真性半導体層の膜厚より薄くすることを特徴とする光電変換装置の製造方法。 - 前記ゲート配線部は前記ゲート配線上に積層された真性半導体層を有し、
前記真性半導体層をエッチングする工程で前記ゲート配線部の前記真性半導体層をエッチングすることにより、前記ゲート配線部の前記真性半導体層の膜厚を、前記光電変換素子部の前記真性半導体層の膜厚より薄くすることを特徴とする請求項１に記載の光電変換装置の製造方法。 - 前記交差部の前記真性半導体層の膜厚は、前記光電変換素子部の前記真性半導体層の膜厚と等しいことを特徴とする請求項１または２に記載の光電変換装置の製造方法。
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