KR20070064095A - Method for fabricating dial damascene pattern of semiconductor device - Google Patents

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Abstract

A method for forming a dual damascene pattern in a semiconductor device is provided to prevent formation of a micro trench by using a polycrystalline silicon pattern as an etching stop layer in a dual damascene process. An interlayer dielectric(32) is formed on a lower structure(31), and a polycrystalline silicon is formed on the interlayer dielectric. The polycrystalline silicon is selectively etched to form a polycrystalline silicon pattern(33a) having an opening. A capping film(35) is formed on the entire surface until the opening is filled, and then a trench mask(36) is formed on the capping film. The capping film is etched to form a trench(37), and the interlayer dielectric under the opening is etched to form a via hole(38).

Description

반도체소자의 듀얼다마신 패턴 형성 방법{METHOD FOR FABRICATING DIAL DAMASCENE PATTERN OF SEMICONDUCTOR DEVICE}Method for forming dual damascene pattern of semiconductor device {METHOD FOR FABRICATING DIAL DAMASCENE PATTERN OF SEMICONDUCTOR DEVICE}

도 1a는 종래 기술에 따른 듀얼다마신 공정을 이용한 금속배선 제조 방법을 간략히 도시한 도면, Figure 1a is a simplified view showing a metal wire manufacturing method using a dual damascene process according to the prior art,

도 1b는 종래 기술에 따른 마이크로 트렌치를 나타낸 도면,Figure 1b is a view showing a micro trench according to the prior art,

도 2a 내지 도 2d는 종래 기술에 따른 비아 퍼스트 듀얼다마신(Via first Dual damascene) 공정의 일 예를 도시한 도면,2A to 2D illustrate an example of a Via first Dual damascene process according to the prior art;

도 3a 내지 도 3e는 본 발명의 실시 예에 따른 비아 퍼스트 듀얼다마신 공정을 도시한 공정 단면도.3A through 3E are cross-sectional views illustrating a via first dual damascene process according to an exemplary embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

31 : 하부 구조물 32 : 층간 절연막31: lower structure 32: interlayer insulating film

33a : 폴리실리콘 패턴 34 : 비아 마스크33a: polysilicon pattern 34: via mask

35 : 캡핑막 36 : 트렌치 마스크35: capping film 36: trench mask

37 : 트렌치 38 : 비아홀37: trench 38: via hole

본 발명은 반도체 제조 기술에 관한 것으로, 특히 마이크로 트렌치 발생이 억제된 듀얼다마신 패턴의 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly to a method for forming a dual damascene pattern in which micro trench generation is suppressed.

최근에 반도체소자의 금속배선으로 구리(Cu)를 적용하고자 라인 형태의 트렌치(Trench)와 비아홀(Via hole)을 동시에 형성하는 듀얼다마신(Dual damascene) 공정을 이용하고 있다.Recently, in order to apply copper (Cu) as a metal wiring of a semiconductor device, a dual damascene process of simultaneously forming a trench and a via hole in a line shape is used.

도 1a는 종래 기술에 따른 듀얼다마신 공정을 이용한 금속배선 제조 방법을 간략히 도시한 도면이고, 도 1b는 종래 기술에 따른 마이크로 트렌치를 나타낸 도면이다.FIG. 1A is a view schematically illustrating a method for manufacturing metal wiring using a dual damascene process according to the prior art, and FIG. 1B is a view showing a micro trench according to the prior art.

도 1a를 참조하면, 소정 공정이 완료된 하부 구조물(11)을 형성한 후, 하부 구조물(11) 상에 식각 저지막(12)을 형성한다.Referring to FIG. 1A, after forming a lower structure 11 in which a predetermined process is completed, an etch stop layer 12 is formed on the lower structure 11.

이어서, 식각 저지막(12) 상에 층간 절연막(ILD, 13)을 형성한다.Subsequently, interlayer insulating films ILD and 13 are formed on the etch stop layer 12.

이어서, 층간 절연막(13)을 선택적으로 식각하여 트렌치 형태의 듀얼다마신 패턴(Dual damascene, 14)을 형성한다.Subsequently, the interlayer insulating layer 13 is selectively etched to form a dual damascene pattern 14 in the form of a trench.

이어서, 듀얼다마신 패턴(14)에 매립되는 금속배선(15)을 형성한다.Subsequently, the metal wiring 15 embedded in the dual damascene pattern 14 is formed.

종래 기술의 듀얼다마신 공정에 있어서, 식각 저지막(12)으로 SiC, SiN 등이 사용된다. 하지만, 이들 물질은 유전율이 높다는 단점이 있다.In the dual damascene process of the prior art, SiC, SiN, or the like is used as the etch stop film 12. However, these materials have a disadvantage of high dielectric constant.

이를 해결하기 위해 식각 저지막(12)을 사용하지 않을 경우에는, 도 1b에 도시된 것처럼, 듀얼다마신 패턴, 특히 트렌치의 모서리가 식각이 더 되는 마이크로 트렌치(Micro trench)가 형성되는 문제가 있다.When the etch stop layer 12 is not used to solve this problem, as shown in FIG. 1B, a dual damascene pattern, in particular, a micro trench in which corners of the trench are etched is formed. .

이러한 마이크로 트렌치는 금속배선의 신뢰성을 저하시킨다.Such micro trenches reduce the reliability of the metallization.

도 2a 내지 도 2d는 종래 기술에 따른 비아 퍼스트 듀얼다마신(Via first Dual damascene) 공정의 일 예를 도시한 도면이다.2A to 2D illustrate an example of a Via first Dual damascene process according to the prior art.

도 2a에 도시된 바와 같이, 금속배선 등의 하부 구조물(21) 상에 층간 절연막(22)을 형성한 후, 층간 절연막(22) 상에 캡핑막(23)을 형성한다. 이어서, 캡핑막(23) 상에 비아 마스크(24)를 형성하기 위한 PEP 공정을 진행한다.As shown in FIG. 2A, after forming the interlayer insulating film 22 on the lower structure 21 such as metal wiring, the capping film 23 is formed on the interlayer insulating film 22. Next, a PEP process for forming the via mask 24 on the capping film 23 is performed.

이후, 비아 마스크(24)를 식각 마스크로 하여 캡핑막(23)과 층간 절연막(22)을 식각하여 비아홀(25)을 형성한다.Subsequently, the via hole 25 is formed by etching the capping layer 23 and the interlayer insulating layer 22 using the via mask 24 as an etching mask.

도 2b에 도시된 바와 같이, 비아 마스크(24)를 스트립한 후, 비아홀(25)을 채울 때까지 노보락(Novolac, 26)을 형성한다. 이후, 노보락(26)을 리세스(recess)시켜 비아홀(25)을 일부 채우는 형태로 잔류시킨다.As shown in FIG. 2B, after the via mask 24 is stripped, Novolac 26 is formed until the via hole 25 is filled. Thereafter, the novolak 26 is recessed to leave the via hole 25 partially filled.

도 2c에 도시된 바와 같이, 트렌치 마스크(27) 형성을 위한 PEP 공정을 진행한 후, 트렌치 마스크(27)를 식각 마스크로 하여 캡핑막(23)과 층간 절연막(22)을 식각하여 트렌치(28)를 형성한다.As shown in FIG. 2C, after the PEP process for forming the trench mask 27 is performed, the capping layer 23 and the interlayer insulating layer 22 are etched using the trench mask 27 as an etching mask to form the trench 28. ).

이어서, 스트립 공정을 수행함으로써, 도 2d에 도시된 바와 같이, 잔류하는 트렌치 마스크(27)를 제거하는데, 이때 노보락(26)도 동시에 스트립됨으로써 비아홀(25)이 오픈된다.Subsequently, by performing a stripping process, as shown in FIG. 2D, the remaining trench mask 27 is removed, whereby the noborac 26 is also stripped at the same time, thereby opening the via hole 25.

그러나, 상술한 바와 같은 비아 퍼스트 듀얼다마신 공정은 비아홀을 형성한 후 트렌치를 형성하기 위해 노보락(26)과 리세스 공정이라는 추가 공정 스텝을 거쳐야 한다. 이러한 노보락 및 리세스 공정은 트렌치를 형성하는 동안 비아홀을 보호하기 위하여 필요한 공정이지만 이들 공정을 거치지 않는다면 좀 더 생산성이 향 상될 것이다.However, the via first dual damascene process, as described above, requires an additional process step, a noborac 26 and a recess process, to form the trench after the via hole is formed. These noborac and recess processes are necessary to protect the via holes during trench formation, but will be more productive without these processes.

또한, 비아 퍼스트 듀얼다마신 공정의 트렌치 형성시 식각 저지막을 사용하지 않으므로 도 1b와 같은 마이크로 트렌치가 형성되는 것을 피할 수 없다는 문제가 있다.In addition, since the etch stop layer is not used to form the trench in the via first dual damascene process, there is a problem in that formation of the micro trench as shown in FIG. 1B is inevitable.

본 발명은 상기 종래 기술의 문제점을 해결하기 위한 것으로, 듀얼다마신 공정시 트렌치의 모서리에 마이크로 트렌치가 형성되는 것을 방지할 수 있는 반도체소자의 듀얼다마신 패턴 형성 방법을 제공하는데 그 목적이 있다.An object of the present invention is to provide a method of forming a dual damascene pattern of a semiconductor device capable of preventing the formation of micro trenches at the corners of the trench during the dual damascene process.

또한, 본 발명의 다른 목적은 노보락 형성 및 리세스 공정을 진행함이 없이 비아홀을 보호할 수 있는 반도체소자의 듀얼다마신 패턴 형성 방법을 제공하는데 있다.In addition, another object of the present invention is to provide a method for forming a dual damascene pattern of a semiconductor device capable of protecting via holes without proceeding with the novolak formation and recess processes.

상기 목적을 달성하기 위한 본 발명의 듀얼다마신 패턴 형성 방법은 소정 공정이 완료된 하부 구조물 상부에 층간 절연막을 형성하는 단계와, 상기 층간 절연막 상에 폴리실리콘을 형성하는 단계와, 상기 폴리실리콘을 선택적으로 식각하여 홀 형태의 오프닝을 갖는 폴리실리콘 패턴을 형성하는 단계와, 상기 폴리실리콘 패턴의 오프닝을 채울 때까지 전면에 캡핑막을 형성하는 단계와, 상기 캡핑막 상에 트렌치 마스크를 형성하는 단계와, 상기 트렌치 마스크를 식각 마스크로 하여 상기 캡핑막을 식각하여 트렌치를 형성함과 동시에 상기 트렌치 형성시 식각 저지막으로 사용된 상기 폴리실리콘 패턴을 식각 마스크로 상기 폴리실리콘 패턴의 오프닝 아 래의 층간 절연막을 식각하여 비아홀을 형성하는 단계를 포함하는 것을 특징으로 한다.The dual damascene pattern forming method of the present invention for achieving the above object comprises the steps of forming an interlayer insulating film on the lower structure, a predetermined process is completed, forming a polysilicon on the interlayer insulating film, and selectively selecting the polysilicon Forming a polysilicon pattern having an opening in the form of a hole by etching, forming a capping layer over the entire surface until the opening of the polysilicon pattern is filled, and forming a trench mask on the capping layer; Etching the capping layer using the trench mask as an etch mask to form a trench, and etching the interlayer insulating layer below the opening of the polysilicon pattern using the polysilicon pattern used as an etch stop layer when the trench is formed. To form a via hole.

또한, 본 발명에 있어서, 폴리실리콘 패턴을 형성하는 단계는 폴리실리콘 상에 감광막을 이용하여 비아홀과 동일한 크기의 오프닝을 갖는 비아 마스크를 형성하는 단계와, 비아 마스크를 식각 마스크로 하여 폴리실리콘을 식각하는 단계와, 비아 마스크를 스트립하는 단계를 포함하는 것을 특징으로 하며, 상기 폴리실리콘은 2000Å∼2500Å 두께로 형성하는 것을 특징으로 한다.In the present invention, the forming of the polysilicon pattern may include forming a via mask having an opening having the same size as the via hole on the polysilicon using a photoresist, and etching the polysilicon using the via mask as an etching mask. And a step of stripping the via mask, wherein the polysilicon is formed to a thickness of 2000 GPa to 2500 GPa.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention.

도 3a 내지 도 3e는 본 발명의 실시 예에 따른 비아 퍼스트 듀얼다마신 공정을 도시한 공정 단면도이다.3A to 3E are cross-sectional views illustrating a via first dual damascene process according to an exemplary embodiment of the present invention.

도 3a에 도시된 바와 같이, 금속배선 등의 소정 공정이 완료된 하부 구조물(31) 상에 층간 절연막(32)을 형성한 후, 층간 절연막(32) 상에 폴리실리콘(33)을 증착한다. 여기서, 층간 절연막(32)은 FSG로 형성하며, 폴리실리콘(33)은 식각 저지막 역할을 한다. 바람직하게, 폴리실리콘(33)은 2000??∼2500?? 두께로 형성한다.As shown in FIG. 3A, an interlayer insulating layer 32 is formed on the lower structure 31 on which a predetermined process such as metal wiring is completed, and then polysilicon 33 is deposited on the interlayer insulating layer 32. Here, the interlayer insulating layer 32 is formed of FSG, and the polysilicon 33 serves as an etch stop layer. Preferably, the polysilicon 33 is from 2000 ?? to 2500 ?? Form to thickness.

이어서, 폴리실리콘(33) 상에 후속 비아홀과 동일한 크기의 오프닝(도시 생략)을 갖는 비아 마스크(Via mask, 34)를 형성하기 위한 PEP 공정을 진행한다. 즉, 폴리실리콘(33) 상에 감광막(Photoresist)를 도포(Coating)한 후, 노광(Exposure) 및 현상(Develop)을 진행하여 비아 마스크(34)를 형성한다. 이상의 공정을 'PEP 공정'이라고 일컫는다.Subsequently, a PEP process is performed on the polysilicon 33 to form a via mask 34 having an opening (not shown) of the same size as a subsequent via hole. That is, after the photoresist is coated on the polysilicon 33, the via mask 34 is formed by performing exposure and development. The above process is called a "PEP process."

도 3b에 도시된 바와 같이, 비아 마스크(34)를 식각 마스크로 하여 폴리실리콘(33)을 식각하여 폴리실리콘 패턴(33a)을 형성한다. 이때, 폴리실리콘 패턴(33a)은 식각에 의해 소정 폭의 오프닝(opening, 33b)을 갖는다. 여기서, 오프닝(33b)은 홀 형태(Hole type)로서 후속 비아홀 오픈을 위한 것이다. 그리고, 폴리실리콘(33)의 식각은 RIE(Reactive Ion Etching) 방식을 이용하는데, 식각 가스로는 HBr 또는 Cl2를 사용한다.As shown in FIG. 3B, the polysilicon 33 is etched using the via mask 34 as an etch mask to form the polysilicon pattern 33a. At this time, the polysilicon pattern 33a has an opening 33b of a predetermined width by etching. Here, the opening 33b is a hole type (Hole type) for the subsequent via hole opening. In addition, the etching of the polysilicon 33 uses a Reactive Ion Etching (RIE) method, HBr or Cl 2 is used as the etching gas.

이후, 비아 마스크(34)를 스트립한다. 이때, 비아 마스크(34)가 감광막으로 형성된 물질이므로 애셔(Asher)를 이용하여 스트립한다.The via mask 34 is then stripped. In this case, since the via mask 34 is formed of a photosensitive film, the via mask 34 is stripped using an Asher.

도 3c에 도시된 바와 같이, 폴리실리콘 패턴(33a)의 오프닝(33b)을 채울 때까지 폴리실리콘 패턴(33a) 상에 캡핑막(35)을 증착한다. 여기서, 캡핑막(35)은 실레인(SiH4)을 소스로 이용한 산화막(Cap SiH4라 일컬음) 또는 다른 캡핑 산화막(Capping oxide)으로 형성한다. 상기 캡핑막(35)은 후속 식각을 통해 트렌치를 제공하므로, 예정된 깊이의 트렌치 깊이 타겟만큼의 두께로 형성한다.As shown in FIG. 3C, the capping layer 35 is deposited on the polysilicon pattern 33a until the opening 33b of the polysilicon pattern 33a is filled. Here, the capping film 35 is formed of an oxide film (called Cap SiH 4 ) or another capping oxide (SiP 4 ) using silane (SiH 4 ) as a source. Since the capping layer 35 provides a trench through subsequent etching, the capping layer 35 is formed to have a thickness equal to a trench depth target having a predetermined depth.

이어서, 캡핑막(35) 상에 트렌치 마스크(Trench mask, 36)를 형성하기 위한 PEP 공정을 진행한다. 즉, 캡핑막(35) 상에 감광막(Photoresist)를 도포(Coating)한 후, 노광(Exposure) 및 현상(Develop)을 진행하여 트렌치 마스크(36)를 형성한다. Subsequently, a PEP process is performed to form a trench mask 36 on the capping layer 35. That is, after coating a photoresist on the capping layer 35, the trench mask 36 is formed by performing exposure and development.

도 3d에 도시된 바와 같이, 트렌치 마스크(36)를 식각 마스크로 이용한 RIE 방식의 식각을 통해 트렌치(Trench, 37)와 비아홀(Via hole, 38)을 동시에 오픈시키는 듀얼다마신 공정을 진행한다. As shown in FIG. 3D, a dual damascene process for simultaneously opening the trench 37 and the via hole 38 is performed through RIE etching using the trench mask 36 as an etching mask.

먼저, 트렌치 마스크(36)를 식각 마스크로 하여 캡핑막(35)을 식각하여 라인 형태의 트렌치(37)를 오픈시킨다. 이때, 캡핑막(35) 아래의 폴리실리콘 패턴(33a)은 식각 저지막 역할을 한다. 즉, 트렌치(37) 형성을 위한 식각 공정시 높은 선택비를 가져 캡핑막(35) 식각시에 식각되지 않고 식각 저지막 역할을 수행한다. 이때, 폴리실리콘 패턴(33a)의 일부 손실이 발생할 수는 있으나, 후속 비아홀(38)의 오픈이 완료될 때까지 높은 선택비로 인해 여전히 남아 있게 된다.First, the capping layer 35 is etched using the trench mask 36 as an etch mask to open the trench 37 in a line shape. In this case, the polysilicon pattern 33a under the capping layer 35 serves as an etch stop layer. That is, since the etching process for forming the trench 37 has a high selectivity, the capping layer 35 serves as an etch stop layer without being etched during etching. At this time, some loss of the polysilicon pattern 33a may occur, but still remains due to the high selectivity until the subsequent opening of the via hole 38 is completed.

그리고, 트렌치(37) 형성시에 폴리실리콘 패턴(33a) 상부의 캡핑막(35) 식각 후 노출되는 폴리실리콘 패턴(33a)의 오프닝(33b)에 채워진 캡핑막(35)도 식각되어 폴리실리콘 패턴(33a)의 오프닝(33b)이 오픈된다.In addition, the capping layer 35 filled in the opening 33b of the polysilicon pattern 33a exposed after etching the capping layer 35 on the polysilicon pattern 33a when the trench 37 is formed is also etched to form a polysilicon pattern. The opening 33b of 33a is opened.

이처럼, 폴리실리콘 패턴(33a)이 식각 저지막 역할을 함으로써, 트렌치(37) 오픈시 트렌치(37)의 모서리에서 마이크로 트렌치가 발생하지 않는다. 그리고, 트렌치(37) 형성시에 폴리실리콘 패턴(33a)의 오프닝(33b) 아래에는 층간 절연막(32)이 존재하고, 비아홀이 아직 형성되지 않은 상태이므로 노보락 및 리세스 공정을 진행할 필요가 없다. As such, since the polysilicon pattern 33a serves as an etch stop layer, micro trenches do not occur at the corners of the trench 37 when the trench 37 is opened. When the trench 37 is formed, the interlayer insulating layer 32 is present under the opening 33b of the polysilicon pattern 33a, and no via hole has been formed yet, and thus no need to proceed with the novo and recess processes. .

연속해서, 트렌치(37) 형성시에 후에 남아있는 트렌치 마스크(36) 및 폴리실리콘 패턴(33a)을 식각 마스크로 하여 폴리실리콘 패턴(33a)의 오프닝(33b) 아래의 층간 절연막(32)을 식각되어 비아홀(38)을 오픈시킨다. 여기서, 비아홀(38)은 홀 형태가 되는데, 이는 폴리실리콘 패턴(33a)의 오프닝(33b)이 홀 형태이기 때문이다. 한편, 상기 비아홀(38)이 형성되는 동안에 폴리실리콘 패턴(33a)이 식각 저지막 역할을 하므로, 트렌치(37)는 더 이상 깊어지지 않는다. 즉, 실질적으로 비아홀(38) 오픈시에는 폴리실리콘 패턴(33a)이 식각 마스크 역할을 한다.Subsequently, the interlayer insulating film 32 under the opening 33b of the polysilicon pattern 33a is etched using the trench mask 36 and the polysilicon pattern 33a remaining after the formation of the trench 37 as an etching mask. To open the via hole 38. Here, the via hole 38 is in the form of a hole because the opening 33b of the polysilicon pattern 33a is in the form of a hole. Meanwhile, since the polysilicon pattern 33a serves as an etch stop layer while the via hole 38 is formed, the trench 37 no longer deepens. That is, when the via hole 38 is substantially opened, the polysilicon pattern 33a serves as an etching mask.

위와 같이, 트렌치 마스크(36)를 이용한 듀얼다마신 공정시 트렌치(37)와 비아홀(38)을 동시에 오픈 시킬 때, 폴리실리콘 패턴(33a)을 식각 저지막으로 사용함으로서 마이크로 트렌치가 형성되는 것을 방지할 수 있다.As described above, when the trench 37 and the via hole 38 are simultaneously opened during the dual damascene process using the trench mask 36, the micro trenches are prevented from being formed by using the polysilicon pattern 33a as an etch stop layer. can do.

도 3e에 도시된 바와 같이, 트렌치 마스크(36)를 스트립한다. 이때, 트렌치 마스크(36)가 감광막으로 형성된 물질이므로 애셔(Asher)를 이용하여 스트립한다.As shown in FIG. 3E, the trench mask 36 is stripped. At this time, since the trench mask 36 is formed of a photoresist film, the trench mask 36 is stripped using an Asher.

본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 듀얼다마신 공정시 식각 저지막으로 폴리실리콘을 사용함으로써 마이크로 트렌치가 형성되는 것을 방지할 수 있는 효과가 있다.The present invention described above has an effect of preventing the formation of micro trenches by using polysilicon as an etch stop layer during the dual damascene process.

또한, 본 발명은 듀얼다마신 공정에 있어서 노보락(Novolac) 및 리세스(Recess) 공정을 진행하지 않아도 되므로 공정을 단순화할 수 있는 효과가 있다.In addition, the present invention does not need to proceed with the Novolac and Recess processes in the dual damascene process, thereby simplifying the process.

Claims (5)

소정 공정이 완료된 하부 구조물 상부에 층간 절연막을 형성하는 단계와,Forming an interlayer insulating film on the lower structure where the predetermined process is completed; 상기 층간 절연막 상에 폴리실리콘을 형성하는 단계와,Forming polysilicon on the interlayer insulating film; 상기 폴리실리콘을 선택적으로 식각하여 홀 형태의 오프닝을 갖는 폴리실리콘 패턴을 형성하는 단계와,Selectively etching the polysilicon to form a polysilicon pattern having openings in the form of holes; 상기 폴리실리콘 패턴의 오프닝을 채울 때까지 전면에 캡핑막을 형성하는 단계와,Forming a capping film on the entire surface until the opening of the polysilicon pattern is filled; 상기 캡핑막 상에 트렌치 마스크를 형성하는 단계와,Forming a trench mask on the capping layer; 상기 트렌치 마스크를 식각 마스크로 하여 상기 캡핑막을 식각하여 트렌치를 형성함과 동시에 상기 트렌치 형성시 식각 저지막으로 사용된 상기 폴리실리콘 패턴을 식각 마스크로 상기 폴리실리콘 패턴의 오프닝 아래의 층간 절연막을 식각하여 비아홀을 형성하는 단계Forming a trench by etching the capping layer using the trench mask as an etch mask, and etching the interlayer insulating layer under the opening of the polysilicon pattern by using the polysilicon pattern used as an etch stop layer when the trench is formed. Forming via holes 를 포함하는 반도체소자의 듀얼다마신 패턴 형성 방법.Dual damascene pattern forming method of a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 폴리실리콘 패턴을 형성하는 단계는,Forming the polysilicon pattern, 상기 폴리실리콘 상에 감광막을 이용하여 상기 비아홀과 동일한 크기의 오프닝을 갖는 비아 마스크를 형성하는 단계와,Forming a via mask having an opening having the same size as that of the via hole using a photoresist on the polysilicon; 상기 비아 마스크를 식각 마스크로 하여 상기 폴리실리콘을 식각하는 단계 와,Etching the polysilicon using the via mask as an etch mask; 상기 비아 마스크를 스트립하는 단계Stripping the via mask 를 포함하는 것을 특징으로 하는 반도체소자의 듀얼다마신 패턴 형성 방법.Dual damascene pattern forming method of a semiconductor device comprising a. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 폴리실리콘은, 2000Å∼2500Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 듀얼다마신 패턴 형성 방법.The polysilicon is formed with a thickness of 2000 kPa to 2500 kPa, the dual damascene pattern forming method of a semiconductor device. 제 2 항에 있어서,The method of claim 2, 상기 폴리실리콘의 식각은 RIE 방식을 이용하는 것을 특징으로 하는 반도체소자의 듀얼다마신 패턴 형성 방법.The etching of the polysilicon is a dual damascene pattern forming method of a semiconductor device, characterized in that using the RIE method. 제 2 항에 있어서,The method of claim 2, 상기 비아 마스크를 스트립하는 단계는, 애셔를 이용하여 스트립하는 것을 특징으로 하는 반도체소자의 듀얼다마신 패턴 형성 방법.The stripping of the via mask may include stripping the via mask using asher.
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