KR100703561B1 - Method of manufacturing dual damasine pattern in a semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 듀얼 다마신 패턴 형성 방법에 관한 것으로, 특히 용해억제형 포토 레지스트(Novolac resin)를 사용하여 듀얼 다마신 패턴 형성 공정을 단순화시킨 것이다. The present invention relates to a method for forming a dual damascene pattern of a semiconductor device, and in particular, to simplify the process of forming a dual damascene pattern using a dissolution inhibiting photoresist (Novolac resin).
이를 위하여, 본 발명에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법은 하부 금속배선이 형성된 기판상에 층간 절연막과 질화막을 적층하는 단계; 질화막의 상부에 제 1 포토 레지스트를 도포하여 패턴을 형성하여 비아홀 형성 구역을 지정하는 단계; 제 1 포토 레지스트 패턴을 식각 마스크로 식각 공정을 진행하여 층간 절연막에 비아홀을 형성하는 단계; 상기 제 1 포토 레지스트 패턴의 일부를 애싱하는 단계; 열을 가하여 상기 애싱후 남아있는 제 1 포토 레지스트를 용해시켜 비아홀 내부를 충진하는 단계; 트렌치 형성을 위한 제 2 포토 레지스트를 도포하고 패턴을 형성하는 단계; 제 2 포토 레지스트 패턴을 마스크로 식각 공정을 진행하여 층간 절연막을 소정 깊이까지 식각하여 트렌치를 형성하는 단계; 비아홀 내부에 매립된 제 1 포토 레지스트와 제 2 포토 레지스트를 제거하는 단계; 및 비아홀과 트렌치 내부에 비아 플러그와 금속 배선층이 형성될 수 있도록 전기 도금을 실시하는 단계;를 포함한다. To this end, the method for forming a dual damascene pattern of a semiconductor device according to the present invention comprises the steps of: laminating an interlayer insulating film and a nitride film on a substrate on which a lower metal wiring is formed; Applying a first photoresist over the nitride film to form a pattern to designate a via hole formation region; Etching the first photoresist pattern with the etching mask to form via holes in the interlayer insulating film; Ashing a portion of the first photoresist pattern; Applying heat to dissolve the first photoresist remaining after ashing and filling the inside of the via hole; Applying a second photoresist for trench formation and forming a pattern; Etching the interlayer insulating film to a predetermined depth by etching the second photoresist pattern using a mask to form a trench; Removing the first photoresist and the second photoresist embedded in the via hole; And electroplating to form a via plug and a metal wiring layer in the via hole and the trench.
용해억제형 포토 레지스트 Dissolution Inhibition Photoresist
Description
도 1a 및 도 1f는 본 발명에 따른 듀얼 다마신 공정을 순차적으로 나타내는 단면도이다.1A and 1F are cross-sectional views sequentially illustrating the dual damascene process according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
112 : 제 1 절연막 114 : 제 1 금속 배선112: first insulating film 114: first metal wiring
116 : 제 1 확산 방지막 118 : 제 2 층간절연막116
124 : 제 1 포토 레지스트 패턴 130 : 제 2 포토 레지스트 패턴124: first photoresist pattern 130: second photoresist pattern
126 : 비아홀 132 : 트렌치126: via hole 132: trench
본 발명은 반도체 소자의 듀얼 다마신 패턴 형성 방법에 관한 것으로, 특히 용해억제형 포토 레지스트를 사용하여 비아홀을 충진하는 반도체 소자의 금속 배선 형성을 위한 듀얼 다마신 패턴 형성 방법에 관한 것이다.The present invention relates to a method of forming a dual damascene pattern of a semiconductor device, and more particularly, to a method of forming a dual damascene pattern for forming a metal wiring of a semiconductor device filling a via hole using a dissolution inhibiting photoresist.
반도체 소자가 고집적화되어 감에 따라 금속 배선의 폭이 좁아짐과 동시에 다층 구조로 금속 배선이 형성되고, 다층의 금속 배선층을 전기적으로 연결시키기 위해 비아홀이 요구된다. As semiconductor devices become more integrated, metal wirings become narrower and metal wirings are formed in a multilayer structure, and via holes are required to electrically connect the multilayer metal wiring layers.
그러나, 금속 배선의 폭이 좁아짐에 따라 저항이 증가하기 때문에 저항을 감소시키기 위해 전기 전도도가 상대적으로 우수한 구리가 반도체 소자의 금속배선에 사용되고 있다. However, since the resistance increases as the width of the metal wiring becomes narrower, copper having excellent electrical conductivity is used for the metal wiring of the semiconductor device in order to reduce the resistance.
구리는 기존의 알루미늄 배선에 비해 낮은 저항을 나타내고, 일렉트로마이그레이션(electromigration) 내성이 우수하나, 기존의 플라즈마 식각 방법으로는 배선을 형성할 수 없기 때문에 다마신(Damascene) 공정으로 층간 절연막에 비아홀 또는 트렌치를 형성한 후, 전기도금법 등에 의하여 그 내부를 구리로 매립하고 있다. Copper has lower resistance than conventional aluminum wiring and has excellent electromigration resistance. However, since the wiring cannot be formed by the conventional plasma etching method, via holes or trenches in the interlayer insulating film by the damascene process. After forming, the inside is embedded with copper by an electroplating method or the like.
층간 절연막에 비아홀 및 트렌치를 형성하는 듀얼 다마신 공정 기법은 크게 두 가지 방법으로 나뉘는데, 첫째는 금속 배선용 트렌치를 먼저 형성한 후 금속 배선간의 전기적 접속을 위한 비아홀을 형성하는 방법이고, 둘째는 비아홀을 먼저 형성한 후 트렌치를 형성하는 방법이다.The dual damascene process for forming via holes and trenches in an interlayer insulating film is largely divided into two methods. First, a trench for metal wiring is formed first, and then a via hole for electrical connection between the metal wirings is formed. It is a method of forming a trench after forming it first.
트렌치를 먼저 형성한 후 비아홀을 형성하는 방법은 집적도가 높아질수록 비아홀을 형성하는 과정에서 정렬 오차가 발생되어 다층 배선간의 전기적 접속이 이루어지지 않을 수 있다. 그리고, 정렬 오차가 발생되는 것을 방지하기 위하여 자체 정렬(Self-Aligned) 방법으로 비아홀을 형성할 수도 있으나, 트렌치의 저면이 경사지는 문제점이 발생된다. In the method of forming the trench after forming the trench first, as the degree of integration increases, an alignment error may occur in the process of forming the via hole, thereby preventing electrical connection between the multilayer wirings. In addition, although the via hole may be formed by a self-aligned method in order to prevent an alignment error from occurring, a problem occurs in that the bottom surface of the trench is inclined.
이에 따라 비아홀을 먼저 형성한 후 트렌치를 형성하는 방법이 주로 사용되며, 먼저 비아홀을 형성한 후, 트렌치 형성을 위해 비아홀내에 채워지는 반사 방지막(Bottom Anti Reflection Coating; BARC)을 채워넣는다. Accordingly, a method of forming a via hole first and then forming a trench is mainly used. First, a via hole is formed, and then a bottom anti reflection coating (BARC) filled in the via hole is filled to form the trench.
그러나, 이러한 반사 방지막을 비아홀내에 채워넣고 트렌치를 형성하는 공정을 시행하는데, 비아홀을 채워넣는 반사 방지막은 증착 공정에 의하여 반도체 기판상에 덮여지게 되나, 비아홀의 밀도에 따라 비아홀에 채워지는 반사 방지막의 양이 달라진다. However, the anti-reflection film is filled into the via hole and a trench is formed. The anti-reflection film filling the via hole is covered on the semiconductor substrate by a deposition process, but the anti-reflection film is filled in the via hole according to the density of the via hole. The amount is different.
즉, 층간 배선층을 연결하기 위하여 형성된 비아홀이 조밀한 지역에서는 반사 방지막이 비아홀 내에 적게 채워지나, 비아홀이 조밀하지 않은 지역에서는 반사 방지막이 비아홀 내에 많이 채워진다. That is, the anti-reflective film is less filled in the via hole in the region where the via hole formed to connect the interlayer wiring layer is dense, but the anti-reflective film is filled in the via hole in the region where the via hole is not dense.
비아홀이 조밀하여 반사 방지막이 적게 채워지면 트렌치를 형성하기 위한 후속의 식각 공정 시 반사 방지막이 빨리 제거되어 하부에 위치된 금속 배선이 일찍 노출되고, 이로 인해 하부 금속 배선의 표면에 식각 손상이 발생된다. If the via holes are dense and the anti-reflective film is filled, the anti-reflective film is quickly removed during the subsequent etching process to form the trench, which exposes the underlying metal wiring early, thereby causing etch damage on the surface of the lower metal wiring. .
그리고, 비아홀이 조밀하지 않은 영역에서는 반사 방지막이 많이 채워지기 때문에 트렌치를 형성하기 위한 후속의 식각 공정을 진행한 후에도 반사 방지막이 펜스 형태로 잔류된다. In the region where the via hole is not dense, the anti-reflection film is filled in a large amount, and thus the anti-reflection film remains in the form of a fence even after the subsequent etching process for forming the trench.
이와 같이 잔류된 펜스형 반사 방지막은 후속 공정을 통해 듀얼 다마신 패턴 내에 금속층을 형성할 때, Ti/TiN 또는 Ta/TaN으로 이루어진 접착층/장벽층을 형성하는 공정의 재현성을 확보하는데 방해가 되거나 또는 구리 전극 형성 시 여러 방향의 그레인이 형성되어, 원자이동(Electromigration) 현상의 원인이 되어 보이드가 형성되는 등 배선의 신뢰성을 저하시켜 반도체 소자의 신뢰성 및 전기적 특성을 저하시킨다. The fence-type anti-reflective film thus retained prevents reproducibility of the process of forming an adhesive layer / barrier layer made of Ti / TiN or Ta / TaN when forming a metal layer in the dual damascene pattern through a subsequent process, or When the copper electrode is formed, grains in various directions are formed, which causes electromigration, and thus voids are formed, thereby lowering the reliability of the wiring, thereby lowering the reliability and electrical characteristics of the semiconductor device.
본 발명은 반도체 소자의 듀얼 다마신 패턴 형성시, 용해억제형 포토 레지스트(Novolac resin)를 비아홀 형성 마스크로 사용한 후, 이를 용해시켜 형성된 비아홀에 충진시킴으로써 듀얼 다마신 패턴 공정을 단순화시키는 데 그 목적이 있다. The present invention aims to simplify the dual damascene pattern process by using a dissolution inhibiting photoresist (Novolac resin) as a via hole forming mask and filling the via hole formed by dissolving the dual damascene pattern of a semiconductor device. have.
본 발명은 EPD(End Point Detect) 장치를 이용하여 비아홀에 충진되는 용해억제형 포토 레지스트(Novolac resin)의 충진양을 측정하여 비아홀마다 포토 레지스트가 균일하게 채워지도록 함으로써, 트렌치 식각 공정 시 포토 레지스트가 적게 채워져 하부 금속 배선이 손상되거나 포토 레지스트가 많이 채워져 비아홀 종단에 펜스(fence)가 잔류하는 것을 방지하여 반도체 소자의 신뢰성을 확보하는데 그 목적이 있다. The present invention is to measure the filling amount of the Novolac resin filled in the via hole by using the End Point Detect (EPD) device to ensure that the photoresist is uniformly filled in each via hole, so that the photoresist during the trench etching process The purpose of the present invention is to secure the reliability of the semiconductor device by preventing a small amount of filling and damaging the lower metal wiring or filling a large number of photoresist to leave a fence at the end of the via hole.
상기한 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법은 하부 금속배선이 형성된 기판상에 층간 절연막과 질화막을 적층하는 단계; 상기 질화막의 상부에 제 1 포토 레지스트를 도포하여 패턴을 형성하여 비아홀 형성 구역을 지정하는 단계; 제 1 포토 레지스트 패턴을 식각 마스크로 식각 공정을 진행하여 상기 층간 절연막에 비아홀을 형성하는 단계; 상기 제 1 포토 레지스트 패턴의 일부를 애싱하는 단계; 열을 가하여 상기 애싱후 남아있는 제 1 포토 레지스트를 용해시켜 비아홀 내부를 충진하는 단계; 트렌치 형성을 위한 제 2 포토 레지스트를 도포하고 패턴을 형성하는 단계; 상기 제 2 포토 레지스트 패턴을 마스크로 식각 공정을 진행하여 상기 층간 절연막을 소정 깊이까지 식각하여 트렌치를 형성하는 단계; 상기 비아홀 내부에 매립된 상기 제 1 포토 레지스트와 상기 제 2 포토 레지스트를 제거하는 단계; 및 상기 비아홀과 트렌치 내부에 비아 플러그와 금속 배선층이 형성될 수 있도록 전기 도금을 실시하는 단계;를 포함한다. In order to achieve the above object, the method for forming a dual damascene pattern of a semiconductor device according to the present invention comprises the steps of: laminating an interlayer insulating film and a nitride film on a substrate on which a lower metal wiring is formed; Designating a via hole formation region by applying a first photoresist on the nitride film to form a pattern; Forming a via hole in the interlayer insulating layer by performing an etching process on the first photoresist pattern using an etching mask; Ashing a portion of the first photoresist pattern; Applying heat to dissolve the first photoresist remaining after ashing and filling the inside of the via hole; Applying a second photoresist for trench formation and forming a pattern; Forming a trench by etching the interlayer insulating layer to a predetermined depth by performing an etching process using the second photoresist pattern as a mask; Removing the first photoresist and the second photoresist embedded in the via hole; And electroplating to form a via plug and a metal wiring layer in the via hole and the trench.
본 발명에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법에 잇어서, 제 1 포토 레지스트에 가해지는 온도는 100~200℃ 인 것을 특징으로 한다. In the method for forming a dual damascene pattern of a semiconductor device according to the present invention, the temperature applied to the first photoresist is 100 to 200 ° C.
더 나아가, 본 발명에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법은 식각 공정을 진행한 제 1 포토 레지스트에 열을 가해 상기 비아홀 내부를 충진시킬 때 EPD(End Point Detection) 시스템을 사용하여 충진 정도를 제어하는 것을 특징으로 한다. Furthermore, the method for forming a dual damascene pattern of a semiconductor device according to the present invention uses an end point detection (EPD) system to fill the via hole by applying heat to a first photoresist subjected to an etching process. It is characterized by controlling.
이와 달리, 상기 EPD(End Point Detection) 시스템은 상기 제 1 포토 레지스트층의 제거율을 측정하여 비아홀 내부의 충진 정도를 제어할 수도 있다. In contrast, the end point detection (EPD) system may control the filling degree of the via hole by measuring the removal rate of the first photoresist layer.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시예를 설명하기로 한다. Hereinafter, an embodiment of the present invention will be described with reference to the accompanying drawings.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도들이다. 1A to 1G are cross-sectional views of devices for describing a dual damascene pattern forming method of a semiconductor device according to an embodiment of the present invention.
도 1a에서 도시된 바와 같이, 본 발명에 따른 듀얼 다마신 패턴 형성 방법을 시행하기 위한 반도체 소자(100)에는 다양한 구조물이 형성된 기판상에 제 1 절연막(112)을 패터닝하여, 제 1 금속 배선(114)이 형성된다. As shown in FIG. 1A, in the
상기 제 1 금속 배선(114)은 구리, 은, 금, 백금 중 적어도 어느 하나를 사용하여 형성되며, 구리가 사용된 경우 이의 확산을 막기 위하여, 그 상부에 제 1 확산 방지막(116)이 형성된다. The
상기 확산 방지막(116)은 SiC, SiN(Si3N4), SiOC, SiOCH 또는 SiON와 같이 그 상부에 형성되는 층간 절연막과의 식각 선택비를 조절할 수 있는 물질로 형성할 수 있다. The
상기 제 1 확산 방지막(116)의 상부에는 제 2 층간 절연막(118), 질화막(120) 및 제 2 확산 방지막(122)이 순차적으로 적층되며, 상기 질화막(120)은 하부의 제 2 층간 절연막(118)의 전면에 걸쳐 500 내지 3000Å의 두께로 형성되고, 질화막 대신에 Al2O3 등의 재료로 형성될 수도 있다. The second
상기 제 2 층간 절연막(118)은 SiO2를 근간으로 하는 모든 종류의 산화 절연막인 BPSG, SOG, HTO, PSG, HSQ, HOSP, PTFE, BCB 등으로 형성한다. The second interlayer
그리고, 상기 제 2 확산 방지막(122)의 상부에는 비아홀 형성 마스크로 사용될 수 있도록 용해억제형 포토 레지스트(Novolac resin)를 이용하여 제 1 포토 레지스트 패턴(124)을 형성한다. In addition, the first
이와 같이 구조물이 형성된 기판을 건식 식각 장치를 이용하여, 제 1 포토 레지스트 패턴(124)을 마스크로 식각하면, 도 1b에서 도시된 것과 같이, 제 2 확산 방지막(122), 질화막(120), 제 2 층간 절연막(118)의 일부가 제거되어 비아홀(126)이 형성된다. When the substrate on which the structure is formed is etched using a dry etching apparatus and the first
이로써, 제 1 금속 배선(114) 상부의 제 1 층간 절연막(116)에는 비아홀(126)이 형성된다. As a result, the
한편, 상기 제 1 포토 레지스트(124)는 용해억제형 포토 레지스트로 형성되 며, 용해억제형 포토 레지스트란 예를 들어, Novolak - DNQ계 포토 레지스트로서 최근 메모리 반도체 제조를 위한 주 포토 레지스트로서 많이 사용되고 있다. Meanwhile, the
이는 노보락 레진(novolak resin)에 DNQ (diazo-napthaquinone)라는 용해 억제물질(inhibitor)이 혼합되어 있기 때문에 광반응에 의해 구조 및 용해도가 변하는데, 원래 novolak resin은 수용액에 느린 속도로 용해되나, 용해 억제제인 DNQ를 첨가하면 레지스트 전체가 거의 녹지 않다. This is because novolak resin is mixed with a dissolution inhibitor called diazo-napthaquinone (DNQ), which changes its structure and solubility by photoreaction. The addition of the dissolution inhibitor DNQ hardly dissolves the entire resist.
그러나, 노광 후 적당히 가열해주면 화학 구조가 변해(wolf rearrangement) 현상액에 아주 잘 녹는 구조가 된다. However, if properly heated after exposure, the chemical structure changes (wolf rearrangement), which is very soluble in the developer.
즉, DNQ의 양에 따라 현상 속도가 달라지지만 대체로 레지스트만 있을 경우에는 분당 수 100 Å의 현상 속도를 가지며 충분한 양의 DNQ가 첨가된 경우 수십 Å 정도로 떨어지고 노광 후에는 이것이 3,000-4,000 Å정도로 급격히 늘어난다. 그리고, 기판과의 접착력도 우수하다. In other words, the development speed varies depending on the amount of DNQ, but in general, if there is only a resist, it has a development speed of several hundred microseconds per minute. . Moreover, the adhesive force with a board | substrate is also excellent.
노광전에는 용해되지 않으나, 노광에 의하여 용해억제제가 화학반응을 거쳐 현상액에 잘 녹는 화합물로 변하여 빛을 받은 지역은 현상액에 녹고, 빛을 받지 않은 지역에는 용해억제제가 그대로 존재하여 현상액에 녹지 않아 패턴으로 남게된다. Although it does not dissolve before exposure, the dissolution inhibitor is converted into a compound that is well dissolved in the developer through chemical reaction, and the area where the light is received melts in the developer, and the area that does not receive the light is dissolved in the developer solution. Will remain.
이러한 제 1 포토 레지스트(124)를 소정 두께만 남겨두고 제거하기 위하여, 도 1c와 같이, 애싱공정을 실행한다. In order to remove the
즉, 제 1 포토 레지스트(124)를 비아홀(126)을 매립하는 절연물로 사용하기 위해서 이들을 완전히 제거하지 않고 상기 비아홀(126)을 매립할 만큼의 두께만 남 겨둔 상태로 이를 제거한다. That is, in order to use the
이러한 애싱 공정은 예를 들어, 2000sccm 이하의 산소 플로우에서 10초 내지 20초 동안, 1Torr의 압력, 900W의 전력, 250℃의 온도 하에서 진행될 수 있다. 세부적인 애싱 공정 조건은 식각 물질에 따라 다양하게 진행할 수 있다. This ashing process may be performed, for example, under a pressure of 1 Torr, a power of 900 W, and a temperature of 250 ° C. for 10 seconds to 20 seconds in an oxygen flow of 2000 sccm or less. Detailed ashing process conditions may vary depending on the etching material.
이때, 상기 제 1 포토 레지스트(124)의 애싱 두께는 EPD(End Point Detection) 시스템을 통하여 제어할 수 있다. In this case, the ashing thickness of the
이와 같이, 상기 제 1 포토 레지스트(124)의 두께를 조절한 후, 100℃~200℃ 정도의 노광 에너지를 가하면 제 1 포토 레지스트 패턴(124)이 녹아서 도 1d와 같이, 오버 플로우(overflow) 되어, 기판에 형성된 비아홀(126)을 매립한다.As such, after adjusting the thickness of the
제 1 포토 레지스트가 비아홀(126)에 채워넣는 정도는 상기 질화막(120)을 매립 정지점으로 하는 EPD(End point Detection, 이하 EPD) 시스템을 이용한다. The first photoresist is filled in the
종래에는 증착 공정을 통하여 반사 방지막(Organic Bottom Anti-Reflection Coating)을 비아홀에 매립하였으나, 본 발명에서는 비아홀 패턴 마스크인 제 1 포토 레지스트를 광감응시켜 이를 이용하여 비아홀(126)을 매립한다. Conventionally, an organic bottom anti-reflection coating is buried in the via hole through the deposition process. However, in the present invention, the first photo resist, which is a via hole pattern mask, is photosensitive to fill the via
이에 따라, 반사 방지막 형성을 위한 증착 공정이 간소화되며, 비아홀 조밀도에 따라 반사 방지막이 적게 채워지고, 비아홀이 조밀하지 않은 영역에서는 반사 방지막이 많이 채워지는 문제점이 개선되므로 층간 절연막을 식각하여 트렌치를 형성하는 공정 동안, 비아홀 식각 밀도를 균일하게 조절할 수 있으므로 공정 능력도 향상된다. As a result, the deposition process for forming the anti-reflection film is simplified, and the problem of less filling of the anti-reflection film according to the via hole density and much of the anti-reflection film in the non-dense area of the via hole is improved. During the forming process, the via hole etching density can be controlled uniformly, thereby improving the process capability.
그리고, 기판에 형성된 비아홀 패턴의 내부에 전체적으로 균일하게 포토 레 지스트에 의한 막이 형성되기 때문에 트렌치 형성을 위한 식각 선택비를 조절하면서 층간 절연막에 트렌치를 형성하면, 식각 속도가 균일해져 식각 종료 후 절연막이 잔류하거나 과도 식각이 발생되는 것을 방지할 수 있다. Since the photoresist film is uniformly formed inside the via hole pattern formed on the substrate, when the trench is formed in the interlayer insulating film while controlling the etching selectivity for forming the trench, the etching rate becomes uniform and the insulating film is terminated after the etching is finished. Residual or excessive etching can be prevented from occurring.
도 1e에 도시된 것과 같이, 상기 제 1 포토 레지스트에 의해 형성된 절연막(128)의 상부에 트렌치 형태에 따라 제 2 포토 레지스트 패턴(130)을 형성한다. As shown in FIG. 1E, a
상기 제 2 포토 레지스트 패턴(130)에 따라, 상기 절연막(128) 및 상기 질화막(120)을 제거함과 동시에 제 2 층간 절연막(118)의 일부를 식각함에 따라, 도 1e에서 보여지는 바와 같이, 트렌치(132)가 형성된다. As shown in FIG. 1E, a trench is removed as the part of the second
즉, 트렌치가 형성될 영역의 제 2 층간 절연막(118)을 소정 깊이까지 식각하여 트렌치(132)를 형성한다. That is, the
이때, 트렌치(132)를 형성하기 위한 식각 공정은 비아홀(126)에 매립된 절연막(128)도 함께 식각되며, 잔류하는 절연막(128)이 발생되는 경우에 이는 도 1f에 도시된 바와 같이, 제 2 포토 레지스트 패턴(130)의 애싱 공정에서 함께 제거할 수 있다. In this case, the etching process for forming the
그리고, 제 1 확산방지막(116)을 제거하고, 비아홀 내에 장벽 금속층을 형성한 후, 상기 트렌치(132)와 비아홀(126) 내부에 구리가 충진될 수 있도록 전기 도금법을 수행할 수 있도록 그 내부에 시드층을 형성한다. After removing the first
제 1 확산방지막(116)을 제거하는 것은 후속 공정에서 비아홀(126)에 형성될 비아 플러그(미도시)와 제 1 구리 금속 배선(114) 사이의 저항이 증가하는 것을 방지하기 위한 것이다. Removing the first
상기 장벽 금속층은 TiN, TaN, Ta, TiW, WN, CrN 등으로 형성하며, 제 2 구리 금속 배선은 구리, 은, 금, 백금 중 적어도 어느 하나를 사용하여 형성한다.The barrier metal layer is formed of TiN, TaN, Ta, TiW, WN, CrN, and the like, and the second copper metal wire is formed using at least one of copper, silver, gold, and platinum.
전기 도금법을 수행하는 전극의 역할을 하는 시드층은 화학 기상 증착법 또는 스퍼터링(sputtering)법 등으로 구리를 증착하여 형성될 수 있다. The seed layer serving as an electrode for performing the electroplating method may be formed by depositing copper by chemical vapor deposition, sputtering, or the like.
이후에, 도 1g와 같이, 시드층 상에 전기 도금법을 이용하여 비아홀과 트렌치로 이루어진 듀얼 다마신 패턴을 매립하여 비아 플러그(134) 및 제 2 구리 금속 배선층(136)을 형성한다. Subsequently, as shown in FIG. 1G, the via
본 발명은 상기에서 개시된 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 상술한 실시 예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. The present invention is not limited to the above-described embodiments, but may be implemented in various forms, and the scope of the present invention is not limited to the above-described embodiments. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.
상술한 바와 같이, 본 발명에 따른 듀얼 다마신 패턴 형성 방법에 의하면, 비아홀을 반사방지막을 증착하여 매립하는 것이 아니라 비아홀 패턴 형성시 사용한 포토 레지스트를 이용하여 매립하기 때문에 공정이 단순화되어 반도체 소자 수율을 향상시킬 수 있다. As described above, according to the dual damascene pattern forming method according to the present invention, the via hole is buried by using a photoresist used in forming the via hole pattern rather than depositing the anti-reflection film, thereby simplifying the semiconductor device yield. Can be improved.
또한, 비아홀에 매립된 포토 레지스트는 트렌치 형성시와 트렌치 형성을 위한 사용한 포토 레지스트의 제거시 함께 제거될 수 있으므로 트렌치 내부에 펜스(Fence)가 발생되지 않기 때문에 구리 배선 공정시 구리의 금속 저항을 안정화시킴 에 따라 반도체 소자의 신뢰성을 향상시킬 수 있다. In addition, since the photoresist buried in the via hole can be removed at the time of trench formation and removal of the used photoresist for trench formation, fences are not generated inside the trench, thereby stabilizing copper metal resistance during the copper wiring process. As a result, the reliability of the semiconductor device can be improved.
그리고, 광감응성을 가진 포토 레지스트를 EPD 시스템을 통하여 비아홀 내부에 균일하게 채워넣기 때문에 트렌치를 형성하기 위한 식각 공정 시 포토 레지스트가 적게 채워져 하부 금속 배선이 손상되는 것이 방지된다. In addition, since the photosensitive photoresist is uniformly filled in the via hole through the EPD system, the photoresist is less filled during the etching process for forming the trench, thereby preventing the lower metal wiring from being damaged.
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| KR1020050132353A KR100703561B1 (en) | 2005-12-28 | 2005-12-28 | Method of manufacturing dual damasine pattern in a semiconductor device |
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- 2005-12-28 KR KR1020050132353A patent/KR100703561B1/en not_active IP Right Cessation
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