KR100379551B1 - Method for Fabricating of Semiconductor Device Using the Dual Damascene Process - Google Patents
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Abstract
본 발명은 소자의 전기적 특성을 향상시키기 위한 듀얼 다마신 공정을 이용한 반도체 소자의 제조방법에 관한 것으로, 반도체 기판상에 배리어막과 제 1 층간 절연막과 식각 정지막과 제 2 층간 절연막과 하드 마스크막을 차례로 형성하는 단계와, 상기 하드 마스크막과 제 2 층간 절연막과 식각 정지막과 제 1 층간 절연막을 선택적으로 제거하여 복수개의 비아홀을 형성하는 단계와, 상기 비아홀을 포함한 전면에 소정 두께의 반사 방지막을 형성하는 단계와, 상기 비아홀 및 그에 인접한 영역에 형성된 상기 반사 방지막이 노출되도록 상기 하드 마스크막을 선택적으로 제거하는 단계와, 전면 식각 공정으로 상기 비아홀 상부에 형성된 반사방지막을 제거하는 단계와, 상기 선택적으로 제거된 하드 마스크막을 마스크로 이용하여 상기 제 2 층간 절연막을 선택적으로 제거하여 트랜치를 형성하는 단계와, 상기 비아홀 하부에 잔존하는 반사방지막을 제거하여 상기 비아홀과 트랜치로 이루어지는 듀얼 다마신 구조의 콘택홀을 형성하는 단계와, 상기 콘택홀에 금속을 매립하여 금속배선을 형성하는 단계를 포함하여 형성한다.The present invention relates to a method for manufacturing a semiconductor device using a dual damascene process for improving the electrical characteristics of the device. The present invention provides a barrier film, a first interlayer insulating film, an etch stop film, a second interlayer insulating film, and a hard mask film on a semiconductor substrate. Forming a plurality of via holes by sequentially removing the hard mask film, the second interlayer insulating film, the etch stop film, and the first interlayer insulating film; and forming an anti-reflection film having a predetermined thickness on the entire surface including the via holes. Forming a layer, selectively removing the hard mask layer to expose the anti-reflection layer formed in the via hole and an area adjacent to the via hole, and removing the anti-reflection layer formed on the via hole by an entire surface etching process; The second interlayer insulating film is removed by using the removed hard mask film as a mask. Forming a trench by selectively removing the trench; forming a contact hole having a dual damascene structure formed of the via hole and the trench by removing an anti-reflection film remaining under the via hole; Forming a wiring.
Description
본 발명은 반도체 소자에 관한 것으로 특히, 다양한 밀도, 사이즈(Size) 및 깊이(Depth)를 갖는 콘택 공정의 전기적 특성을 향상시키기 위한 듀얼 다마신 공정을 이용한 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device using a dual damascene process for improving electrical characteristics of a contact process having various densities, sizes, and depths.
이하, 첨부된 도면을 참조하여 종래 듀얼 다마신 공정을 이용한 반도체 소자의 제조방법을 설명하면 다음과 같다.Hereinafter, a method of manufacturing a semiconductor device using a conventional dual damascene process will be described with reference to the accompanying drawings.
도 1은 종래 기술에 따른 반도체 소자의 단면도이고, 도 2는 종래 반도체 소자의 불량 패턴을 보인 단면 사진이다.1 is a cross-sectional view of a semiconductor device according to the prior art, Figure 2 is a cross-sectional photograph showing a bad pattern of a conventional semiconductor device.
종래 기술에 따른 반도체 소자는 도 1에 도시된 바와 같이, 우선, 반도체 기판(11)상에 배리어막(12)을 증착하고 상기 배리어막(12)상에 소정 두께의 제 1 층간 절연막(13)을 형성한다.In the semiconductor device according to the related art, as shown in FIG. 1, first, a barrier layer 12 is deposited on a semiconductor substrate 11, and a first interlayer insulating layer 13 having a predetermined thickness is formed on the barrier layer 12. To form.
이어, 상기 제 1 층간 절연막(13)의 표면상에 식각 정지막(14)을 증착한다.Subsequently, an etch stop layer 14 is deposited on the surface of the first interlayer insulating layer 13.
여기서, 상기 배리어막(12) 및 식각 정지막(14)은 상기 제 1 층간 절연막(13)과 식각 선택비가 다른 물질 예를 들어, 상기 제 1 층간 절연막(13)이 산화막이면 상기 배리어막(12)과 식각 정지막(14)은 질화막으로 형성한다.The barrier layer 12 and the etch stop layer 14 may be formed of a material having an etch selectivity different from that of the first interlayer insulating layer 13. For example, when the first interlayer insulating layer 13 is an oxide layer, the barrier layer 12 may be formed. ) And the etch stop film 14 are formed of a nitride film.
이어, 상기 식각 정지막(14)상에 제 2 층간 절연막(15)과 하드 마스크막(16)을 차례로 형성한다.Subsequently, a second interlayer insulating layer 15 and a hard mask layer 16 are sequentially formed on the etch stop layer 14.
여기서, 상기 제 2 층간 절연막(15)은 산화막으로 형성하고, 상기 하드 마스크막(16)은 SiOxNy등의 무기 ARC막으로 형성한다.Here, the second interlayer insulating film 15 is formed of an oxide film, and the hard mask film 16 is formed of an inorganic ARC film such as SiO x N y .
이어, 포토 및 식각 공정으로 상기 하드 마스크막(16)과 제 2 층간절연막(15)과, 식각 정지막(14)과, 제 1 층간 절연막(13)과, 배리어막(12)을 선택적으로 제거하여 복수개의 비아홀을 형성한다.Subsequently, the hard mask layer 16, the second interlayer dielectric layer 15, the etch stop layer 14, the first interlayer dielectric layer 13, and the barrier layer 12 are selectively removed by photo and etching processes. To form a plurality of via holes.
그리고, 상기 비아홀을 포함한 전면에 반사방지막(유기 BARC(Bottom Anti Reflective Coating))막(17)을 증착한다.An antireflection film (organic BARC (Bottom Anti Reflective Coating)) film 17 is deposited on the entire surface including the via hole.
이때, 상기 바이홀이 30∼70% 가량 매립되도록 상기 반사방지막(17)을 증착한다.In this case, the anti-reflection film 17 is deposited to fill the bi-hole by about 30 to 70%.
그리고, 트랜치 형성을 위하여 반도체 기판(11)의 전면에 포토레지스트(18)를 도포하고 노광 및 현상 공정으로 상기 비아홀 및 그에 인접한 식각 정지막(14) 노출되도록 상기 포토레지스트(18)를 선택적으로 패터닝한다.Then, the photoresist 18 is coated on the entire surface of the semiconductor substrate 11 to form a trench, and the photoresist 18 is selectively patterned to expose the via hole and the etch stop layer 14 adjacent thereto through an exposure and development process. do.
이어, 패터닝된 상기 포토레지스트(18)를 마스크로 이용하여 상기 반사방지막(17)과, 하드 마스크막(16)과, 제 2 층간 절연막(15)을 선택적으로 제거하여 트랜치(20)를 형성한다.Next, the trench 20 is formed by selectively removing the antireflection film 17, the hard mask film 16, and the second interlayer insulating film 15 using the patterned photoresist 18 as a mask. .
상기 비아홀을 매립하기 위하여 사용되는 반사방지막이 리플로우(Reflow)하면서 바이홀의 사이즈, 깊이 그리고 패턴 밀도에 따라서 상기 하드 마스크막(16) 상부에 형성되는 반사방지막(17)의 두께가 달라지고, 비아홀의 측면에서의 상기 반사방지막(17)이 얇아져 트랜치 식각 공정에서 도 1 내지 도 2의 a 영역에 나타난 바와 같이 마이크로 트랜치(Micro Trench)가 발생된다.As the anti-reflection film used to fill the via hole is reflowed, the thickness of the anti-reflection film 17 formed on the hard mask layer 16 is changed according to the size, depth, and pattern density of the via hole, and the via hole is changed. The anti-reflection film 17 on the side surface of the thin film is formed to form a micro trench as shown in region a of FIGS. 1 and 2 in the trench etching process.
또한, 상기 하드 마스크막(16) 상부에 형성되는 반사방지막(17)의 두께와 상기 비아홀에 채워지는 반사방지막(17)의 깊이가 일정하지 않으므로 일정한 식각 깊이를 이룰 수 없기 때문에 도 2의 b 영역에 나타난 바와 같이, 비아홀 에지부 측면에 반사방지막 측벽이 형성되고 그 후면에 폴리머(19)가 생성되어 크라운 웰이 발생되게 된다.In addition, since the thickness of the anti-reflection film 17 formed on the hard mask layer 16 and the depth of the anti-reflection film 17 filled in the via hole are not constant, a constant etching depth cannot be achieved, thereby, region b of FIG. 2. As shown in the figure, the sidewall of the anti-reflection film is formed on the side of the via hole edge portion, and the polymer 19 is formed on the rear surface thereof to generate the crown well.
따라서, 상기와 같은 종래의 듀얼 다마신 공정을 이용한 반도체 소자의 제조방법은 다음과 같은 문제점이 있다.Therefore, the method of manufacturing a semiconductor device using the conventional dual damascene process as described above has the following problems.
첫째, 반사방지막이 리플로우함에 따라서 바아홀 에지의 반사방지막의 두께가 얇아지므로 후속 트랜치 식각 공정에서 마이크로 트랜치가 발생되는 불량이 유발된다.First, as the anti-reflection film reflows, the thickness of the anti-reflection film at the bar hole edge becomes thin, which causes a defect in which micro trenches are generated in a subsequent trench etching process.
둘째, 반사방지막의 증착 두께가 일정하지 않아 일정한 식각 깊이를 이루지 못함으로 인하여 바아홀 측면에 BARC 측벽이 형성되고 그 후면에 폴리머가 생성됨에 따라서 크라운 웰이 발생되는 불량이 유발된다.Second, the BARC sidewall is formed on the side of the bar hole and the polymer is formed on the back side of the bar hole because the deposition thickness of the anti-reflection film is not constant so that the defect of the crown well is generated.
셋째, 비아홀 크기, 깊이 그리고 밀도 차이로 인한 반사방지막의 두께 및 필링(Filling) 깊이 차이가 발생되므로 소자의 집적도를 증가시킬 때마다 필링 깊이(Filling Depth) 허용치를 다시 설정해야 하는 등 공정상에 번거로움이 많다.Third, the difference in the thickness and filling depth of the anti-reflection film due to the difference in via hole size, depth, and density occurs, so that the filling depth allowance must be reset every time the device density is increased. There is much.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 마이크로 트랜치 및 크라운 웰 발생을 억제하여 소자의 특성을 향상시키기 위한 듀얼 다마신 공정을 이용한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.An object of the present invention is to provide a method for manufacturing a semiconductor device using a dual damascene process to improve the characteristics of the device by suppressing the occurrence of micro trench and crown well to solve the above problems.
도 1은 종래 기술에 따른 반도체 소자의 단면도1 is a cross-sectional view of a semiconductor device according to the prior art
도 2는 종래 반도체 소자의 불량 패턴을 보인 단면 사진2 is a cross-sectional photograph showing a bad pattern of a conventional semiconductor device
도 3a 내지 도 3k는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도3A through 3K are cross-sectional views illustrating a process of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
도면의 주요 부분에 대한 부호 설명Explanation of symbols for the main parts of drawings
31 : 반도체 기판 32 : 배리어막31 semiconductor substrate 32 barrier film
33 : 제 1 층간 절연막 34 : 식각 정지막33: first interlayer insulating film 34: etch stop film
35 : 제 2 층간 절연막 36 : 하드 마스크막35 second interlayer insulating film 36 hard mask film
37 : 제 1 포토레지스트 38 : 비아홀37: first photoresist 38: via hole
39 : 반사방지막 40 : 제 2 포토레지스트39: antireflection film 40: second photoresist
41 : 트랜치 42 : 배리어 금속막41 trench 42 barrier metal film
43 : 금속막 43a : 금속 배선43 metal film 43a metal wiring
상기와 같은 목적을 달성하기 위한 본 발명에 따른 듀얼 다마신 공정을 이용한 반도체 소자의 제조방법은 반도체 기판상에 배리어막과 제 1 층간 절연막과 식각 정지막과 제 2 층간 절연막과 하드 마스크막을 차례로 형성하는 단계와, 상기 하드 마스크막과 제 2 층간 절연막과 식각 정지막과 제 1 층간 절연막을 선택적으로 제거하여 복수개의 비아홀을 형성하는 단계와, 상기 비아홀을 포함한 전면에 소정 두께의 반사 방지막을 형성하는 단계와, 상기 비아홀 및 그에 인접한 영역에 형성된 상기 반사 방지막이 노출되도록 상기 하드 마스크막을 선택적으로 제거하는 단계와, 전면 식각 공정으로 상기 비아홀 상부에 형성된 반사방지막을 제거하는 단계와, 상기 선택적으로 제거된 하드 마스크막을 마스크로 이용하여 상기 제 2 층간 절연막을 선택적으로 제거하여 트랜치를 형성하는 단계와, 상기 비아홀 하부에 잔존하는 반사방지막을 제거하여 상기 비아홀과 트랜치로 이루어지는 듀얼 다마신 구조의 콘택홀을 형성하는 단계와, 상기 콘택홀에 금속을 매립하여 금속배선을 형성하는 단계를 포함하여 형성함을 특징으로 한다.In the method of manufacturing a semiconductor device using the dual damascene process according to the present invention for achieving the above object, a barrier film, a first interlayer insulating film, an etch stop film, a second interlayer insulating film, and a hard mask film are sequentially formed on a semiconductor substrate. Forming a plurality of via holes by selectively removing the hard mask film, the second interlayer insulating film, the etch stop film, and the first interlayer insulating film, and forming an anti-reflection film having a predetermined thickness on the entire surface including the via holes. Selectively removing the hard mask layer to expose the anti-reflective layer formed on the via hole and an area adjacent to the via hole, and removing the anti-reflective layer formed on the via hole by an entire surface etching process. Selectively using the second interlayer insulating film using a hard mask film as a mask Forming a trench by removing the trench; forming a contact hole having a dual damascene structure formed of the via hole and the trench by removing the anti-reflection film remaining under the via hole; and filling a metal wiring in the contact hole Forming comprising the step of forming.
이하, 첨부된 도면을 참조하여 본 발명에 따른 듀얼 다마신 공정을 이용한 반도체 소자의 제조방법을 설명하면 다음과 같다.Hereinafter, a method of manufacturing a semiconductor device using a dual damascene process according to the present invention will be described with reference to the accompanying drawings.
도 3a 내지 도 3k는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도이다.3A to 3K are cross-sectional views illustrating a process of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
우선, 도 3a에 도시된 바와 같이 반도체 기판(31)상에 배리어막(32)을 증착하고 상기 배리어막(32)상에 소정 두께의 제 1 층간 절연막(33)을 증착한다.First, as shown in FIG. 3A, a barrier film 32 is deposited on the semiconductor substrate 31, and a first interlayer insulating film 33 having a predetermined thickness is deposited on the barrier film 32.
이어, 상기 제 1 층간 절연막(33)의 표면상에 식각 정지막(34)을 증착하고, 상기 식각 정지막(34)상에 소정 두께의 제 2 층간 절연막(35)을 형성한다.Subsequently, an etch stop layer 34 is deposited on the surface of the first interlayer insulating layer 33, and a second interlayer insulating layer 35 having a predetermined thickness is formed on the etch stop layer 34.
여기서, 상기 제 1 , 제 2 층간 절연막(33)(35)은 산화막이고, 상기 배리어막(32)과 식각 정지막(34)은 질화막이다.Here, the first and second interlayer insulating films 33 and 35 are oxide films, and the barrier film 32 and the etch stop film 34 are nitride films.
이어, 상기 제 2 층간 절연막(35)의 특성 및 두께차로 인한 하부막의 반사도를 제어하기 위하여 상기 제 2 층간 절연막(35)상에 하드 마스크막(36)을 형성한다.Subsequently, a hard mask layer 36 is formed on the second interlayer insulating layer 35 to control the reflectivity of the lower layer due to the characteristics and thickness difference of the second interlayer insulating layer 35.
여기서, 상기 하드 마스크막(36)은 실리콘 옥시질화막(SiOxNy)을 포함하는 무기 ARC 물질로 형성하며, 그 두께는 차후에 형성될 비아홀 깊이의 1∼30%가 되도록 한다.The hard mask layer 36 may be formed of an inorganic ARC material including a silicon oxynitride layer (SiO x N y ), and the thickness thereof may be 1 to 30% of a depth of a via hole to be formed later.
그리고, 도 3b에 도시된 바와 같이 상기 하드 마스크막(36)상에 제 1 포토레지스트(37)를 도포하고 노광 및 현상 공정으로 상기 제 1 포토레지스트(37)를 선택적으로 패터닝한다.As shown in FIG. 3B, the first photoresist 37 is coated on the hard mask layer 36, and the first photoresist 37 is selectively patterned by an exposure and development process.
이어, 도 3c에 도시된 바와 같이 상기 패터닝된 제 1 포토레지스트(37)를 마스크로 이용하여 상기 베리어막(32)이 노출되도록 상기 하드 마스크막(36)과, 제 2 층간 절연막(35)과 식각 정지막(34)과, 제 1 층간 절연막(33)을 선택적으로 제거하여 복수개의 비아홀(38)을 형성한 후에 상기 제 1 포토레지스트(37)를 제거한다.Next, as shown in FIG. 3C, the hard mask layer 36, the second interlayer insulating layer 35, and the barrier layer 32 are exposed using the patterned first photoresist 37 as a mask. After the etch stop layer 34 and the first interlayer insulating layer 33 are selectively removed to form a plurality of via holes 38, the first photoresist 37 is removed.
이어, 도 3d에 도시된 바와 같이 상기 비아홀(38)을 포함한 반도체 기판(31)의 전면에 반사 방지막(유기 BARC막)(39)을 증착한다.Next, as shown in FIG. 3D, an antireflection film (organic BARC film) 39 is deposited on the entire surface of the semiconductor substrate 31 including the via hole 38.
여기서, 상기 반사방지막(39)은 상기 하드 마스크막(36)의 두께에 따라서 상기 비아홀(38) 깊이의 70∼100%까지 매립되도록 형성한다.The anti-reflection film 39 may be formed to fill up to 70 to 100% of the depth of the via hole 38 according to the thickness of the hard mask layer 36.
상기 반사방지막(39)의 두께는 상기 하드 마스크막(36)의 두께에 따라 증착하되, 상기 하드 마스크의 두께가 상기 비아홀(38) 깊이의 1∼30%일 때, 상기 반사방지막(39)의 두께는 상기 비아홀(38) 깊이의 100∼70%가 되도록 한다.The thickness of the anti-reflection film 39 is deposited according to the thickness of the hard mask film 36. When the thickness of the hard mask is 1 to 30% of the depth of the via hole 38, the anti-reflection film 39 The thickness is 100 to 70% of the depth of the via hole 38.
이어, 도 3e에 도시된 바와 같이 상기 반도체 기판(31)의 전면에 제 2 포토레지스트(40)를 도포하고 노광 및 현상 공정으로 상기 비아홀(38) 및 그에 인접한 영역에 형성된 상기 반사방지막(39)이 노출되도록 상기 제 2 포토레지스트(40)를 선택적으로 패터닝한다.Subsequently, as illustrated in FIG. 3E, the second photoresist 40 is coated on the entire surface of the semiconductor substrate 31, and the anti-reflection film 39 formed in the via hole 38 and the region adjacent thereto is exposed and developed. The second photoresist 40 is selectively patterned so that it is exposed.
그리고, 도 3f에 도시된 바와 같이 상기 패터닝된 제 2 포토레지스트(40)를 마스크로 이용하여 상기 하드 마스크막(36)을 선택적으로 제거한다.As shown in FIG. 3F, the hard mask layer 36 is selectively removed using the patterned second photoresist 40 as a mask.
이때, 상기 제 2 포토레지스트(40)에 의해 마스킹되지 않는 영역의 상기 하드 마스크막(36)은 완전히 제거되어 그 하부의 제 2 층간 절연막(35)이 노출되게 된다.In this case, the hard mask layer 36 in a region not masked by the second photoresist 40 is completely removed to expose the second interlayer insulating layer 35 below.
이어, 도 3g에 도시된 바와 같이 전면 식각(Blanket Etch) 공정으로 상기 비아홀(38) 상부의 상기 반사방지막(39)을 선택적으로 제거한다.Subsequently, as illustrated in FIG. 3G, the anti-reflection film 39 on the via hole 38 is selectively removed by a blanket etching process.
이때, 상기 하드 마스크막(36)이 제거됨에 따라서 노출되어진 제 2 층간 절연막(35) 상부도 소정 부분 제거되게 된다.In this case, as the hard mask layer 36 is removed, a portion of the exposed second interlayer insulating layer 35 is also removed.
이어, 도 3h에 도시된 바와 같이 상기 선택적으로 제거된 하드 마스크막(36)을 마스크로 이용하여 상기 제 2 층간 절연막(35)을 선택적으로 제거하여 트랜치(41)를 형성한다.Next, as illustrated in FIG. 3H, the trench 41 is formed by selectively removing the second interlayer insulating layer 35 using the selectively removed hard mask layer 36 as a mask.
이후, 상기 제 2 포토레지스트(40)와 반사방지막(39)을 제거하여 상기 비아홀(38)과 트랜치(41)로 이루어진 듀얼 다마신 구조의 콘택홀을 형성한다.Thereafter, the second photoresist 40 and the anti-reflection film 39 are removed to form a contact hole having a dual damascene structure formed of the via hole 38 and the trench 41.
그리고, 도 3i에 도시된 바와 같이, 상기 콘택홀(38)(41)을 포함한 반도체 기판(31)의 전면에 배리어 금속막(42)을 증착한다.As shown in FIG. 3I, a barrier metal film 42 is deposited on the entire surface of the semiconductor substrate 31 including the contact holes 38 and 41.
이어, 도 3j에 도시된 바와 같이 전면에 금속막(43)을 증착한다.Subsequently, a metal film 43 is deposited on the entire surface as shown in FIG. 3J.
이후, 도 3k에 도시된 바와 같이 화학적 기계적 연마(CMP) 공정으로 상기 하드 마스크막(36) 상부에 형성된 배리어 금속막(42)의 표면이 노출되도록 상기 금속막(43)을 선택적으로 제거하여 금속 배선(43a)을 형성하여 본 발명에 따른 반도체 소자를 완성한다.Thereafter, as illustrated in FIG. 3K, the metal layer 43 is selectively removed to expose the surface of the barrier metal layer 42 formed on the hard mask layer 36 by a chemical mechanical polishing (CMP) process. The wiring 43a is formed to complete the semiconductor element according to the present invention.
상기와 같은 본 발명의 듀얼 다마신 공정을 이용한 반도체 소자의 제조방법은 다음과 같은 효과가 있다.The method of manufacturing a semiconductor device using the dual damascene process of the present invention as described above has the following effects.
첫째, 비아홀 패턴의 밀도 차에 따른 비아홀의 매립 깊이(Filling Depth) 차이를 최소화할 수 있으므로 트랜치 형성시 일정한 식각 깊이를 얻을 수 있다.First, since the difference in filling depth of the via hole due to the density difference of the via hole pattern can be minimized, a constant etching depth can be obtained when forming the trench.
둘째, 트랜치 식각시에 비아홀 상부 측면에 BARC가 없고 비아홀 하부의 반사방지막막의 두께가 일정하므로 비아홀 주위에서 마이크로 트랜치나 크라운 웰의 발생을 방지할 수 있으므로 소자의 전기적 특성을 향상시킬 수 있다.Second, since there is no BARC on the upper side of the via hole and the thickness of the anti-reflection film under the via hole is constant during the trench etching, it is possible to prevent the occurrence of micro trenches or crown wells around the via hole, thereby improving the electrical characteristics of the device.
셋째, 전면 식각 공정으로 비아홀 상부의 BARC를 제거함에 따라서 BARC의 깊이가 얕아지므로 식각 공정의 속도를 향상시킬 수 있다.Third, since the depth of the BARC becomes shallower by removing the BARC on the upper part of the via hole by the front etching process, the speed of the etching process may be improved.
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