KR100480893B1 - Method for forming inductor of semiconductor device - Google Patents
Method for forming inductor of semiconductor device Download PDFInfo
- Publication number
- KR100480893B1 KR100480893B1 KR10-2002-0062830A KR20020062830A KR100480893B1 KR 100480893 B1 KR100480893 B1 KR 100480893B1 KR 20020062830 A KR20020062830 A KR 20020062830A KR 100480893 B1 KR100480893 B1 KR 100480893B1
- Authority
- KR
- South Korea
- Prior art keywords
- etch stop
- stop layer
- oxide film
- etching
- inductor
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 28
- 239000004065 semiconductor Substances 0.000 title claims abstract description 8
- 238000005530 etching Methods 0.000 claims abstract description 38
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 22
- 239000010949 copper Substances 0.000 claims abstract description 22
- 229910052802 copper Inorganic materials 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 6
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 6
- 239000010703 silicon Substances 0.000 claims abstract description 6
- 238000005498 polishing Methods 0.000 claims abstract description 5
- 238000000151 deposition Methods 0.000 claims abstract description 3
- 239000007789 gas Substances 0.000 claims description 11
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 3
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 239000002184 metal Substances 0.000 abstract description 20
- 229910052751 metal Inorganic materials 0.000 abstract description 20
- 230000007547 defect Effects 0.000 abstract description 4
- 239000012528 membrane Substances 0.000 abstract 1
- 230000003071 parasitic effect Effects 0.000 description 4
- 230000001052 transient effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000001247 metal acetylides Chemical class 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/10—Inductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Inorganic Chemistry (AREA)
- General Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Semiconductor Integrated Circuits (AREA)
- Coils Or Transformers For Communication (AREA)
Abstract
본 발명은 반도체 소자의 인덕터 형성방법을 개시한다. 개시된 본 발명의 인덕터 형성방법은, 소정의 하지층이 형성된 실리콘 기판 상에 제1식각정지층, 제1산화막, 제2식각정지층 및 제2산화막을 차례로 형성하는 단계와, 상기 제2산화막의 일부분을 식각하는 단계와, 상기 제2식각정지층이 노출되도록 상기 결과물에 대한 과도 식각을 수행하여 식각된 제2산화막 부분의 측벽 하단에 발생된 제1μ-트렌치를 제거하는 단계와, 상기 노출된 제2식각정지층 부분을 식각 제거하는 단계와, 상기 제2식각정지층이 제거되어 노출된 제1산화막 부분을 식각하는 단계와, 상기 제1식각정지층이 노출되도록 상기 결과물에 대한 과도 식각을 수행하여 식각된 제1산화막 부분의 측벽 하단에 발생된 제2μ-트렌치를 제거하는 단계와, 상기 제2산화막 상에 식각된 제2산화막, 제2식각정지층, 제1산화막 부분을 매립하도록 구리막을 증착하는 단계와, 상기 제2산화막이 노출될 때까지 상기 구리막을 연마하는 단계를 포함한다. 본 발명에 따르면, 이중의 식각정지층을 적용함으로써 μ-트렌치에 의한 결함 발생을 최대한 억제시킬 수 있으며, 이에 따라, 인덕터 금속으로서 구리를 적용함에 있어서의 공정 마진을 확보할 수 있다. The present invention discloses a method of forming an inductor of a semiconductor device. The disclosed inductor forming method of the present invention comprises the steps of sequentially forming a first etch stop layer, a first oxide film, a second etch stop layer and a second oxide film on a silicon substrate on which a predetermined base layer is formed; Etching a portion, performing excessive etching on the resultant to expose the second etch stop layer, and removing the first micron trench generated at the bottom of the sidewall of the etched second oxide layer; Etching away the portion of the second etch stop layer, etching the exposed portion of the first oxide layer from which the second etch stop layer is removed, and performing excessive etching on the resultant to expose the first etch stop layer. And removing the second micron trenches formed on the bottom of the sidewall of the etched first oxide film portion, and filling the second oxide film, the second etch stop layer, and the first oxide film portion on the second oxide film. membrane By depositing, when the second oxide film is exposed and a step of polishing the copper film. According to the present invention, by applying a double etch stop layer, it is possible to suppress the occurrence of defects caused by the trenches as much as possible, thereby securing a process margin in applying copper as an inductor metal.
Description
본 발명은 반도체 소자의 인덕터 형성방법에 관한 것으로, 보다 상세하게는, 인덕터 금속으로서 구리(CU)를 적용함에 있어서의 공정 마진(process margin)을 확보하기 위한 방법에 관한 것이다. The present invention relates to a method for forming an inductor of a semiconductor device, and more particularly, to a method for securing a process margin in applying copper (CU) as an inductor metal.
인덕터(Inductor)는 고주파 수신/발신을 위한 회로의 한 요소(element)로서 회로 내에서 코일과 같은 역할을 하며, 그리고, 반도체 제조 공정에서는 일반적으로 나선(spiral) 형태의 금속 패턴으로 구현된다. 이러한 인덕터는 무선 통신 시장의 확대와 더불어 부상하고 있는 RF 소자 및 아날로그 소자에 필수적으로 사용되며, 그 특성은 충실도(Quality factor)로 나타내어진다. An inductor acts as a coil in a circuit as an element of a circuit for high frequency reception / emission, and is generally implemented as a spiral metal pattern in a semiconductor manufacturing process. These inductors are essential for RF and analog devices, which are emerging with the expansion of the wireless communication market, and their characteristics are represented by a quality factor.
여기서, 상기 충실도는 1∼2GHz 대역에서 인덕터 금속의 저항이 큰 영향을 미치는 바, 상기 인덕터 금속의 두께를 두껍게 하는 것이 일반적이고, 또한, 구조적으로 사각형 구조 보다 원형 구조가 유리하고, 게다가, 배선간의 간격이 작을수록 유리하고, 그리고, 중심이 비어있는 구조가 유리한 것으로 알려져 있다. 상기 중심이 비어있는 구조의 경우, 비워두는 인덕터 중심 부분의 지름은 전체 인덕터 지름의 1/3 정도가 적절한 것으로 알려져 있다.Here, the fidelity of the inductor metal has a large effect on the resistance of the inductor metal in the band of 1 to 2 GHz. In general, the thickness of the inductor metal is thicker, and the circular structure is more advantageous than the rectangular structure. It is known that the smaller the gap is, the more advantageous it is, and a structure with an empty center is advantageous. In the case of the structure in which the center is empty, the diameter of the center portion of the inductor left blank is known to be about 1/3 of the total inductor diameter.
도 1a 내지 도 1c는 전형적인 인덕터들을 도시한 평면도로서, 여기서, 도 1a는 사각형(rectangular type) 구조의 인덕터를, 도 1b는 원형(circular type) 구조의 인덕터를, 그리고, 도 1c는 솔레노이드형(solenoid type) 구조의 인덕터를 각각 나타낸다. 또한, 도면부호 10a, 10b, 10c는 각각 인덕터를 나타낸다. 1A to 1C are plan views showing typical inductors, where FIG. 1A is a rectangular type inductor, FIG. 1B is a circular type inductor, and FIG. 1C is a solenoid type ( each solenoid type) inductor. Reference numerals 10a, 10b, and 10c denote inductors, respectively.
도 2는 인덕터 금속의 두께에 따른 충실도를 도시한 그래프로서, 충실도는 인덕터 금속의 두께를 8,000Å에서 20,000Å으로 증가시킴에 따라 대략 5에서 8로 증가되었음을 볼 수 있다. 이것은 인덕터 금속의 두께 증가로 인한 기생 캐패시턴스의 증가는 작지만 기생 저항성분이 크게 작아진 것에 기인한 결과이며, 이로부터, 인덕터 금속 두께에 따른 인덕턴스(Inductance)의 변화는 거의 없다는 것을 알 수 있다. FIG. 2 is a graph showing the fidelity according to the thickness of the inductor metal, and the fidelity was increased from about 5 to 8 as the thickness of the inductor metal was increased from 8,000 mW to 20,000 mW. This is because the increase in the parasitic capacitance due to the increase in the thickness of the inductor metal is small, but the parasitic resistance component is greatly reduced. From this, it can be seen that there is almost no change in inductance according to the thickness of the inductor metal.
도 3은 인덕터의 회전(turn) 수에 따른 인덕턴스 및 충실도 변화를 도시한 그래프로서, 인덕턴스는 인덕터 금속의 회전(turn) 수가 많아짐에 따라 증가되는 반면, 충실도는 회전 수가 5.5에서 가장 크고, 그 이상의 회전수에서는 오히려 감소되고 있는 것을 볼 수 있다. 이것은 회전수 증가에 따른 인덕턴스 증가분 보다 기생 저항과 기생 캐패시턴스가 증가되어 충실도가 감소하기 때문이다.3 is a graph showing the change in inductance and fidelity according to the number of turns of the inductor, where the inductance increases as the number of turns of the inductor metal increases, while the fidelity is the largest at 5.5 and more It can be seen that the rotation is decreasing. This is because the parasitic resistance and the parasitic capacitance are increased more than the inductance increase due to the rotational speed, thereby reducing the fidelity.
결국, 인덕터 물질로 사용되는 금속의 두께가 1.5∼2㎛이면서 2∼2nH의 인덕턴스를 가지는 인덕터로 측정된 충실도는 7∼10인데, 같은 두께의 구리(Cu)로 대체하는 경우에 충실도 값이 크게 증가됨이 실험적으로 제시되었는 바, 고속(high speed)이 요구되는 제품뿐만 아니라 RF 소자를 위해서는 저항이 낮은 구리의 도입이 필요하다. As a result, the fidelity measured with an inductor having a thickness of 1.5 to 2 μm and having an inductance of 2 to 2 nH is 7 to 10, and the fidelity value is large when replacing with copper (Cu) having the same thickness. The increase has been experimentally suggested, requiring the introduction of low-resistance copper for RF devices as well as products requiring high speed.
그러나, 인덕터 금속으로서 구리를 적용하는 경우, 구리는 금속막을 식각하는 기존의 방법과는 달리 상감법, 즉, 다마신(damascene)법을 이용하여야 하므로 고단차의 산화막을 식각하게 하는데, 수㎛의 두꺼운 산화막을 식각할 경우에는, 도 4a에 도시된 바와 같이, 식각된 산화막 부분의 측벽 하단에 μ-트렌치(44)가 발생하게 되고, 이러한 μ-트렌치(44) 발생 부위가 계속되는 식각에서, 도 4b에 도시된 바와 같이, 식각정지층(42)에 가장 빨리 도달하게 되어, 상기 식각정지층(42)을 제거하기 위한 후속의 과도 식각(over etch)에서 다른 부위에 비해 상대적으로 과도 식각 정도가 심하게 나타나며, 이는 불량으로 이어진다. 결국, 인덕터 금속으로서의 구리의 적용은 공정 마진 측면에서 매우 불리하다.However, in the case of applying copper as an inductor metal, the copper has to use a damascene method, that is, a damascene method, unlike the conventional method of etching a metal film. In the case of etching the thick oxide film, as shown in FIG. 4A, a μ-trench 44 is generated at the bottom of the sidewall of the etched oxide part, and in the etching in which the μ-trench 44 generation site continues, FIG. As shown in FIG. 4B, the etch stop layer 42 is reached the fastest, so that the subsequent etch rate for removing the etch stop layer 42 has a relatively high degree of excessive etching compared to other parts. Appears severely, which leads to failure. As a result, the application of copper as an inductor metal is very disadvantageous in terms of process margin.
도 4a 및 도 4b에서, 미설명된 도면부호 41은 소정의 하지층을 포함한 실리콘 기판을, 그리고, 43은 산화막을 각각 나타낸다. 4A and 4B, reference numeral 41, which is not described, denotes a silicon substrate including a predetermined base layer, and 43, which denotes an oxide film, respectively.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서,인덕터 금속으로서 구리를 적용함에 있어서의 공정 마진을 확보할 수 있는 반도체 소자의 인덕터 형성방법을 제공함에 그 목적이 있다. Accordingly, an object of the present invention is to provide a method for forming an inductor of a semiconductor device capable of securing a process margin in applying copper as an inductor metal.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 소정의 하지층이 형성된 실리콘 기판 상에 제1식각정지층, 제1산화막, 제2식각정지층 및 제2산화막을 차례로 형성하는 단계; 상기 제2산화막의 일부분을 식각하는 단계; 상기 제2식각정지층이 노출되도록 상기 결과물에 대한 과도 식각을 수행하여 식각된 제2산화막 부분의 측벽 하단에 발생된 제1μ-트렌치를 제거하는 단계; 상기 노출된 제2식각정지층 부분을 식각 제거하는 단계; 상기 제2식각정지층이 제거되어 노출된 제1산화막 부분을 식각하는 단계; 상기 제1식각정지층이 노출되도록 상기 결과물에 대한 과도 식각을 수행하여 식각된 제1산화막 부분의 측벽 하단에 발생된 제2μ-트렌치를 제거하는 단계; 상기 제2산화막 상에 식각된 제2산화막, 제2식각정지층, 제1산화막 부분을 매립하도록 구리막을 증착하는 단계; 및 상기 제2산화막이 노출될 때까지 상기 구리막을 연마하는 단계를 포함하는 인덕터 형성방법을 제공한다. In order to achieve the above object, the present invention comprises the steps of sequentially forming a first etch stop layer, a first oxide film, a second etch stop layer and a second oxide film on a silicon substrate on which a predetermined base layer is formed; Etching a portion of the second oxide film; Performing excessive etching on the resultant to expose the second etch stop layer, thereby removing the first micron trench generated at the bottom of the sidewall of the etched second oxide layer; Etching away the exposed second etch stop layer portion; Etching the exposed portion of the first oxide layer by removing the second etch stop layer; Performing a second over-etch on the resultant to expose the first etch stop layer to remove the second micron trench generated at the bottom of the sidewall of the etched first oxide layer; Depositing a copper film on the second oxide film to bury the second oxide film, the second etch stop layer, and a portion of the first oxide film; And polishing the copper film until the second oxide film is exposed.
여기서, 상기 제1 및 제2식각정지층은 질산화막(Oxynitride), 실리콘질화막 (silicon nitride) 및 실리콘 카바이드(silicon carbide)로 구성된 그룹으로부터 선택되는 어느 하나로 이루어진다. The first and second etch stop layers may be formed of any one selected from the group consisting of an oxynitride, silicon nitride, and silicon carbide.
또한, 상기 제2 및 제1산화막을 식각하는 단계는 CxFy, O2, Ar, N2 및 H2로 이루어진 그룹으로부터 선택되는 어느 하나 이상의 혼합 가스를 사용하여 수행하며, 상기 제1 및 제2트렌치를 제거하기 위한 과도 식각은 CxFy, CxHyFz, O2, Ar, N2 및 H2로 이루어진 그룹으로부터 선택되는 어느 하나 이상의 홉합 가스를 사용하여 수행하고, 상기 노출된 제2식각정지층을 식각하는 단계는 CxFy, O2 및 Ar으로 구성된 그룹으로부터 선택되는 어느 하나 이상의 혼합 가스를 사용하여 수행한다. The etching of the second and first oxide layers may be performed using at least one mixed gas selected from the group consisting of CxFy, O2, Ar, N2, and H2, and removing the first and second trenches. Transient etching is performed using any one or more combination gas selected from the group consisting of CxFy, CxHyFz, O2, Ar, N2 and H2, and etching the exposed second etch stop layer is CxFy, O2 and Ar It is carried out using any one or more mixed gas selected from the group consisting of.
본 발명에 따르면, 식각될 산화막의 두께를 낮춤과 아울러 이중의 식각정지층을 적용함으로써 μ-트렌치에 의한 결함 발생을 최대한 억제시킬 수 있으며, 이에 따라, 인덕터 금속으로서 구리를 적용함에 있어서의 공정 마진을 확보할 수 있다. According to the present invention, by reducing the thickness of the oxide film to be etched and applying a double etch stop layer, it is possible to suppress the occurrence of defects caused by the trenches as much as possible, and thus, the process margin in applying copper as the inductor metal. Can be secured.
(실시예)(Example)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 5a 내지 도 5e는 본 발명의 실시예에 따른 인덕터 형성방법을 설명하기 위한 공정별 단면도이다. 5A through 5E are cross-sectional views illustrating processes of forming an inductor according to an exemplary embodiment of the present invention.
도 5a를 참조하면, 소정의 하지층(도시안됨)이 형성된 실리콘 기판(51) 상에 제1식각정지층(52)과 제1산화막(53), 제2식각정지층(54) 및 제2산화막(55)을 차례로 형성한다. 여기서, 상기 제1 및 제2식각정지층(52, 54)은 산화막에 대해 식각 선택비(etch selectivity)가 우수한 물질, 예컨데, 질산화막(Oxynitride), 실리콘질화막(silicon nitride) 또는 실리콘 카바이드(silicon carbide) 등을 이용한다. 계속해서, 인덕터를 형성하고자 하는 제2산화막 부분을 CxFy, O2, Ar, N2 및 H2 등의 가스를 조합한 가스를 이용하여 식각 제거한다. 이때, 식각된 제2산화막 부분의 측벽 하단에는 제1μ-트렌치(56)가 발생된다.Referring to FIG. 5A, the first etch stop layer 52, the first oxide film 53, the second etch stop layer 54, and the second etch stop layer 52 are formed on a silicon substrate 51 on which a predetermined base layer (not shown) is formed. The oxide film 55 is formed in sequence. The first and second etch stop layers 52 and 54 may be formed of a material having excellent etch selectivity with respect to an oxide film, for example, an oxide nitride, silicon nitride, or silicon carbide. carbides). Subsequently, the portion of the second oxide film on which the inductor is to be formed is etched away by using a combination of gases such as CxFy, O2, Ar, N2, and H2. In this case, a first μ- trench 56 is generated at the lower end of the sidewall of the etched second oxide layer.
도 5b를 참조하면, 제2식각정지층(54)이 노출되도록 상기 기판 결과물에 대한 과도 식각 공정을 수행하고, 이를 통해, 상기 제2산화막(55)의 식각시에 발생된 제1μ-트렌치를 제거한다. 여기서, 상기 과도 식각 공정은 CxFy, CxHyFz, O2, Ar, N2 및 H2 등의 가스를 적절히 조합한 가스를 사용하여 수행한다. Referring to FIG. 5B, an excessive etching process is performed on the resultant of the substrate to expose the second etching stop layer 54. As a result, the first μ-trench generated during the etching of the second oxide layer 55 may be formed. Remove In this case, the transient etching process is performed by using a combination of gases such as CxFy, CxHyFz, O2, Ar, N2 and H2 as appropriate.
도 5c를 참조하면, 노출된 제2식각정지층 부분을 CxFy, O2 및 Ar 등의 가스를 조합한 가스를 이용하여 식각 제거한다. Referring to FIG. 5C, the exposed second etch stop layer is etched away using a gas including CxFy, O2, and Ar.
도 5d를 참조하면, 노출된 제1산화막 부분을 CxFy, O2, Ar, N2 및 H2 등의 가스를 조합한 가스를 사용하여 식각한다. 이때, 앞서와 마찬가지로 식각된 제1산화막 부분의 측벽 하단에는 제2μ-트렌치(57)가 발생된다. 이때, 상기 제2μ-트렌치(57)는 이전 단계에서 발생한 제1μ-트렌치를 제거한 이후이므로, 산화막을 1회로 식각하는 경우에 비하여 상대적으로 양호한 정도의 수준으로 발생된다. Referring to FIG. 5D, the exposed first oxide layer portion is etched using a gas including CxFy, O2, Ar, N2, and H2. In this case, as described above, the second μ- trench 57 is formed at the lower end of the sidewall of the etched first oxide layer. In this case, since the second μ- trench 57 is removed after the first μ-trench generated in the previous step, the second μ- trench 57 is generated at a relatively good level compared to the case of etching the oxide film once.
도 5e를 참조하면, 상기 기판 결과물에 대해 CxFy, CxHyFz, O2, Ar, N2 및 H2 등의 가스를 적절히 조합한 가스를 사용하여 과도 식각 공정을 수행하고, 이를 통해, 제1산화막(52)의 식각시에 발생된 제2μ-트렌치를 식각 제거한다. 이때, 상기 과도 식각 공정은 위치에 따른 로딩 이펙트(loading effect)를 상쇄시킬 수 있을 정도의 충분한 과도 식각으로 수행한다. Referring to FIG. 5E, a transient etching process is performed using a gas in which CxFy, CxHyFz, O2, Ar, N2, and H2 are properly combined with respect to the substrate resultant, and thus, the first oxide film 52 The second micro trench formed during the etching is etched away. At this time, the transient etching process is performed with a sufficient excessive etching enough to cancel the loading effect (loading effect) according to the position.
이후, 상기 단계까지의 기판 결과물 상에 제2산화막, 제2식각정지층 및 제1산화막이 식각 제거된 부분이 매립되도록 구리막을 증착한 다음, 예컨데, 제2산화막(55)이 노출될 때까지 상기 구리막에 대한 화학적기계연마(Chemical Mechanical Polishing)를 수행함으로써 구리 재질의 인덕터를 형성한다.Thereafter, a copper film is deposited on the substrate resultant up to the above step so that the portion where the second oxide film, the second etch stop layer and the first oxide film are etched away is buried, and then, for example, until the second oxide film 55 is exposed. By performing chemical mechanical polishing (Chemical Mechanical Polishing) on the copper film to form an inductor made of copper.
전술한 바와 같은 본 발명의 방법에 따르면, 고단차의 산화막을 식각할 때 발생하는 μ-트렌치를 식각될 산화막의 두께를 낮춤과 아울러 이중의 식각정지층을 적용하는 것에 의해 용이하게 제거할 수 있기 때문에 상기 μ-트렌치에 기인하는 결함 발생을 방지할 수 있으며, 따라서, 본 발명은 인덕터 금속으로서 구리를 용이하게 적용할 수 있다.자세하게, 본원발명은 종래의 고단차 산화막을 제1 및 제2산화막으로 분리하고, 아울러, 식각정지층 또한 제1식각정지층과 제2식각정지층으로 분리하여 각 산화막에 대한 2회의 식각을 진행한다. 이때, 종래와 비교해서 상대적으로 낮은 두께의 산화막을 식각함에 따라, 각 산화막을 식각할 때 μ-트렌치의 발생 정도는 낮아지며, 아울러, 후속의 과도 식각시에도 μ-트렌치 발생 부위에서의 과도 식각 정도 또한 다른 부위에 비해 크게 나타나지 않게 된다. 따라서, 본 발명은 μ-트렌치 발생 정도를 낮춤으로써 μ-트렌치에 기인하는 결함을 최소화시킬 수 있으며, 그래서, 인덕터 금속으로 구리를 적용함에 있어서의 공정 마진을 확보할 수 있게 된다. According to the method of the present invention as described above, by reducing the thickness of the oxide film to be etched when the high-difference oxide film is etched, it can be easily removed by applying a double etch stop layer. Therefore, it is possible to prevent the occurrence of defects due to the [mu]-trench, and accordingly, the present invention can easily apply copper as the inductor metal. In addition, the etch stop layer is also divided into a first etch stop layer and a second etch stop layer to perform two etching for each oxide film. At this time, by etching the oxide film having a relatively low thickness as compared with the conventional method, the degree of generation of μ-trench becomes lower when etching each oxide film, and the degree of excessive etching at the μ-trench generation site even in the subsequent over etching. It also does not appear much larger than other parts. Therefore, the present invention can minimize the defects caused by the trenches by lowering the degree of occurrence of the trenches, thereby ensuring a process margin in applying copper to the inductor metal.
한편, 상기한 본 발명의 실시예에 있어서, 제1 및 제2식각정지층(52, 54)은 그들의 두께합이 산화막을 1회의 식각하는 경우에 적용된 식각정지층의 두께와 유사하도록 함이 바람직하며, 또한, 제2식각정지층(54)은 제1식각정지층(52)에 가깝게 형성함이 바람직하므로 상기 제2산화막(53)의 두께를 얇게 함이 바람직하다.Meanwhile, in the above-described embodiment of the present invention, the first and second etch stop layers 52 and 54 are preferably such that the sum of their thicknesses is similar to the thickness of the etch stop layer applied when the oxide film is etched once. Also, since the second etch stop layer 54 is preferably formed close to the first etch stop layer 52, it is preferable to make the thickness of the second oxide film 53 thin.
이상에서와 같이, 본 발명은 이중의 식각정지층을 적용함에 따라 고단차의 산화막을 식각할 때 발생하는 μ-트렌치를 효과적으로 제거할 수 있으며, 이에 따라, 인덕터 금속으로서 구리를 적용함으로써 충실도가 높은 인덕터를 형성할 수 있으면서도 공정 마진도 확보할 수 있다. As described above, according to the present invention, by applying the double etch stop layer, it is possible to effectively remove the μ- trench generated when etching the high-difference oxide film, and thus, by applying copper as the inductor metal, high fidelity is achieved. While inductors can be formed, process margins can be secured.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다. In addition, this invention can be implemented in various changes in the range which does not deviate from the summary.
도 1a 내지 도 1c는 전형적인 인덕터들을 도시한 평면도. 1A-1C are top views of typical inductors.
도 2는 인덕터 금속 두께에 따른 충실도(Quality factor)를 도시한 그래프.2 is a graph showing the quality factor according to the thickness of the inductor metal.
도 3은 인덕터 회전(turn) 수에 따른 인덕턴스 및 충실도 변화를 도시한 그래프.3 is a graph showing inductance and fidelity changes with inductor turns.
도 4a 및 도 4b는 종래 기술에 따른 구리 인덕터 형성방법에서의 문제점을 설명하기 위한 단면도.4A and 4B are cross-sectional views illustrating problems in the method of forming a copper inductor according to the prior art.
도 5a 내지 5e는 본 발명의 실시예에 따른 인덕터 형성방법을 설명하기 위한 공정별 단면도. Figures 5a to 5e is a cross-sectional view for each process for explaining the inductor forming method according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
51 : 실리콘 기판 52 : 제1식각정지층51: silicon substrate 52: first etch stop layer
53 : 제1산화막 54 : 제2식각정지층53: first oxide layer 54: second etch stop layer
55 : 제2산화막 56,57 : μ-트렌치55 second oxide film 56,57 μ- trench
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0062830A KR100480893B1 (en) | 2002-10-15 | 2002-10-15 | Method for forming inductor of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0062830A KR100480893B1 (en) | 2002-10-15 | 2002-10-15 | Method for forming inductor of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040033620A KR20040033620A (en) | 2004-04-28 |
| KR100480893B1 true KR100480893B1 (en) | 2005-04-07 |
Family
ID=37333033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0062830A KR100480893B1 (en) | 2002-10-15 | 2002-10-15 | Method for forming inductor of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100480893B1 (en) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020058288A (en) * | 2000-12-29 | 2002-07-12 | 박종섭 | Manufacturing method for semiconductor device |
| US6444517B1 (en) * | 2002-01-23 | 2002-09-03 | Taiwan Semiconductor Manufacturing Company | High Q inductor with Cu damascene via/trench etching simultaneous module |
| KR20020072133A (en) * | 2001-03-09 | 2002-09-14 | 주식회사 하이닉스반도체 | Method for Fabricating of Semiconductor Device Using the Dual Damascene Process |
| US6455885B1 (en) * | 1998-12-21 | 2002-09-24 | Megic Corporation | Inductor structure for high performance system-on-chip using post passivation process |
-
2002
- 2002-10-15 KR KR10-2002-0062830A patent/KR100480893B1/en not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6455885B1 (en) * | 1998-12-21 | 2002-09-24 | Megic Corporation | Inductor structure for high performance system-on-chip using post passivation process |
| KR20020058288A (en) * | 2000-12-29 | 2002-07-12 | 박종섭 | Manufacturing method for semiconductor device |
| KR20020072133A (en) * | 2001-03-09 | 2002-09-14 | 주식회사 하이닉스반도체 | Method for Fabricating of Semiconductor Device Using the Dual Damascene Process |
| US6444517B1 (en) * | 2002-01-23 | 2002-09-03 | Taiwan Semiconductor Manufacturing Company | High Q inductor with Cu damascene via/trench etching simultaneous module |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040033620A (en) | 2004-04-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6910907B2 (en) | Contact for use in an integrated circuit and a method of manufacture therefor | |
| US7754574B2 (en) | Optimum padset for wire bonding RF technologies with high-Q inductors | |
| JP2007300143A (en) | Spiral inductor formed in semiconductor substrate and method for forming inductor | |
| US7557038B2 (en) | Method for fabricating self-aligned contact hole | |
| JP2005340398A (en) | Semiconductor device and manufacturing method thereof | |
| US6743725B1 (en) | High selectivity SiC etch in integrated circuit fabrication | |
| KR100480893B1 (en) | Method for forming inductor of semiconductor device | |
| KR100482029B1 (en) | Method for forming mim capacitor | |
| US6998321B2 (en) | Method for forming inductor in semiconductor device | |
| US6699792B1 (en) | Polymer spacers for creating small geometry space and method of manufacture thereof | |
| KR100948297B1 (en) | Semiconductor device and method of manufacturing the semiconductor device | |
| KR20040101008A (en) | Manufacturing method for semiconductor apparatus | |
| KR20030050951A (en) | Method for forming metal wiring of semiconductor device | |
| US20050074905A1 (en) | Inductors in semiconductor devices and methods of manufacturing the same | |
| US7691754B2 (en) | Method for removing photoresist layer and method of forming opening | |
| KR100477547B1 (en) | Method for forming inductor of semiconductor device | |
| KR100528070B1 (en) | Method for fabricating contact hole and stack via | |
| US6878601B1 (en) | Method for fabricating a capacitor containing metastable polysilicon | |
| KR100444167B1 (en) | A Multi-step Shaping Method of Contact Hole | |
| KR100564526B1 (en) | Method of manufacturing inductor in a semiconductor device | |
| US6281092B1 (en) | Method for manufacturing a metal-to-metal capacitor utilizing only one masking step | |
| KR100418093B1 (en) | Method of forming a contact of semiconductor device | |
| KR100528795B1 (en) | Method of manufacturing inductor in a semiconductor device | |
| KR100500936B1 (en) | Method for forming contact hole | |
| KR100327581B1 (en) | Method for metal line of a semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| N231 | Notification of change of applicant | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20080218 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |