KR100665405B1 - Method of forming a metal line in semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 금속배선 형성 방법에 관한 것으로, 금속층 상부에 텅스텐을 이용한 하드마스크 층을 증착함으로써, 고단차의 금속층을 패터닝할 수 있고, 하드마스크 층을 제거하지 않고 콘택 플러그를 형성할 수 있으며, 수직한 형상의 비아 플러그를 형성하여 비아 플러그 하부의 임계치수가 작아지는 현상을 방지하여 금속배선 패턴의 저항을 감소할 수 있어, 소자의 특성을 향상할 수 있는 반도체 소자의 금속배선 형성 방법에 관한 것이다.
The present invention relates to a method for forming a metal wiring of a semiconductor device, by depositing a hard mask layer using tungsten on the metal layer, it is possible to pattern a high level metal layer, and to form a contact plug without removing the hard mask layer. In addition, by forming a via plug having a vertical shape, it is possible to reduce the resistance of the metal wiring pattern by preventing a phenomenon in which the critical dimension of the bottom of the via plug is reduced, thereby improving the characteristics of the device. It is about.
금속배선, 하드마스크 금속층, 고단차 금속층 식각Metal wiring, hard mask metal layer, high level metal layer etching
Description
도 1a 및 1b는 종래의 SiON 하드마스크층을 이용하여 형성된 반도체 소자의 금속배선 영역을 나타낸 SEM(Scanning Electron Microscope) 사진이다.1A and 1B are scanning electron microscope (SEM) photographs showing metal wiring regions of a semiconductor device formed using a conventional SiON hard mask layer.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 금속배선 형성 방법을 설명하기 위한 단면들이다. 2A through 2E are cross-sectional views illustrating a method of forming metal wirings of a semiconductor device according to the present invention.
도 3은 본 발명에 따른 금속배선 형성 방법에 있어서, 금속배선층과 하드 마스크 금속층간에 금속 접합층을 적용한 단면도이다.3 is a cross-sectional view in which a metal bonding layer is applied between a metal wiring layer and a hard mask metal layer in the metal wiring forming method according to the present invention.
도 4는 본 발명에 따른 금속배선 형성 방법에 있어서, 하드 마스크 금속층상부에 반사방지막을 적용한 단면도이다.4 is a cross-sectional view of applying an antireflection film on the hard mask metal layer in the metal wiring forming method according to the present invention.
도 5는 본 발명에 따라 형성된 텅스텐 하드마스크 영역과 상부의 텅스텐 플러그를 나타낸 SEM 사진이다.
FIG. 5 is a SEM photograph showing a tungsten hard mask region and a tungsten plug formed thereon according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
110 : 반도체 기판 112 : 접합부110
114 : 하부 구조 116, 140 : 층간 절연막
114:
118 : 콘택 홀 120 : 콘택 플러그118: contact hole 120: contact plug
122 : 금속배선층 124 : 하드마스크 금속층122: metal wiring layer 124: hard mask metal layer
126 : 감광막 패턴 130 : 금속 배선126: photosensitive film pattern 130: metal wiring
142 : 비아 플러그 132 : 금속 접합층142: via plug 132: metal bonding layer
134 : 반사방지막
134: antireflection film
본 발명은 반도체 소자의 금속배선 형성 방법에 관한 것으로, 고단차(High Aspect Ration)를 갖는 알루미늄(Aluminum; Al)을 식각하여 금속배선을 패터닝 하는 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming metal wirings of a semiconductor device, and more particularly, to a method of patterning metal wirings by etching aluminum (Al) having a high aspect ratio.
종래의 고단차를 갖는 금속층을 패터닝(Patterning) 하는 방법으로는 감광막 마스크(Photo Mask)를 이용하는 방법, SiON으로 구성된 하부 반사 방지막(Bottom ARC; BARC)을 이용하는 방법, SiON으로 구성된 하드마스크층을 이용하는 방법 및 다마신(Damascene) 공정을 이용한 패터닝 방법을 적용하여 고단차의 금속배선을 패터닝 하였다. As a method of patterning a metal layer having a high step, a method using a photo mask, a method using a bottom ARC (BARC) made of SiON, and a hard mask layer made of SiON are used. The method and the patterning method using the damascene process were applied to pattern the high level metal wiring.
상술한 방법들을 간략히 살펴보면, 먼저, 감광막 마스크를 이용하는 방법은 0.18㎛이하의 디자인 룰을 갖는 저단차의 저밀도의 금속배선을 형성하는데 주로 사 용된다. 이를 살펴보면 다음과 같다. 소정의 구조가 형성된 반도체 구조물 상에 금속층을 증착한 다음 감광막을 도포한다. 포토 리소그라피(Photo Lithography) 공정을 실시하여 감광막 패턴을 형성한다. 감광막 패턴을 식각 마스크로 하는 식각공정을 실시하여 금속층을 패터닝하여 금속배선을 형성한다. 하지만, 상술한 감광막 마스크를 이용하는 방법은 감광막 패턴의 마진이 작아 금속층의 두께 증가에 제한(감광막의 마진이 작아 두꺼운 금속층을 완전히 식각하지 못함)이 있고, 고단차를 갖는 금속배선의 식각이 어렵다. 또한 감광막 패턴으로 인해 임계치수가 높아진다. Briefly looking at the above-described methods, first, a method using a photoresist mask is mainly used to form a low-level low-density metal wiring having a design rule of 0.18 μm or less. This is as follows. A metal layer is deposited on the semiconductor structure on which the predetermined structure is formed, and then a photosensitive film is applied. Photolithography is performed to form a photoresist pattern. An etching process using the photoresist pattern as an etching mask is performed to pattern the metal layer to form metal wiring. However, the method using the above-described photoresist mask has a small margin of the photoresist pattern, thereby limiting the increase in the thickness of the metal layer (the photoresist has a small margin, which does not fully etch the thick metal layer), and the etching of the metal wiring having a high step is difficult. In addition, the critical dimension is increased due to the photoresist pattern.
다음으로, SiON으로 구성된 하부 반사 방지막(Bottom ARC; BARC)을 이용하는 방법은 저단차의 고밀집도를 갖는 금속배선 형성에 사용하는 방법으로, 금속층 및 얇은 두께의 SiON막을 형성한다. 감광막 패턴을 형성한 다음 감광막 패턴을 식각마스크로 하는 식각공정을 실시하여 SiON 및 금속층을 식각한다. 이때 SiON이 베리어 역할을 하여 감광막의 두께를 어느 정도 줄일 수 있지만, 기본적인 감광막 마진 확보를 할 수 없게 되어 고 단차의 금속층을 식각하여 금속배선을 형성할 때는 많은 문제점이 있다. Next, a method using a bottom anti-reflection film (BRC) made of SiON is used to form a metal wiring having a low density and high density, and forms a metal layer and a thin SiON film. After the photoresist pattern is formed, an etching process using the photoresist pattern as an etching mask is performed to etch the SiON and the metal layer. At this time, the SiON acts as a barrier to reduce the thickness of the photoresist film to some extent, but the basic photoresist margin cannot be secured, and there are many problems when forming a metal wiring by etching a high level metal layer.
상술한 바와 같이 감광막 패턴을 이용한 금속배선의 패턴은 패턴의 밀집도가 증가할수록 금속패턴의 임계치수가 감소하게 되고, 이로써, 감광막 패턴의 단차가 증가하게 되어 감광막 패턴의 붕괴위험성이 발생하게 된다. 이를 극복하기 위해 저 단차를 갖는 감광막 패턴을 형성하게 되고, 이 때문에 감광막 패턴의 마진이 감소하게 된다. 이를 해결하기 위해 다마신 공정과 SiON 하드마스크를 이용한 방법이 도입되었다. As described above, in the pattern of the metal wiring using the photoresist pattern, the critical dimension of the metal pattern decreases as the density of the pattern increases. As a result, the step difference of the photoresist pattern increases, resulting in the risk of collapse of the photoresist pattern. In order to overcome this problem, a photoresist pattern having a low step is formed, and therefore, the margin of the photoresist pattern is reduced. In order to solve this problem, a method using a damascene process and a SiON hard mask has been introduced.
먼저, 다마신 공정을 이용한 금속배선 패터닝 방법은 고밀도의 고 단차를 갖는 금속배선 형성에 사용하는 방법으로, 층간절연막을 증착한 다음 패터닝 하여 금속배선용 트랜치를 형성한다. 금속 도금 방법으로 금속층을 증착한 다음 CMP 공정을 실시하여 평탄화 함으로써 금속배선을 형성하는 방법이다. 하지만, 다마신 공정은 공정의 단가가 비싸고, 금속층을 CMP공정을 통하여 동일한 패턴으로 평탄화 하는 데는 많은 문제점이 있다. First, the metallization patterning method using the damascene process is a method of forming a metallization having a high density and high step. The metallization trench is formed by depositing and patterning an interlayer insulating film. It is a method of forming a metal wiring by depositing a metal layer by a metal plating method and then performing planarization by performing a CMP process. However, the damascene process is expensive, and there are many problems in planarizing the metal layer in the same pattern through the CMP process.
다음으로, SiON으로 구성된 하드마스크층을 이용하는 방법은 고밀도의 고단차를 갖는 금속배선 형성에 사용하는 방법으로, 금속층 및 두꺼운 SiON층을 형성한다. 감광막 패턴을 형성한 다음 감광막 패턴을 식각마스크로 하는 식각공정을 실시하여 SiON층을 패터닝 한다. 패터닝된 SiON층을 식각마스크로 하는 식각공정을 실시하여 금속배선을 패터닝 한다. Next, a method using a hard mask layer made of SiON is a method used for forming a metal wiring having a high density and high step, and forms a metal layer and a thick SiON layer. After the photoresist pattern is formed, an etching process using the photoresist pattern as an etching mask is performed to pattern the SiON layer. The metallization is patterned by performing an etching process using the patterned SiON layer as an etching mask.
하지만, 상술한 방법을 적용한 후 후속 공정을 실시하여 금속배선을 연결하기 위한 콘택홀을 형성할 경우, 두꺼운 SiON층을 식각하게 된다. However, when the contact hole for connecting the metal wiring is formed by applying the above-described method and subsequent processes, the thick SiON layer is etched.
도 1a 및 1b는 종래의 SiON 하드마스크층을 이용하여 형성된 반도체 소자의 금속배선 영역을 나타낸 SEM 사진이다.1A and 1B are SEM photographs showing metal wiring regions of a semiconductor device formed using a conventional SiON hard mask layer.
도 1a 및 1b를 참조하면, SiON층의 특성에 의해 식각시 많은 폴리머가 발생하게 되고 이로써 콘택홀 하부의 임계치수가 줄어들게 되고(도 1a의 A참조), 콘택 저항이 증가하게 되며, 이로 인하여 소자 특성이 열화 되게 된다. 또한, 콘택홀 하부에 폴리머가 잔류(도 1b의 B참조)하게 되면 후속 콘택 플러그 증착 공정 수행 후 상부 메탈과의 연결이 원활하게 이루어지지 않아 소자의 생산성이 감소하게 되는 문제점이 발생한다.
Referring to FIGS. 1A and 1B, a large number of polymers are generated during etching due to the characteristics of the SiON layer, thereby reducing the critical dimension of the lower contact hole (see A of FIG. 1A), and increasing the contact resistance. This will deteriorate. In addition, when the polymer remains in the lower portion of the contact hole (see B of FIG. 1B), a problem arises in that the productivity of the device is reduced since the connection with the upper metal is not smoothly performed after the subsequent contact plug deposition process is performed.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 금속층 상부에 텅스텐을 이용한 하드 마스크 층을 증착함으로써, 고단차의 금속층을 패터닝할 수 있고, 하드 마스크 층을 제거하지 않고 콘택플러그를 형성할 수 있는 반도체 소자의 금속배선 형성 방법을 제공하는데 그 목적이 있다.
Accordingly, the present invention is to solve the above problems by depositing a hard mask layer using tungsten on the metal layer, it is possible to pattern a high-level metal layer, a semiconductor that can form a contact plug without removing the hard mask layer It is an object of the present invention to provide a method for forming metal wirings of a device.
상기의 기술적 과제를 달성하기 위한 본 발명은 접합부와 연결되어 있는 콘택 플러그가 형성된 반도체 기판이 제공되는 단계와, 상기 콘택 플러그를 포함한 전체 구조 상부에 금속배선층을 형성하는 단계와, 상기 금속배선층 상에 하드마스크 금속층을 형성하는 단계와, 패터닝 공정을 실시하여 상기 하드마스크 금속층을 패터닝하는 단계와, 상기 패터닝된 하드마스크 금속층을 식각 마스크로 사용하는 식각공정을 실시하여 상기 금속배선층을 패터닝하는 단계와, 상기 패터닝된 금속배선층을 포함한 전체 구조상부에 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 패터닝 하여 상기 패터닝된 하드마스크 금속층을 개방하는 비아홀을 형성하는 단계 및 상기 비아홀을 도전물질로 매립하여 비아 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법을 제공한다.
According to an aspect of the present invention, there is provided a semiconductor substrate having a contact plug connected to a junction, forming a metal wiring layer on the entire structure including the contact plug, and on the metal wiring layer. Forming a hard mask metal layer, performing a patterning process to pattern the hard mask metal layer, and performing an etching process using the patterned hard mask metal layer as an etching mask to pattern the metal wiring layer; Forming an interlayer insulating film on the entire structure including the patterned metal wiring layer, patterning the interlayer insulating film to form a via hole for opening the patterned hardmask metal layer, and filling the via hole with a conductive material to form a via plug Forming a step comprising the Which provides a metal line forming a semiconductor device.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the embodiments are intended to complete the disclosure of the present invention, and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you. Like numbers refer to like elements in the figures.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 금속배선 형성 방법을 설명하기 위한 단면들이다. 2A through 2E are cross-sectional views illustrating a method of forming metal wirings of a semiconductor device according to the present invention.
도 2a를 참조하면, 플래시 셀(Flash Cell) 또는 트랜지스터(transistor)로 이루어진 하부 구조(114)가 형성된 반도체 기판(110)에 제1 층간절연막(116)을 증착한 다음 제1 층간 절연막(116)을 패터닝 하여 접합부(112)를 노출시키는 콘택 홀(Contact Hole; 118)을 형성한다. Referring to FIG. 2A, a first
도 2b를 참조하면, 콘택 홀(118)을 텅스텐(W)으로 매립하여 콘택 플러그(Contact Plug; 120)를 형성한다. 콘택 플러그(120)를 포함한 전체 구조 상부에 금속배선층(122) 및 하드마스크 금속층(124)을 형성한다. 구체적으로, 금속배선층(122)으로는 알루미늄(Al)을 이용하여 1 내지 100000Å의 두께로 형성하고, 하드 마스크 금속층(124)으로는 텅스텐을 이용하여 1 내지 10000Å의 두께로 형성한다. Referring to FIG. 2B, the
도 2c를 참조하면, 하드마스크 금속층(124) 상부에 감광막을 도포한 다음 포토 리소그라피 공정을 실시하여 금속배선을 형성하기 위한 감광막 패턴(126)을 형성한다. 감광막 패턴(126)은 금속배선이 형성되지 않는 영역의 하드마스크 금속층(124)을 노출시킨다. 감광막 패턴(126)을 식각 마스크로 하는 식각공정을 실시하여 노출된 하드마스크 금속층(124)을 식각한다. 구체적으로, 알루미늄에 대한 높은 식각선택 특성을 갖는 SF6을 주 식각 가스로 하는 건식식각을 실시하여 텅스텐으로 이루어진 노출된 하드마스크 금속층(124)을 식각하여 금속배선층(122)을 노출한다. 즉, 주식각 공정 시간에 대하여 1 내지 300% 내에서 식각을 실시하여 하부의 금속배선층(122)이 식각되는 것을 최소화하면서, 하드 마스크 금속층(124)을 제거한다.Referring to FIG. 2C, a photoresist film is coated on the hard
도 2d를 참조하면, 감광막 패턴(126)을 제거한 다음 패터닝된 하드마스크 금속층(124)을 식각마스크로 하는 식각공정을 실시하여 노출된 금속배선층(122)을 식각하여 금속배선(130)을 형성한다. 구체적으로, 텅스텐에 대한 높은 식각선택 특성을 갖는 Cl2/BCl3을 주 식각 가스로 하는 건식식각을 실시하여 알루미늄으로 이루어진 노출된 금속배선층(122)을 식각하여 금속배선(130)을 형성한다. 즉, 주식각 공정 시간에 대하여 1 내지 300% 내에서 식각을 실시하여 상부의 하드마스크 금속층(124)이 식각되는 것을 최소화하면서, 금속배선층(122)을 제거한다.Referring to FIG. 2D, the
도 2e를 참조하면, 금속배선(130)이 형성된 전체 구조 상부에 제2 층간 절연막(140)을 증착한 다음 제2 층간 절연막(140)을 패터닝하여 금속배선(130) 상의 하드마스크 금속층(124)을 노출시키는 비아홀(미도시)을 형성한다. 비아홀을 텅스텐으로 매립하여 비아 플러그(142)를 형성하여 상부 금속배선과의 연결을 준비한다. Referring to FIG. 2E, the second
상술한 반도체 소자의 금속배선 형성 방법에 있어서, 금속배선층과 하드마스 크 금속층간의 접합을 위해 두 층간에 금속 접합층을 형성할 수도 있다. 금속배선층과 하드 마스크 금속층간에 금속 접합층을 형성하여 금속배선을 형성하는 방법을 간략히 설명하기로 한다. In the above method of forming metal wirings of a semiconductor device, a metal bonding layer may be formed between two layers for bonding between the metal wiring layer and the hard mask metal layer. A method of forming a metal wiring by forming a metal bonding layer between the metal wiring layer and the hard mask metal layer will be briefly described.
도 3은 본 발명에 따른 금속배선 형성 방법에 있어서, 금속배선층과 하드 마스크 금속층간에 금속 접합층을 적용한 단면도이다.3 is a cross-sectional view in which a metal bonding layer is applied between a metal wiring layer and a hard mask metal layer in the metal wiring forming method according to the present invention.
도 3을 참조하면, 콘택 플러그(120) 상에 금속배선층, 금속접합층(132) 및 하드마스크 금속층(124)을 형성한다. 구체적으로, 금속접합층(132)은 티타늄(Ti)을 1 내지 10000Å의 두께로 증착하여 형성한다. Referring to FIG. 3, a metal wiring layer, a
감광막을 이용하여 하드마스크 금속층(124) 및 금속 접합층(132)을 패터닝한 다음 패터닝된 하드마스크 금속층(124) 및 금속접합층(132)을 식각마스크로 하는 식각공정을 실시하여 금속배선층을 패터닝하여 금속배선(130)을 형성한다. 또는 감광막을 이용하여 하드마스크 금속층(124)을 패터닝한 다음 패터닝된 하드마스크 금속층(124)을 식각마스크로 하는 식각공정을 실시하여 금속 접합층(132) 및 금속배선층(122)을 패터닝하여 금속배선(130)을 형성한다. 이후 비아홀 및 비아 플러그공정을 상술한 공정과 동일하기 때문에 생략하기로 한다. The
또한, 상술한 반도체 소자의 금속배선 형성 방법에 있어서, 하드마스크 금속층 상부에 반사방지막을 형성할 수도 있다. 이를 간략히 설명하기로 한다. In addition, in the above-described method for forming metal wiring of the semiconductor device, an anti-reflection film may be formed on the hard mask metal layer. This will be briefly described.
도 4는 본 발명에 따른 금속배선 형성 방법에 있어서, 하드 마스크 금속층상부에 반사방지막을 적용한 단면도이다.4 is a cross-sectional view of applying an antireflection film on the hard mask metal layer in the metal wiring forming method according to the present invention.
도 4를 참조하면, 콘택 플러그(120) 상에 금속배선층, 하드마스크 금속층(124) 및 반사 방지막(134)을 형성한다. 구체적으로, 반사방지막(134)은 SiON을 1 내지 10000Å의 두께로 증착하여 형성한다.Referring to FIG. 4, a metal wiring layer, a hard
감광막을 이용하여 반사방지막(134) 및 하드마스크 금속층(124)을 패터닝한 다음 패터닝된 반사방지막(134) 및 하드마스크 금속층(124)을 식각마스크로 하는 식각공정을 실시하여 금속배선층을 패터닝하여 금속배선(130)을 형성한다. 이후 비아홀 및 비아 플러그공정을 상술한 공정과 동일하기 때문에 생략하기로 한다. The
도 5는 본 발명에 따라 형성된 텅스텐 하드마스크 영역과 상부의 텅스텐 플러그를 나타낸 SEM 사진이다.FIG. 5 is a SEM photograph showing a tungsten hard mask region and a tungsten plug formed thereon according to the present invention.
도 5를 참조하면, 상술한 방법을 이용하여 형성된 금속배선의 비아홀(콘택홀)은 수직한 형상(도 5의 C참조)을 갖게되어 비아홀 하부의 임계치수가 변화되지 않아 금속 저항의 증가를 방지할 수 있고, 비아홀 하부에 폴리머의 잔류를 제거할 수 있다.
Referring to FIG. 5, the via hole (contact hole) of the metal wiring formed using the above-described method has a vertical shape (see C of FIG. 5) so that the critical dimension under the via hole is not changed to prevent an increase in metal resistance. It is possible to remove the residual polymer under the via hole.
상술한 바와 같이, 본 발명은 금속을 이용한 하드마스크 금속층을 금속배선 상부에 형성함으로써, 수직한 형상의 비아 플러그를 형성하여 비아 플러그 하부의 임계치수가 작아지는 현상을 방지할 수 있고, 폴리머가 비아 홀 내부에 잔류하지 않아 금속배선간의 단락현상을 방지할 수 있으며, 이로써, 반도체 소자의 생산성 향상을 가져올 수 있다. As described above, according to the present invention, by forming a hard mask metal layer using a metal on the upper portion of the metal wiring, a via plug having a vertical shape can be formed to prevent a phenomenon in which the critical dimension of the via plug is lowered. Since it does not remain inside, it is possible to prevent a short circuit between the metal wires, thereby improving the productivity of the semiconductor device.
또한, 금속배선 패턴의 저항을 감소할 수 있어, 소자의 특성을 향상할 수 있 다. In addition, since the resistance of the metallization pattern can be reduced, the characteristics of the device can be improved.
또한, 고단차를 갖는 금속배선층의 식각에 대한 높은 공정 마진을 확보할 수 있다. In addition, it is possible to secure a high process margin for the etching of the metal wiring layer having a high step.
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