KR100711926B1 - Semiconductor device's fabrication method - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 듀얼 다마신 패턴을 양호한 품위로 형성하여 쇼트불량을 방지하고 반도체 소자의 특성을 향상시킨 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device in which a dual damascene pattern is formed in good quality to prevent short defects and to improve characteristics of the semiconductor device.

본 발명에 따르면, 반도체 소자의 듀얼 다마신 패턴을 형성하는 공정에서 비아홀 형성후 리세스(recess)시에 노볼락의 상부 프로파일을 모서리(edge)가 움푹 들어간 형상으로 형성하여 트렌치 펜스의 발생을 줄이고 반도체 소자의 불량을 저감할 수 있다.According to the present invention, in the process of forming the dual damascene pattern of the semiconductor device, the upper profile of the novolac is formed in a recessed shape at the recess after the via hole is formed to reduce the occurrence of the trench fence. The defect of a semiconductor element can be reduced.

노볼락, 프로파일, 트렌치 펜스, 리세스 Novolac, profile, trench fence, recess

Description

반도체 소자의 제조 방법{semiconductor device's fabrication method}Semiconductor device manufacturing method {semiconductor device's fabrication method}

도 1a 내지 도 1d는 종래 기술에서 비아 퍼스트법에 따른 다마신 패턴을 형성하는 과정을 설명하기 위한 공정 순서도.1A to 1D are process flowcharts illustrating a process of forming a damascene pattern according to the via first method in the prior art.

도 2는 종래 듀얼 다마신 패턴에서 트렌치 펜스에 의한 문제점을 보여주는 도면.2 is a view showing a problem caused by a trench fence in a conventional dual damascene pattern.

도 3은 도 2에서 트렌치 펜스를 보여주는 SEM 사진.3 is a SEM photograph showing the trench fence in FIG.

도 4a 내지 4e는 본 발명에 따른 반도체 소자에서 듀얼 다마신 패턴을 형성하는 방법을 보여주는 순서도.4A to 4E are flowcharts illustrating a method of forming a dual damascene pattern in a semiconductor device according to the present invention.

<도면의 주요부분에 대한 부호 설명><Description of Signs of Major Parts of Drawings>

200 : 반도체 기판 211 : 식각 방지막200: semiconductor substrate 211: etching prevention film

220 : 층간 절연막 230 : 노볼락220: interlayer insulating film 230: novolac

231 : 배리어 메탈층 233 : 구리 금속 배선 231 barrier metal layer 233 copper metal wiring

250 : 포토 레지스트층250: photoresist layer

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 듀얼 다마신 패턴 을 양호한 품위로 형성하여 쇼트불량을 방지하고 반도체 소자의 특성을 향상시킨 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device in which a dual damascene pattern is formed in good quality to prevent short defects and to improve characteristics of the semiconductor device.

최근에는 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력과 정보 처리 능력을 가질 것이 요구된다. 이러한 요구에 부응하여, 상기 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 급발전되고 있다.In recent years, with the rapid spread of information media such as computers, semiconductor devices have also been developed rapidly. In terms of its function, the semiconductor device is required to operate at a high speed and to have a large storage capacity and information processing capability. In response to these demands, manufacturing techniques have been rapidly developed in the direction of improving integration, reliability, response speed, and the like.

이와 같이, 반도체 소자의 집적도가 증가함에 따라 금속배선의 폭 및 굵기가 감소하고 반도체와 연결되는 접촉점의 크기 역시 감소하게 된다. 이로 인하여, 증가된 저항값은 소자의 신호전달 속도를 감소시키는 결과를 초래하게 된다. 뿐만 아니라 작아진 배선의 단면적은 큰 전류 밀도를 야기시켜 사용된 배선의 전자이탈(EM : electromigration) 현상을 더욱 심화시키게 된다.As such, as the degree of integration of semiconductor devices increases, the width and thickness of metal wirings decrease, and the size of contact points connected to the semiconductors also decreases. As a result, the increased resistance value results in a decrease in the signal transmission speed of the device. In addition, the smaller cross-sectional area of the wiring leads to a larger current density, which intensifies the electromigration phenomenon of the used wiring.

이와 같은 현상은 소자의 크기가 서브마이크론 이하로 되면 더욱 두드러지게 나타나서 알루미늄을 사용한 금속 배선은 성능과 신뢰도에 많은 문제점들을 나타내게 된다. 즉, 큰 배선 저항으로 인한 신호지연에 따른 동작속도의 한계, 전자이탈에 의한 단선등이 심각한 배선상의 문제로 발생되는 것들이다.This phenomenon becomes more prominent when the size of the device becomes less than the submicron, and the metal wiring using aluminum presents many problems in performance and reliability. That is, the limit of the operation speed due to the signal delay due to the large wiring resistance and the disconnection due to the electron departure are caused by serious wiring problems.

따라서 차세대 금속 배선 재료로서 구리가 고려되는데, 상기 구리를 이용한 금속 배선은 소자의 동작 속도나 저항, 금속 간의 기생 용량 등의 특성이 우수하나 식각 특성이 매우 열악하여 기존의 식각 공정 대신 다마신(damascene)공정을 주로 이용하고 있다.Therefore, copper is considered as a next-generation metal wiring material. The metal wiring using the copper has excellent characteristics such as device operation speed, resistance, and parasitic capacitance between metals, but its etching characteristics are very poor. The process is mainly used.

상기 다마신 공정을 이용한 반도체 제조 방법은 평평한 층간 절연막에 트렌치를 형성하는 우선 식각(first etching)에 의해 상호 연결선을 만들고, 그다음 생성된 트렌치에 구리 금속을 채우는 단계를 포함하는 제조 기술이다. The method of manufacturing a semiconductor using the damascene process is a manufacturing technique including forming interconnects by first etching forming trenches in a flat interlayer insulating film, and then filling copper metal in the resulting trenches.

이러한 다마신 공정을 이용한 제조 방법은 서브쿼터 미크론 상호 연결(subquarter microninterconnects)의 제조 산업에 있어서 가장 많이 선택되고 있는 방법이다.The manufacturing method using this damascene process is the method of choice in the manufacturing industry of subquarter microninterconnects.

상기 다마신 공정은 크게 비아 퍼스트법(Via first)과 트렌치 퍼스트법(Trench first)으로 구분되는데, 비아 퍼스트법은 층간 절연막을 사진 및 식각으로 식각하여 비아홀(via hole)을 먼저 형성한 후, 층간 절연막을 다시 식각하여 비아홀 상부에 트렌치(Trench)를 형성하는 방법이다.The damascene process is largely divided into a via first method and a trench first method. In the via first method, a via hole is first formed by etching an interlayer insulating layer by photo and etching, and then an interlayer is formed. The insulating layer is etched again to form a trench in the upper portion of the via hole.

그리고, 트렌치 퍼스트법은 반대로 트렌치를 먼저 형성한 후, 비아홀을 형성하는 방법이다. In addition, the trench first method is a method of forming a via hole after forming a trench first.

도 1a 내지 도 1d는 종래 기술에서 비아 퍼스트법에 따른 다마신 패턴을 형성하는 과정을 설명하기 위한 공정 순서도이다.1A to 1D are process flowcharts illustrating a process of forming a damascene pattern according to the via first method in the prior art.

도 1a에 도시된 바와 같이, 반도체 기판(100)에 식각 방지막(111) 및 층간 절연막(120)이 형성되어 있으며, 상기 층간 절연막(120)에는 상기 식각 방지막(111)을 소정 부분 노출하는 비아홀(h)이 형성되어 있다.As illustrated in FIG. 1A, an etch stop layer 111 and an interlayer insulating layer 120 are formed on a semiconductor substrate 100, and a via hole exposing a portion of the etch stop layer 111 is exposed in the interlayer insulating layer 120. h) is formed.

상기 반도체 기판(100)은 웰 및 접합부가 형성된 반도체 기판이거나, 다층 금속 배선 구조에서 하부 금속 배선(110)을 포함하는 절연막이거나, 기타 반도체 소자의 전극으로 사용되는 도전성 패턴을 포함하고 있다.The semiconductor substrate 100 may be a semiconductor substrate on which wells and junctions are formed, an insulating film including the lower metal wiring 110 in a multilayer metal wiring structure, or may include a conductive pattern used as an electrode of another semiconductor device.

그리고, 도 1b에 도시된 바와 같이, 상기 비아홀(h) 내부를 희생막인 노블락(Novolac)(130)으로 완전히 채운 뒤 일정 깊이만큼 리세스(recess)시킨다. As shown in FIG. 1B, the via hole h is completely filled with a novolac 130 as a sacrificial layer and recessed to a predetermined depth.

다음으로, 도 1c에 도시된 바와 같이, 상기 층간 절연막(120) 상에 트렌치 형성을 위한 포토 레지스트 패턴(150)을 형성한다.Next, as shown in FIG. 1C, a photoresist pattern 150 for forming a trench is formed on the interlayer insulating layer 120.

이후, 도 1d에 도시된 바와 같이, 상기 포토 레지스트 패턴(150)을 마스크로 하여 상기 층간 절연막(120)을 식각하여 트렌치(T)를 형성한다.Afterwards, as shown in FIG. 1D, the trench T is formed by etching the interlayer insulating layer 120 using the photoresist pattern 150 as a mask.

이때, 상기 리세스 단계에서 상기 노볼락(130)의 프로파일(propile)은 일반적으로 수평하게 형성하는데, 상기 트렌치(T) 형성을 위한 층간 절연막(120) 식각 공정에서 식각 개스를 이용하여 트렌치(T)를 형성한 후 포토 레지스트 패턴(150)을 제거한다.In this recess, the profile of the novolak 130 is generally horizontal in the recess step. The trench T is formed by using an etching gas in the interlayer insulating layer 120 etching process for forming the trench T. ) And then the photoresist pattern 150 is removed.

이때, 상기 층간 절연막(120) 식각 시에 상기 노볼락(130)과 접한 측면에 트렌치 펜스(trench fence)(A)가 형성되는 문제점 등이 있었다.In this case, a trench fence A may be formed on the side of the interlayer insulating layer 120 in contact with the novolak 130.

이와 같은 트렌치 펜스(A)는 식각 개스와 노볼락을 이루고 있는 포토 레지스트 물질에 의해 탄소(C), 산소(O)에 따른 부산물로서 발생된다.Such a trench fence (A) is generated as a by-product of carbon (C) and oxygen (O) by the photoresist material constituting the etch gas and novolac.

상기한 바와 같은 트렌치 펜스(A)가 발생하게 되면, 후속공정인 구리 금속 증착 공정시 홀내에 구리 보이드(Cu void)를 형성하게 됨으로써 반도체 소자의 저항을 증가시키고 속도를 감소시키게 되며 외관불량을 발생시키게 되는 문제점이 있다.When the trench fence A is generated as described above, copper voids are formed in the holes during the subsequent copper metal deposition process, thereby increasing resistance and decreasing the speed of the semiconductor device and generating appearance defects. There is a problem.

따라서, 상기 트렌치 펜스(A)를 제거하기 위하여 비아홀 내의 식각 방지막(111)을 제거시에 오버에치(over etch)량을 증가시키게 되는데, 이와 같이 오버에 치시에 상기 층간 절연막(120)의 상부가 유실되는 문제점이 있다.Therefore, in order to remove the trench fence A, an overetch amount is increased when the etch stop layer 111 in the via hole is removed. In this way, the upper portion of the interlayer insulating layer 120 may be increased. There is a problem that is lost.

도 2는 종래 듀얼 다마신 패턴에서 트렌치 펜스에 의한 문제점을 보여주는 도면이고, 도 3은 그에 따른 SEM 사진이다.2 is a view showing a problem caused by the trench fence in the conventional dual damascene pattern, Figure 3 is a SEM photograph according to it.

도 2 및 도 3에 도시된 바와 같이, 듀얼 다마신 패턴에서 트렌치 식각시에 상기한 바와 같이 발생된 트렌치 펜스를 제거하기 위하여 오버에치량을 증가시킨 경우 층간 절연막(120)의 상부가 유실된다. As illustrated in FIGS. 2 and 3, when the overetch amount is increased to remove the trench fence generated as described above during the trench etching in the dual damascene pattern, the upper portion of the interlayer insulating layer 120 is lost.

그리고, 상기 비아홀과 트렌치로 형성된 다마신 패턴에 대하여 에싱(ashing) 및 클리닝(cleaning) 공정을 수행한 후, Ta/TaN, Ti/TiN 등과 같은 배리어 메탈(barrier metal)(131)을 확산 방지막으로 다마신 패턴 측벽 및 바닥에 증착시킨 후 구리(Cu)를 증착시키고 평탄화시켜 구리 금속배선(133)을 형성하게 된다.After the ashing and cleaning processes are performed on the damascene pattern formed by the via hole and the trench, a barrier metal 131 such as Ta / TaN, Ti / TiN, etc. is used as the diffusion barrier. After deposition on the damascene pattern sidewall and the bottom, copper (Cu) is deposited and planarized to form a copper metallization 133.

이때, 상기 층간 절연막(120) 상부의 유실로 인하여 평탄화 공정에서 금속 배선간의 메탈 브릿지(metal bridge)(B)가 발생될 수 있으며, 상기 메탈 브릿지(B)에 의해 금속 배선간 쇼트(short)가 발생하여 소자 불량을 야기시키는 문제점이 있다.In this case, a metal bridge B between metal wires may be generated in the planarization process due to the loss of the upper portion of the interlayer insulating layer 120, and a short between metal wires is shortened by the metal bridge B. There is a problem that occurs to cause a device failure.

본 발명은 반도체 소자의 듀얼 다마신 패턴을 형성하는 공정에서 비아홀 형성후 리세스(recess)시에 노볼락의 상부 프로파일을 모서리(edge)가 움푹 들어간 형상으로 형성하여 트렌치 펜스의 발생을 줄이고 반도체 소자의 불량을 저감할 수 있는 반도체 소자의 제조 방법을 제공하는 데 목적이 있다.In the process of forming a dual damascene pattern of a semiconductor device, an upper profile of a novolac is formed in a recessed shape at the time of a recess after a via hole is formed, thereby reducing the occurrence of trench fences and reducing the semiconductor device. It is an object of the present invention to provide a method for manufacturing a semiconductor device capable of reducing defects.

상기한 목적을 달성하기 위하여 본 발명에 따른 반도체 소자의 제조 방법은, 기판 상에 식각 방지막 및 절연 물질을 순차적으로 형성하는 단계와; 상기 절연 물질 관통하여 상기 식각 방지막의 일부를 노출시키는 비아홀을 형성하는 단계와; 상기 비아홀 내부가 채워지도록 전면에 희생막을 형성하는 단계와; 상기 희생막을 리세스시켜 모서리가 과도 식각되는 단계와; 상기 비아홀보다 상대적으로 큰 폭의 트렌치를 형성하는 단계와; 상기 비아홀 내의 희생막을 제거하는 단계와; 상기 식각 방지막을 제거하여 상기 하부 금속막을 노출시키는 단계와; 상기 트렌치 및 비아홀 내에 배리어 금속 및 금속 배선 순차적으로 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention includes the steps of sequentially forming an etch stop layer and an insulating material on a substrate; Forming a via hole through the insulating material to expose a portion of the etch stop layer; Forming a sacrificial layer on a front surface of the via hole to fill the via hole; Recessing the sacrificial layer to overetch the edges; Forming a trench having a larger width than the via hole; Removing the sacrificial layer in the via hole; Removing the etch stop layer to expose the lower metal layer; And sequentially forming barrier metals and metal wires in the trenches and via holes.

상기 희생막은 노볼락(novolac)으로 형성하는 것을 특징으로 한다.The sacrificial layer is formed of a novolac.

상기 희생막을 리세스시키는 공정은, 플라즈마 반응이온식각 장치에서 소스 파워는 900-1500W, 바이어스 파워는 150-250W, 압력은 130-190mTorr조건으로 수행하는 것을 특징으로 한다.The step of recessing the sacrificial layer is characterized in that the source power is 900-1500W, the bias power is 150-250W, the pressure is 130-190mTorr in the plasma reactive ion etching apparatus.

상기 플라즈마 반응이온식각 장치에서 반응이온 가스는 산소(O2):질소(N2)를 10:1(1000:100)의 비율로 형성하는 것을 특징으로 한다.In the plasma reactive ion etching apparatus, the reactive ion gas is characterized by forming oxygen (O 2 ): nitrogen (N 2 ) in a ratio of 10: 1 (1000: 100).

상기 반응이온 가스는 ±20%만큼 반응하여 사용되는 것을 특징으로 한다.The reaction ion gas is characterized in that used to react by ± 20%.

상기 리세스시킨 희생막의 상부 프로파일은 돔 형태인 것을 특징으로 한다.The upper profile of the recessed sacrificial layer is characterized in that the dome shape.

이하, 첨부한 도면을 참조로 하여 본 발명에 따른 반도체 소자의 제조 방법을 구체적으로 설명한다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 4a 내지 4e는 본 발명에 따른 반도체 소자에서 듀얼 다마신 패턴을 형성하는 방법을 보여주는 순서도이다.4A to 4E are flowcharts illustrating a method of forming a dual damascene pattern in a semiconductor device according to the present invention.

먼저, 도 4a에 도시된 바와 같이, 반도체 기판(200) 상에 층간 절연막(interlevel dielectric)(220)을 증착한다.First, as shown in FIG. 4A, an interlevel dielectric 220 is deposited on the semiconductor substrate 200.

상기 반도체 기판(200)에는 다층 금속 배선 구조에서 하부 금속 배선(210)이 형성되어 있을 수도 있으며, 상기 층간 절연막(220)을 관통하여 상기 하부 금속 배선(210)과 이후 형성될 구리 금속 배선이 접속되는 구조로 형성될 수 있다.A lower metal interconnection 210 may be formed in the semiconductor substrate 200 in a multi-layered metal interconnection structure, and the lower metal interconnection 210 and a copper metal interconnection to be formed later may be connected through the interlayer insulating layer 220. It can be formed into a structure.

상기 층간 절연막(220)은 PECVD(plasma enhanced chemical vapor deposition)방법으로 플루오린 실리케이트 글래스막(fluorinated- silicate-glass; FSG) 등의 저 유전율을 갖는 물질을 증착하여 형성한다.The interlayer insulating layer 220 is formed by depositing a material having a low dielectric constant such as fluorinated silicate glass (FSG) by plasma enhanced chemical vapor deposition (PECVD).

한편, 상기 층간 절연막(220) 이전에는 식각 방지막(211)으로서 실리콘 질화막(Nitride)이 더 형성될 수 있다.Meanwhile, a silicon nitride layer may be further formed as the etch stop layer 211 before the interlayer insulating layer 220.

상기 층간 절연막(220)에는 상기 식각 방지막(211)을 소정 노출하는 비아홀(h)이 형성되어 있다.A via hole h is formed in the interlayer insulating layer 220 to expose the etch stop layer 211.

이후, 도 4b에 도시된 바와 같이, 상기 비아홀(h) 내부를 희생막인 노블락(Novolac)(230)으로 완전히 채운 뒤 일정 깊이만큼 리세스(recess)시킨다. Thereafter, as shown in FIG. 4B, the via hole h is completely filled with Novolac 230, which is a sacrificial layer, and recessed to a predetermined depth.

먼저, 상기 비아홀(h)이 형성되어 있는 층간 절연막(220) 상에 노볼락(230)을 채운 후 플라즈마 반응이온식각(RIE;reactive ion etching) 장치에서 상기 노볼락(230)을 리세스시킨다.First, the novolac 230 is filled on the interlayer insulating layer 220 in which the via hole h is formed, and then the novolac 230 is recessed in a plasma reactive ion etching (RIE) apparatus.

이때, 반응이온 가스로서 산소(O2):질소(N2)는 10:1(1000:100)의 비율로 형성시켜 식각하며, 가스의 사용량은 각각 ±20%로 제한하여 사용한다.In this case, oxygen (O 2 ): nitrogen (N 2 ) as a reaction ion gas is formed and etched at a ratio of 10: 1 (1000: 100), and the amount of gas used is limited to ± 20%.

또한, 상기 플라즈마 반응이온식각 장치에서 소스 파워는 1200W±20%, 바이어스 파워는 200W±20%를 사용한다.In addition, in the plasma reactive ion etching apparatus, source power is 1200 W ± 20%, and bias power is 200 W ± 20%.

이때, 상기 플라즈마 반응이온식각 장치의 압력은 160mTorr±15%를 사용한다.At this time, the pressure of the plasma reaction ion etching apparatus uses 160mTorr ± 15%.

예를 들어, 상기 소스 파워는 900-1500W, 바이어스 파워는 150-250W, 압력은 130-190mTorr조건으로 수행할 수 있다.For example, the source power is 900-1500W, the bias power is 150-250W, the pressure may be carried out under 130-190mTorr conditions.

상기와 같은 조건으로서 상기 노볼락(230)을 리세스시키면, 상기 비아홀(h)에 채워져 있는 노볼락(230)의 모서리에서 식각이 빠르게 일어나 노볼락(230)의 상부 프로파일을 모서리(edge)가 움푹 들어간 형상으로 형성할 수 있다.When the novolak 230 is recessed under the same condition as described above, etching occurs quickly at the corner of the novolak 230 filled in the via hole h, so that the upper profile of the novolak 230 is edged. It can be formed in a recessed shape.

예를 들어, 상기 리세스시킨 희생막의 상부 프로파일은 돔(dome) 형태일 수도 있다.For example, the upper profile of the recessed sacrificial layer may have a dome shape.

다음으로, 도 4c에 도시된 바와 같이, 상기 층간 절연막(220) 상에 트렌치(T) 형성을 위한 포토 레지스트층(250)을 형성한다.Next, as shown in FIG. 4C, a photoresist layer 250 for forming a trench T is formed on the interlayer insulating layer 220.

상기 포토 레지스트층(250)은 빛에 민감한 반응을 보이는 감응 물질과, 박막을 형성하는 합성 수지 물질(resin)과, 합성 수지 물질을 녹이는 용제(solvent) 등으로 이루어지며, 상기 감응 물질이 빛을 받으면 광자에 의해 중합체가 단위체로 절단되어 현상액에 용해되는 물질로 변화하는 양성 포토 레지스트(positive photoresist)와, 상기 감응 물질이 노출된 빛에 의해 현상액에 녹지 않는 불용성의 중합체로 변화하는 음성 포토 레지스트(negative photoresist)가 있다.The photoresist layer 250 is formed of a sensitive material having a light sensitive reaction, a synthetic resin material (resin) to form a thin film, a solvent (solvent) to dissolve the synthetic resin material, the sensitive material is light The positive photoresist changes into a substance in which the polymer is cut into monomers by photons and is dissolved in the developer, and the negative photoresist is changed into an insoluble polymer that does not dissolve in the developer by the light exposed to the sensitive material. negative photoresist).

따라서, 상기와 같이 층간 절연막(220) 상에는 양성 포토 레지스트 또는 음성 포토 레지스트층이 형성되어 일부 노광된다.Therefore, a positive photoresist or a negative photoresist layer is formed on the interlayer insulating film 220 as described above and partially exposed.

상기 노광 공정에서는 스캐너(scanner) 또는 스테퍼(stepper)라는 장비를 이용하며, 자외선, X-선, 이온빔, 전자빔, 감마선 계열의 광선을 이용하여 상기 포토 레지스트층을 노광하고 현상한다.In the exposure process, a device such as a scanner or a stepper is used, and the photoresist layer is exposed and developed by using ultraviolet rays, X-rays, ion beams, electron beams, and gamma rays.

이후, 상기 포토 레지스트층(250)을 마스크로 하여 상기 층간 절연막(220)을 식각하여, 도 4c에 도시된 점선과 같이 트렌치(T)를 형성한다.Thereafter, the interlayer insulating layer 220 is etched using the photoresist layer 250 as a mask to form a trench T as shown in FIG. 4C.

이때, 상기 노볼락(230)의 상부 프로파일은 모서리가 움푹 들어간 형상으로서 상기 노볼락(230)과 층간 절연막(220)이 접한 측면 상부는 소정 이격된 공간이 있으므로 트렌치 형성을 위하여 상기 층간 절연막 식각시에 부산물에 의한 트렌치 펜스(trench fence)가 거의 형성되지 않는다.At this time, the upper profile of the novolac 230 has a recessed shape, and the upper side of the side in which the novolac 230 and the interlayer insulating layer 220 contact each other has a predetermined space so that the interlayer insulating layer is etched to form a trench. By-product trench trenches are rarely formed.

즉, 상기 트렌치 펜스는 식각 개스와 노볼락을 이루고 있는 포토 레지스트 물질에 의해 탄소(C), 산소(O) 등의 부산물로 발생되나, 상기 노볼락(230)과 비아홀(h)의 접촉 측면의 상부는 노볼락(230)의 상부 프로파일로 인하여 충분한 이격 공간이 발생되므로 트렌치 펜스를 방지할 수 있다.That is, the trench fence is generated as a by-product of carbon (C), oxygen (O), etc. by the photoresist material constituting the etch gas and novolac, but the contact side of the novolak 230 and the via hole (h) The upper portion may prevent the trench fence because a sufficient separation space is generated due to the upper profile of the novolak 230.

상기 트렌치 형성을 위한 층간 절연막(220) 식각 공정에서 식각 개스를 이용하여 트렌치를 형성한 후 포토 레지스트층(250)을 제거한다.The photoresist layer 250 is removed after the trench is formed using the etching gas in the interlayer insulating layer 220 etching process for forming the trench.

이후, 도 4d에 도시된 바와 같이, 상기 비아홀(h)에 남아있는 노볼락(230)은 에슁(ashing) 공정으로 제거할 수 있다.Thereafter, as shown in FIG. 4D, the novolak 230 remaining in the via hole h may be removed by an ashing process.

다음으로, 도 4e에 도시된 바와 같이, 상기 층간 절연막(220) 상에 배리어 메탈을 증착시켜 상기 비아홀(h)과 트렌치(T) 내부에도 배리어 메탈층(231)을 형성한다.Next, as shown in FIG. 4E, a barrier metal is deposited on the interlayer insulating layer 220 to form a barrier metal layer 231 in the via hole h and the trench T.

상기 배리어 메탈층(231)은 Ta, TaN, TaAlN, TaSiN, Ti, TiN, WN, TiSiN, TCu 등의 그룹에서 선택되어진 하나의 물질로 이루어질 수 있다.The barrier metal layer 231 may be made of one material selected from the group of Ta, TaN, TaAlN, TaSiN, Ti, TiN, WN, TiSiN, TCu, and the like.

상기 배리어 메탈층(231)은 100 ~ 200Å의 두께로 형성될 수 있으며, 상기 TCu의 경우에는 구리(Cu)가 시드(seed)로 사용되어 60 ~ 600Å의 두께로 형성될 수도 있다.The barrier metal layer 231 may be formed to a thickness of 100 to 200 kPa, and in the case of TCu, copper (Cu) may be used as a seed to form a thickness of 60 to 600 kPa.

그리고, 상기 배리어 메탈층(231)을 확산 방지막으로 구리(Cu)를 증착시켜 구리 금속층(235)을 형성한다.In addition, copper (Cu) is deposited on the barrier metal layer 231 as a diffusion barrier to form a copper metal layer 235.

이후, 상기 구리 금속층(233)을 평탄화시켜 상기 비아홀(h)과 트렌치(T) 내에 구리 금속 배선(233)을 형성한다.Thereafter, the copper metal layer 233 is planarized to form a copper metal wire 233 in the via hole h and the trench T. FIG.

즉, 상기 구리 금속층(233)을 화학적기계적연마(chemical mechanical polishing)하여 상기 비아홀 내에 잔존하는 구리 금속 배선(233)을 형성한다.That is, the copper metal layer 233 is chemical mechanical polished to form the copper metal wires 233 remaining in the via hole.

상기 구리 금속층(233) 하부에 형성된 배리어 메탈층(231)도 이 단계에서 함께 연마되어 제거된다.The barrier metal layer 231 formed under the copper metal layer 233 is also polished and removed at this step.

따라서, 상기 트렌치 펜스가 거의 발생하지 않게 되므로, 상기 트렌치 펜스를 제거하기 위하여 비아홀 내의 식각 방지막(211) 제거시 오버에치(over etch)량을 감소시킬 수 있어 상기 층간 절연막(220) 상부의 유실(loss)을 방지할 수 있으 며 상기 트렌치의 프로파일을 수직(vertical)하게 형성할 수 있게 된다.Therefore, since the trench fence is hardly generated, an overetch amount may be reduced when the etch stop layer 211 is removed in the via hole to remove the trench fence. It is possible to prevent (loss) and to form the profile of the trench (vertical).

그러므로, 상기 화학적기계적연마 공정에서 구리 금속 배선(233) 간의 메탈 브릿지(metal bridge) 발생을 방지할 수 있으므로 반도체 소자의 수율을 향상시키고 신뢰성을 향상시킬 수 있다.Therefore, it is possible to prevent the generation of metal bridges between the copper metal wires 233 in the chemical mechanical polishing process, thereby improving the yield and reliability of the semiconductor device.

본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 반도체 소자의 제조 방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.Although the present invention has been described in detail through specific embodiments, this is for describing the present invention in detail, and the method of manufacturing a semiconductor device according to the present invention is not limited thereto, and the technical features of the present invention are well known in the art. It is obvious that modifications and improvements are possible by the knowledgeable.

본 발명에 따른 반도체 소자의 제조 공정에서 듀얼 다마신 패턴을 형성하는 공정에서 트렌치 펜스 발생을 방지하여 구리 금속 배선 간의 메탈 브릿지(metal bridge) 발생을 방지할 수 있으므로 반도체 소자의 수율을 향상시키고 신뢰성을 향상시킬 수 있는 효과가 있다.In the process of forming a dual damascene pattern in the manufacturing process of the semiconductor device according to the present invention, it is possible to prevent the generation of trench fences, thereby preventing the occurrence of metal bridges between copper metal wires, thereby improving the yield of semiconductor devices and improving reliability. There is an effect that can be improved.

Claims (6)

기판 상에 식각 방지막 및 절연 물질을 순차적으로 형성하는 단계와;Sequentially forming an etch stop layer and an insulating material on the substrate; 상기 절연 물질 관통하여 상기 식각 방지막의 일부를 노출시키는 비아홀을 형성하는 단계와;Forming a via hole through the insulating material to expose a portion of the etch stop layer; 상기 비아홀 내부가 채워지도록 전면에 희생막을 형성하는 단계와;Forming a sacrificial layer on a front surface of the via hole to fill the via hole; 상기 희생막은 플라즈마 반응이온식각 장치에서 소스 파워는 900-1500W, 바이어스 파워는 150-250W, 압력은 130-190mTorr조건으로 리세스시켜 모서리가 과도 식각되는 단계와;The sacrificial layer is a step of over-etching the corner by recessing the source power is 900-1500W, the bias power is 150-250W, the pressure is 130-190mTorr conditions in the plasma reactive ion etching apparatus; 상기 비아홀보다 상대적으로 큰 폭의 트렌치를 형성하는 단계와;Forming a trench having a larger width than the via hole; 상기 비아홀 내의 희생막을 제거하는 단계와;Removing the sacrificial layer in the via hole; 상기 식각 방지막을 제거하여 상기 하부 금속막을 노출시키는 단계와;Removing the etch stop layer to expose the lower metal layer; 상기 트렌치 및 비아홀 내에 배리어 금속 및 금속 배선 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.And sequentially forming barrier metals and metal wires in the trenches and via holes. 제 1항에 있어서,The method of claim 1, 상기 희생막은 노볼락(novolac)으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The sacrificial film is a manufacturing method of a semiconductor device, characterized in that formed by novolac (novolac). 삭제delete 제 1항에 있어서,The method of claim 1, 상기 플라즈마 반응이온식각 장치에서 반응이온 가스는 산소(O2):질소(N2)를 10:1(1000:100)의 비율로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.In the plasma reactive ion etching apparatus, the reactive ion gas forms oxygen (O 2 ): nitrogen (N 2 ) in a ratio of 10: 1 (1000: 100). 제 4항에 있어서,The method of claim 4, wherein 상기 반응이온 가스는 ±20%만큼 반응하여 사용되는 것을 특징으로 하는 반도체 소자의 제조 방법.The reaction ion gas is a semiconductor device manufacturing method, characterized in that used by reacting by ± 20%. 제 1항에 있어서,The method of claim 1, 상기 리세스시킨 희생막의 상부 프로파일은 돔 형태인 것을 특징으로 하는 반도체 소자의 제조 방법.And the upper profile of the recessed sacrificial layer is in the form of a dome.
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